JPH06349974A - チップを直接取り付けるための印刷回路ボードまたはカードおよびその製造方法 - Google Patents

チップを直接取り付けるための印刷回路ボードまたはカードおよびその製造方法

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JPH06349974A
JPH06349974A JP6027291A JP2729194A JPH06349974A JP H06349974 A JPH06349974 A JP H06349974A JP 6027291 A JP6027291 A JP 6027291A JP 2729194 A JP2729194 A JP 2729194A JP H06349974 A JPH06349974 A JP H06349974A
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Abstract

(57)【要約】 【目的】 比較的高密度の集積回路パッケージングの提
供を可能とする。 【構成】 少なくとも１つの電源コアと、この電源コア
に隣接する少なくとも１つの信号プレーンと、電気的接
続のためのメッキ・スルーホールとを含む、チップを直
接取り付けるための印刷回路ボードまたはカードが示さ
れている。さらに、電源コアには絶縁材料の層が隣接
し、前記絶縁材料には回路化導電層が隣接し、導電層に
は感光絶縁材料の層が隣接している。電源コアに接続す
るための、光学的現像により形成したブラインド・バイ
アと、信号プレーンに接続するためのドリル穴開けした
ブラインド・バイアとが設けられている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、１つまたは複数の集積
回路チップを直接取り付けることが可能な印刷回路ボー
ドまたはカードに関するものである。さらに、本発明
は、このような印刷回路ボードまたはカードを製造する
方法に関するものである。本発明は、配線密度が比較的
高い場合に特に有効である。本発明の目的は、複数の信
号プレーンおよび電源コアを含む複合体上に、信号プレ
ーンおよび電源プレーンの再分配構造体を設けることに
よって達成する。本発明によってチップを直接取り付け
ることができ、パッケージングのレベルを削除するする
ことができた。
【０００２】
【従来の技術】比較的規模が大きく、高性能の集積回路
システムの出現にともない、パッケージが原因の遅延お
よびスキューを最小限にするため、パッケージ形態の最
適化に関して努力が続けられている。さらに、スピード
および集積度に関する要望、要求はますます強まってお
り、モジュールに供給すべき電流は非常に、かつ劇的に
増大する結果となっている。従って、モジュールへの電
流の分配において現在用いられてる形態は、細い線およ
びバイアを有する信号層と比較的重い電源プレーンとの
結合に関して、実用的な限界に急速に近づきつつある。
【０００３】
【発明が解決しようとする課題】本発明の目的は、比較
的高密度の集積回路パッケージングの提供を可能とする
ことにある。本発明の他の目的は、集積回路チップを基
板あるいはカードそれ自身の上に直接接合できるように
することにより、パッケージングのレベル全体を不要と
することにある。
【０００４】
【課題を解決するための手段】具体的には、本発明は、
チップを直接取り付けるのに適した印刷回路ボードまた
はカードに関するものである。この印刷回路ボードまた
はカードは、少なくとも１つの電源コアと、電源コアに
隣接する少なくとも１つの信号プレーンと、上記少なく
とも１つの電源コアおよび上記少なくとも１つの信号プ
レーンを電気的に接続するためのメッキ・スルーホール
とを有している。さらに、電源コアには絶縁材料の層が
隣接し、上記絶縁材料には回路化導電層が隣接し、導電
層には感光絶縁材料の層が隣接している。電源コアに接
続するための、光学的現像により形成したブラインド・
バイアと、信号プレーンに接続するためのドリル穴開け
したブラインド・バイアとが設けられている。
【０００５】本発明はまた、チップを直接取り付けるた
めの印刷回路ボードまたはカードを製造する方法に関す
るものである。本発明の処理は、少なくとも１つの電源
コアと、上記電源コアに隣接する少なくとも１つの信号
プレーンとを備えたサブ複合体を設け、上記少なくとも
１つの電源コアおよび上記少なくとも１つの信号プレー
ンを電気的に接続するための、メッキしたスルーホール
を形成することを含む。上記電源コアに隣接する絶縁材
料の層と、上記絶縁材料に隣接する導電層とを設ける。
上記導電層にクリアランス穴を光学的現像により形成す
る。次に感光絶縁層を設け、上記電源コアに接続するた
めのブラインド・バイアを光学的現像により形成する。
上記信号プレーンに接続するためのブラインド・バイア
をドリル穴開けして形成する。
【０００６】
【実施例】本発明を容易に理解できるようにするため、
図面を参照する。図中、同一あるいは同等の部分には同
じ符号を付した。図に、４Ｓ３Ｐトライ・プレート・サ
ブ複合体を用いた本発明の望ましい実施例を示す。前記
サブ複合体には１Ｓ１Ｐ再分配構造体が取り付けられて
いる。
【０００７】図１に電源コア１を示す。これは、金属層
２と、絶縁基板３と、他の金属層４とを張り合わせたも
のである。絶縁基板３は、熱可塑性および／または熱硬
化性の樹脂により構成できる。典型的な熱硬化性の高分
子材料としては、エポキシ、フェノール・ベースの材
料、ポリイミド、ならびにポリアミドがある。フェノー
ル・タイプの材料の例としては、フェノールのコーポリ
マー、レゾルシノール、ならびにクレゾールを挙げるこ
とができる。適当な熱可塑性の高分子材料の例として
は、ポリプロピレンなどのポリオレフィン、ポリスルフ
ォン、ポリカーボネート、ニトリル・ゴム、ＡＢＳポリ
マー、ならびにポリテトラフルオロ・エチレンや、クロ
ロトリフルオロエチレンのポリマー、フッ素化したエチ
レンプロピレン・ポリマー、ポリフッ化ビニリデン、ポ
リヘキサフルオロプロピレンなどのフッ素樹脂を挙げる
ことができる。絶縁材料は、充填剤、および／またはガ
ラス充填ポリマーなどの強化剤を含むポリマーをモール
ドしたものとすることができる。
【０００８】本発明で用いる典型的なＦＲ−４エポキシ
複合体は、固体樹脂全体を１００とした重量比で、７０
〜９０重量部のビスフェノール−Ａの臭素化ポリグリシ
ジル・エーテルと、３〜４重量部のジシアンジアミドで
加硫した、１０〜３０重量部のテトラキス（ヒドロキシ
フェノール）エタン・テトラグリシジル・エーテルと、
０．２〜０．４重量部の第３アミンとを含んでいる。ま
た、他の典型的なＦＲ−４エポキシ複合体として、約２
５〜約３０重量部の、ビスフェノール−Ａの四臭素化ジ
グリシジル・エーテル（エポキシ等量は約３５０〜約４
５０）と、約１０〜約１５重量部の、ビスフェノール−
Ａの四臭素化グリシジル・エーテル（エポキシ等量は約
６００〜約７５０）と、約５５〜約６５重量部の、少な
くとも１つのエポキシ化非線型ノボラック（少なくとも
６つの末端エポキシ基を有している）と、適当な加硫剤
および／または硬化剤とを含むものを用いてもよい。さ
らに他のＦＲ−４エポキシ複合体として、７０〜９０重
量部のビスフェノール−Ａの臭素化ポリグリシジル・エ
ーテルと、０．８〜１ｐｈｒの２−メチルイミダゾール
で加硫した１０〜３０重量部のテトラキス（ヒドロキシ
フェニル）エタン・テトラグリシジル・エーテルとを含
むものを用いることもできる。さらに他のＦＲ−４エポ
キシ複合体として、テトラブロモビスフェノール−Ａを
加硫剤として用い、２メチルイミダゾールを触媒として
用いたものであってもよい。
【０００９】絶縁基板３の厚みは約０．０５０８〜約
０．３５５６ｍｍ（約２〜約１４ミル）、望ましくは約
０．１０１６〜約０．１５２４ｍｍ（約４〜約６ミル）
とする。導電層２は望ましくは銅とし、その典型的な厚
みは約０．０１２７〜約０．０３８１ｍｍ（約０．５〜
約１．５ミル）、より典型的には約０．０１２７〜約
０．０２５４ｍｍ（約０．５〜約１ミル）とする。導電
層４は望ましくは銅とし、その典型的な厚みは約０．０
２５４〜約０．０５０８ｍｍ（約１〜約２ミル）、より
典型的には約０．０２５４〜約０．０３５５６ｍｍ（約
１〜約１．４ミル）とする。本発明では、上部導電層２
は望ましくは、下部導電層４より薄くし、後に行なう全
面のパネル・メッキを容易に行なえるようにする。この
電源コアを、サブ複合体の上面部あるいは下面部とする
場合には、導電層４に対する一方の面のみのエッチング
を行なう。具体的には、導電層４に対してよく知られた
リソグラフフィーの技術によってパターニングを行な
い、所望の回路を形成する。導電層２には、図１に示す
ように、エッチング、すなわち回路化は行なわない。そ
して、導電層２がサブ複合体の上面あるいは下面とな
る。Ｐ２（図３参照）のような中間の電源コアの場合に
は、導電層２はエッチングによって完全に除去し、片面
回路化電源コアを得る。
【００１０】信号コア、すなわち層５（図２参照）は、
絶縁基板６から成り、この基板は回路化導電層７，８を
基板の対向する主要面に有している。絶縁基板６は、電
源コアを構成する絶縁基板に関して上述した熱可塑性あ
るいは熱硬化性の高分子基板であればどのようなもので
あってもよいが、望ましくは同じ材料のものとし、もっ
とも望ましくはＦＲ−４エポキシ複合体とする。絶縁基
板６の厚みは、典型的には約０．１５２４〜約０．５０
８ｍｍ（約６〜約２０ミル）、より典型的には約０．３
０４８〜約０．４０６４ｍｍ（約１２〜約１６ミル）と
する。回路化金属層７，８は望ましくは銅として、その
厚みは典型的には約０．０１２７〜約０．０３８１ｍｍ
（約０．５〜約１．５ミル）、より典型的には約０．０
１７７８〜約０．０３０４８ｍｍ（約０．７〜約１．２
ミル）とする。銅層７，８は望ましくは、米国特許第
４，３５８，４７９号明細書に記載の方法で処理した第
１ラミネート銅箔によって、絶縁基板の両主要面に形成
し、後のメッキのための、基板に対する前処理とする。
これらの銅層は（一般に犠牲銅層と呼ばれる）後に、既
知の銅エッチャントでエッチングを行なって除去する。
次に、コアにドリルで穴を開け、所望のバイア９を形成
する。このバイアは、よく知られた白金／すず触媒によ
るシーディング工程、すなわち触媒化工程を通し、そし
て光処理して、メッキを行なう。メッキは銅などの金属
１０により、所望の領域に対して行なう。その後、フォ
トレジスト材をすべて除去し、所望の回路化信号コアを
得る。ドリルによる穴開け、シーディング、光処理、メ
ッキ、はぎ取りの工程はよく知られたものであり、ここ
でさらに詳しく説明することは不要である。例えば、米
国特許第４，４７８，８８３号明細書、米国特許第４，
５５４，１８２号明細書が参考になる。
【００１１】次に、所望数の電源コアおよび信号コアを
所望の順序で張り合わせる。図３の例では、４Ｓ３Ｐト
ライ・プレートを得ている。後に各層を電気的に接続す
るため、穴１１が開けられているが、上部電源コアＰ１
および下部電源コアＰ３の銅表面２の残りの部分には、
銅などのさらなる導電層１２を全面メッキする。その厚
さは約０．０２５４〜約０．０５０８ｍｍ（約１〜約２
ミル）、より典型的には約０．０３０４８〜約０．０３
８１ｍｍ（約１．２〜約１．５ミル）とする。そして、
この処理によってバイアも同様にメッキされる。次に、
銅を層１２から除去し、この複合体の上部および下部に
所望の回路を得る。銅の除去は、既知のフォトリソグラ
フィーの方法により、既知の銅エッチャントを用いて行
なう。同様にして、絶縁層に、上部および下部電源コア
Ｐ１，Ｐ２へのバイアをそれぞれエッチングして形成す
る（図３参照）。
【００１２】厚さが約０．０１２７〜約０．０５０８ｍ
ｍ（約０．５〜約２ミル）、より典型的には約０．０１
２７〜約０．０２５４ｍｍ（約０．５〜約１ミル）の絶
縁層１３を、回路化金属層１２の隣に張り合わせる（図
４参照）。この絶縁層は、上述した絶縁材料のいずれか
とすることができるが、望ましくは上述したタイプのＦ
Ｒ−４エポキシ複合体とする。さらに、導電材料の層１
４、望ましくは銅の層をこの複合体の絶縁層１３の隣に
張り合わせる。導電層１４の厚みは典型的には約０．０
０７６２〜約０．０２５４ｍｍ（約０．３〜約１ミ
ル）、望ましくは約０．０１２７〜約０．０１７７８ｍ
ｍ（約０．５〜約０．７ミル）とする。
【００１３】所定の位置に、クリアランス穴１６を前記
銅にエッチングして形成する。次に、感光絶縁層１５を
銅層１４の上に設ける。適当な感光絶縁材料として、Ｏ
ＰＲ（最適化永久レジスト）（米国特許第４，９４０，
６５１号明細書に記述）、ＨＴＭ（高温マスク）（米国
特許出願第０７／３８２，３１１号明細書に記述）を用
いることができる。絶縁層１５の厚さは典型的には約
０．００５０８〜約０．０１５２４ｍｍ（約０．２〜約
０．６ミル）、望ましくは約０．００５０８〜約０．０
１０１６ｍｍ（約０．２〜約０．４ミル）とする。ブラ
インド・バイア１７を感光絶縁層に現像して形成し、取
り付けるべきチップと、電源コアＰ１との電気的接続を
行なえるようにする。ブラインド・バイア（Ｂｌｉｎｄ
Ｖｉａ）１７の深さは典型的には約０．０１２７〜約
０．０３８１ｍｍ（約０．５〜約１．５ミル）とする。
感光絶縁層を用いた、これらのバイアの形成は、例えば
レーザによる穴開けに比べはるかに簡単で、極めて低コ
ストであり、その点で有利である。
【００１４】次に、より大きいブラインド・バイア１８
を機械的にドリルで穴開し（深さは約０．１５２４〜約
０．３５５６ｍｍ（約６〜約１４ミル）、より典型的に
は約０．１５２４〜約０．２５４ｍｍ（約６〜約１０ミ
ル））、取り付けるべきチップと信号フレームとを電気
的に接続できるようにする。さらに、もし必要なら、ス
ルーホール（図示せず）をこの工程で同様にドリル穴開
けすることができる。
【００１５】次に、感光絶縁層上およびブラインド・バ
イア内に所望の回路１９を設け、図５に示す構成を得
る。そのためには、よく知られたシーディング、フォト
リソグラフィー処理、メッキ、ならびにそれに続く、フ
ォトレジスト材の除去を行なう。
【００１６】そして、回路上に半田マスクを設け、集積
回路チップ２０を複合体に接続する。チップ２０は、ス
クリーン半田ペーストや電気メッキに適した半田を用い
るよく知られた半田づけ法、あるいはエンハンスト・ウ
エーブ半田付けによって接続でき、また高温接続を行な
ってもよい。典型的な半田２１としては、比較的融点の
低い６０／４０鉛−すず半田がある（図６参照）。以上
の説明から明らかなように、本発明により、チップをカ
ードに直接接続することによってパッケージのレベル全
体が不要となる。さらに、本発明により、３９３．７ｃ
ｍ／ｃｍ2 （１，０００Ｉｎ／Ｉｎ2 ）程度の比較的高
密度の配線を行なうことができる。
【００１７】本発明の集積回路カードに用いることがで
きる典型的なチップ回路パターンを図７に示す。図から
わかるように、この回路はファン・アウト・パターンで
あり、それによって典型的には０．０２５４ｍｍ（約１
ミル）ラインから約０．１０１６ｍｍ（約４ミル）ライ
ンまでファン・アウトする。
【００１８】以下、再度実施例を整理して記載する。 （１）チップを直接取り付けるための印刷回路ボードま
たはカードにおいて、少なくとも１つの電源コアと、前
記電源コアに隣接する少なくとも１つの信号プレーン
と、前記少なくとも１つの電源コアおよび前記少なくと
も１つの信号プレーンを電気的に接続するためのメッキ
・スルーホールと、前記電源コアに隣接する絶縁材料の
層と、前記絶縁材料に隣接する回路化導電層と、前記導
電層に隣接する感光絶縁層と、前記電源コアに接続する
ための、光学的現像により形成したブラインド・バイア
と、前記信号プレーンに接続するための、ドリル穴開け
したブラインド・バイアと、を備えたことを特徴とする
印刷回路ボードまたはカードである。 （２）４Ｓ３Ｐトライ・プレート複合体を有することを
特徴とする（１）記載の印刷回路ボードまたはカードで
ある。 （３）前記ボードまたはカードに直接接続するための少
なくとも１つの集積回路チップをさらに有し、前記少な
くとも１つの集積回路チップは前記基板あるいはカード
の前記信号プレーンおよび前記電源コアに電気的に接続
されることを特徴とする（１）記載の印刷回路ボードま
たはカードである。 （４）前記チップは半田によって前記ボードまたはカー
ドに接続されることを特徴とする（１）記載の印刷回路
ボードまたはカードである。 （５）前記光学的現像により形成したブラインド・バイ
アの深さは、約０．０１２７〜約０．０３８１ｍｍ（約
０．５〜約１．５ミル）であり、前記ドリル穴開けした
ブラインド・バイアの深さは、約０．１５２４〜約０．
３５５６ｍｍ（約６〜約１４ミル）であることを特徴と
する（１）記載の印刷回路ボードまたはカードである。 （６）前記ブラインド・バイアに導電層をメッキしたこ
とを特徴とする（１）記載の印刷回路ボードまたはカー
ドである。 （７）チップを直接取り付けるための印刷回路ボードま
たはカードを製造する方法において、（ａ）少なくとも
１つの電源コアと、前記電源コアに隣接する少なくとも
１つの信号プレーンとを備えたサブ複合体を設け、前記
少なくとも１つの電源コアおよび前記少なくとも１つの
信号プレーンを電気的に接続するための、メッキしたス
ルーホールを形成し、（ｂ）前記複合体上に、前記電源
コアに隣接する絶縁材料の層と、前記絶縁材料に隣接す
る導電層とを設け、前記導電層にクリアランス穴をエッ
チングして形成し、次に感光絶縁層を設け、前記電源コ
アに接続するためのブラインド・バイアを光学的現像に
より形成し、前記信号プレーンに接続するためのブライ
ンド・バイアをドリル穴開けして形成することを特徴と
する製造方法である。 （８）前記サブ複合体は４Ｓ３Ｐトライ・プレート構造
体であることを特徴とする（７）記載の製造方法であ
る。 （９）導電層を前記ブラインド・バイアにメッキするこ
とを特徴とする（７）記載の製造方法である。 （１０）前記ブラインド・バイア上に半田を設け、少な
くとも１つ集積回路チップを前記半田に取り付けること
を特徴とする（９）記載の製造方法である。 （１１）前記光学的現像により形成したブラインド・バ
イアの深さは、約０．０１２７〜約０．０３８１ｍｍ
（約０．５〜約１．５ミル）であり、前記ドリル穴開け
したブラインド・バイアの深さは、約０．１５２４〜約
０．３５５６ｍｍ（約６〜約１４ミル）であることを特
徴とする（７）記載の製造方法である。
【図面の簡単な説明】
【図１】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図２】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図３】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図４】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図５】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図６】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図７】本発明によって達成可能な、チップ・パターン
からの信号接続の典型的な配列を示す写真である。
【符号の説明】
１ 電源コア ２，４ 金属層 ３，６ 絶縁基板 ５ 信号コア ７，８ 回路化導電層 ９ バイア １０ 金属 １１ 穴 １２ 導電層 １３ 絶縁層 １４ 絶縁材料 １５ 感光絶縁層 １６ クリアランス穴 １７，１８ ブラインド・バイア １９ 回路 ２０ 集積回路チップ ２１ 半田
【手続補正書】
【提出日】平成６年７月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図２】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図３】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図４】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図５】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図６】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図７】第７図は、基板状に形成された微細なパターン
の写真であり、本発明によって達成可能なチップ・パタ
ーンからの信号接続の典型的な配列を示している。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年７月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図２】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図３】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図４】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図５】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図６】本発明にもとづく製作の種々の段階における印
刷回路ボードまたはカードの模式図である。
【図７】第７図は、基板状に形成された微細なパターン
の写真であり、本発明によって達成可能なチップ・パタ
ーンからの信号接続の典型的な配列を示している。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｋ 3/42 Ｂ 7511−4Ｅ (72)発明者 ヴォヤ・アール・マルコヴィッチ アメリカ合衆国 ニューヨーク州 エンド ウェル ジョエル ディーアール 3611 (72)発明者 アジット・ケイ・トリヴェディ アメリカ合衆国 ニューヨーク州 エンデ ィコット ニューベリー ディーアール ４ (72)発明者 リチャード・エス・ザー アメリカ合衆国 ニューヨーク州 アパラ チン ボウェン レーン ３

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】チップを直接取り付けるための印刷回路ボ
    ードまたはカードにおいて、 少なくとも１つの電源コアと、 前記電源コアに隣接する少なくとも１つの信号プレーン
    と、 前記少なくとも１つの電源コアおよび前記少なくとも１
    つの信号プレーンを電気的に接続するためのメッキ・ス
    ルーホールと、 前記電源コアに隣接する絶縁材料の層と、 前記絶縁材料に隣接する回路化導電層と、 前記導電層に隣接する感光絶縁層と、 前記電源コアに接続するための、光学的現像により形成
    したブラインド・バイアと、 前記信号プレーンに接続するための、ドリル穴開けした
    ブラインド・バイアと、 を備えたことを特徴とする印刷回路ボードまたはカー
    ド。
  2. 【請求項２】４Ｓ３Ｐトライ・プレート複合体を有する
    ことを特徴とする請求項１記載の印刷回路ボードまたは
    カード。
  3. 【請求項３】前記ボードまたはカードに直接接続するた
    めの少なくとも１つの集積回路チップをさらに有し、前
    記少なくとも１つの集積回路チップは前記基板あるいは
    カードの前記信号プレーンおよび前記電源コアに電気的
    に接続されることを特徴とする請求項１記載の印刷回路
    ボードまたはカード。
  4. 【請求項４】前記チップは半田によって前記ボードまた
    はカードに接続されることを特徴とする請求項１記載の
    印刷回路ボードまたはカード。
  5. 【請求項５】前記光学的現像により形成したブラインド
    ・バイアの深さは、約０．０１２７〜約０．０３８１ｍ
    ｍ（約０．５〜約１．５ミル）であり、前記ドリル穴開
    けしたブラインド・バイアの深さは、約０．１５２４〜
    約０．３５５６ｍｍ（約６〜約１４ミル）であることを
    特徴とする請求項１に記載の印刷回路ボードまたはカー
    ド。
  6. 【請求項６】前記ブラインド・バイアに導電層をメッキ
    したことを特徴とする請求項１に記載の印刷回路ボード
    またはカード。
  7. 【請求項７】チップを直接取り付けるための印刷回路ボ
    ードまたはカードを製造する方法において、 （ａ）少なくとも１つの電源コアと、前記電源コアに隣
    接する少なくとも１つの信号プレーンとを備えたサブ複
    合体を設け、前記少なくとも１つの電源コアおよび前記
    少なくとも１つの信号プレーンを電気的に接続するため
    の、メッキしたスルーホールを形成し、 （ｂ）前記複合体上に、前記電源コアに隣接する絶縁材
    料の層と、前記絶縁材料に隣接する導電層とを設け、前
    記導電層にクリアランス穴をエッチングして形成し、次
    に感光絶縁層を設け、前記電源コアに接続するためのブ
    ラインド・バイアを光学的現像により形成し、前記信号
    プレーンに接続するためのブラインド・バイアをドリル
    穴開けして形成することを特徴とする製造方法。
  8. 【請求項８】前記サブ複合体は４Ｓ３Ｐトライ・プレー
    ト構造体であることを特徴とする請求項７記載の製造方
    法。
  9. 【請求項９】導電層を前記ブラインド・バイアにメッキ
    することを特徴とする請求項７記載の製造方法。
  10. 【請求項１０】前記ブラインド・バイア上に半田を設
    け、少なくとも１つ集積回路チップを前記半田に取り付
    けることを特徴とする請求項９記載の製造方法。
  11. 【請求項１１】前記光学的現像により形成したブライン
    ド・バイアの深さは、約０．０１２７〜約０．０３８１
    ｍｍ（約０．５〜約１．５ミル）であり、前記ドリル穴
    開けしたブラインド・バイアの深さは、約０．１５２４
    〜約０．３５５６ｍｍ（約６〜約１４ミル）であること
    を特徴とする請求項７記載の製造方法。
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