KR100278570B1 - 전자 회로 패키지 및 다수의 도전성 표면을 전기적으로 접속하는 방법 - Google Patents

전자 회로 패키지 및 다수의 도전성 표면을 전기적으로 접속하는 방법 Download PDF

Info

Publication number
KR100278570B1
KR100278570B1 KR1019980034391A KR19980034391A KR100278570B1 KR 100278570 B1 KR100278570 B1 KR 100278570B1 KR 1019980034391 A KR1019980034391 A KR 1019980034391A KR 19980034391 A KR19980034391 A KR 19980034391A KR 100278570 B1 KR100278570 B1 KR 100278570B1
Authority
KR
South Korea
Prior art keywords
dendrites
surface metal
substrate
applying
dendrite
Prior art date
Application number
KR1019980034391A
Other languages
English (en)
Other versions
KR19990023840A (ko
Inventor
번드 케이 아펠트
사스와티 다타 (엔엠엔)
마이클 에이 게인즈
존 엠 라우퍼
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR19990023840A publication Critical patent/KR19990023840A/ko
Application granted granted Critical
Publication of KR100278570B1 publication Critical patent/KR100278570B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/325—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by abutting or pinching, i.e. without alloying process; mechanical auxiliary parts therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0373—Conductors having a fine structure, e.g. providing a plurality of contact points with a structured tool
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10666—Plated through-hole for surface mounting on PCB
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49194—Assembling elongated conductors, e.g., splicing, etc.

Abstract

제 1 도전층의 선택된 영역상에 덴드라이트(dendrites)를 형성하는 단계와, 제 2 도전층의 선택된 영역상에 덴드라이트를 형성하는 단계와, 제 1 도전층상에 에폭시 접착 재료를 도포하는 단계와, 제 2 도전층을 제 1 도전층에 압축적으로 부착하여 제 1 도전층상의 덴드라이트를 제 2 도전층상의 덴드라이트에 접촉하는 단계를 포함하는, 전자 회로 패키지에서 2개의 도전층을 접속하는 방법이 제공된다. 본 발명에 따라 제조된 전기적 상호접속에 사용된 덴드라이트를 내장하는 전자 회로 패키지가 또한 제공된다. 본 발명의 다른 실시예는 "관통 비아(through via)" 대신에 덴드라이트를 갖는 중간 표면 금속을 이용한다.

Description

전자 회로 패키지 및 다수의 도전성 표면을 전기적으로 접속하는 방법{CONDUCTOR INTERCONNECT WITH DENDRITES THROUGH FILM AND METHOD FOR PRODUCING SAME}
본 발명은 막을 통해 2개의 도전성 표면을 접속하는 덴드라이트(dendrites)를 갖는 전자 회로 패키지 및 이를 제조하는 방법에 관한 것이다. 덴드라이트는 2개의 도전성 표면을 전기적으로 접속하고 비아 또는 관통홀을 드릴링하거나 또는 펀칭할 필요가 없다.
전자 회로는 저항, 캐패시터, 인덕터, 다이오드, 전기 기계 스위치, 트랜지스터와 같은 구성요소를 다수개(종종 백만개) 포함한다. 전자 구성요소의 고밀도 패키징은 컴퓨터에서 다량의 데이터를 고속으로 액세스하도록 하는데 특히 중요하다. 고밀도 전자 회로 패키지는 고주파 디바이스 및 통신 디바이스에서 또한 중요하다. 구성요소들은 회로를 형성하도록 접속되고, 회로들은 기능 디바이스를 형성하도록 접속된다. 접속부는 전력 및 신호 분배를 수행한다. 다층 전자 회로 패키지에서, 패키지의 몇개 층은 디바이스의 동작 요건에 따라, 전력 평면으로서 기능하고 다른 층은 신호 평면으로서 기능한다. 디바이스는 기계적 지지부 및 구조적 보호부를 필요로 한다. 회로들 자신은 기능할 전기 에너지를 필요로 한다. 그러나, 기능 디바이스는, 디바이스가 기능을 정지하지 않기 위해 소모되는 열, 또는 열적 에너지를 생성한다. 또한, 다수의 구성요소의 고밀도 패키징은 디바이스의 성능을 향상시킬 수 있고, 전력 소비 구성요소에 의해 생성된 열은 디바이스의 성능 및 신뢰도에 악영향을 미칠 수 있다. 저항의 증가와 같은 전기적인 문제 및, 열의 증가에 의해 야기되는 열적 스트레스와 같은 기계적인 문제로부터 악영향이 발생한다.
따라서, 칩, 모듈, 회로 카드, 회로 기판, 이들의 조합과 같은 전자 회로 패키지는 최적의 성능을 위해 많은 요건을 충족해야 한다. 패키지는 구성요소 및 와이어링을 지원하고 보호하도록 구조적으로 충분히 견고해야 한다. 또한, 패키지는 열을 소모할 수 있어야 하고, 구성요소와 부합할 수 있는 열팽창 계수를 가져야 한다. 마지막으로, 상업적으로 유용하기 위해서, 패키지는 생산하는데 드는 비용이 저가이어야 하고 제조가 용이해야 한다.
다층 전자 회로 패키지에서 고밀도 패키지는 층들간의 증대된 와이어링 밀도 및 얇은 유전성 코팅제를 반드시 수반한다. 전형적으로 다층 패키지내의 층은 비아 및 관통홀에 의해 전기적으로 접속된다. "비아"란 용어는 다층 전자 회로 패키지에서 인접한 층들간의 도전성 경로에 대해 사용된다. "관통홀"이란 용어는 비인접한 층으로 연장되는 도전성 경로에 대해 사용된다. 고밀도 패키지에 대해 관통홀은 직경이 점점 좁아지고 있으며 각 층내의 관통홀이 정확하게 정렬되어야 한다. 본 발명은 다른 상호접속 수단─즉, 덴드라이트를 이용하는 전기적인 상호접속 수단─을 제공한다. 덴드라이트 상호접속은 비아 또는 관통홀에 대해 홀을 드릴링하거나 펀칭할 필요가 없다.
본 발명의 목적은 비아 또는 관통홀을 이용하지 않고서도 엄격한 공차 및 높은 양품율을 나타내는, 수직 또는 z축상에서 2개의 도전체를 접속하는 수단을 제공하는 것이다. 덴드라이트 상호접속은 이러한 목적을 달성한다.
본 발명의 목적은 제 1 도전층 및 제 2 도전층간의 전기적인 접속을 형성하는 덴드라이트를 갖는 전자 회로 패키지를 제공하는 것이다.
본 발명의 다른 목적은 덴드라이트를 이용하여 z축에서 전기적인 접속을 제공하여, 전자 회로 패키지의 제조 공정시에 관통홀 또는 비아를 드릴링하거나 또는 펀칭할 필요가 없는 전자 회로 패키지를 제공하는 것이다.
본 발명의 또다른 목적은 제 1 도전층 및 제 2 도전층간의 전기적인 접속을 형성하는 덴드라이트를 갖는 전자 회로 패키지의 제조 방법을 제공하는 것이다.
따라서, 제 1 도전층의 선택된 영역상에 덴드라이트를 형성하는 단계와, 제 2 도전층의 선택된 영역상에 덴드라이트를 형성하는 단계와, 제 1 도전층상에 에폭시 유전체 재료를 도포하는 단계와, 제 2 도전층을 제 1 도전층에 압축적으로 부착하여 제 1 도전층상의 덴드라이트를 제 2 도전층상의 덴드라이트에 접촉하는 단계를 포함하는, 전자 회로 패키지에서 2개의 도전층을 접속하는 방법이 제공된다. 본 발명에 따라 제조된 전기적인 상호접속에 사용된 덴드라이트를 내장하는 전자 회로 패키지가 또한 제공된다. 본 발명의 다른 실시예는 "관통 비아(through via)" 대신에 덴드라이트를 갖는 중간 표면 금속을 이용한다.
본 발명의 장점은 덴드라이트에 의해 전자 회로 패키지의 2개의 도전층들간의 전기적인 접속이 제공된다는 점이다.
또다른 장점은 덴드라이트를 이용하여 z축으로 전기적인 접속을 제공하여, 전자 회로 패키지의 제조 공정시에 관통홀 또는 비아를 포토디파이닝(photodefining), 레이저 애블레이팅(laser ablating), 드릴링 또는 펀칭할 필요가 없게 된다.
본 발명의 다른 특성 및 장점은 첨부되는 도면과 함께 다음의 본 발명의 바람직한 실시예의 상세할 설명으로부터 명백해질 것이다.
도 1은 본 발명에 따라, 2개의 도전성 표면을 전기적으로 접속하기 위해 관통 홀 또는 비아 대신에, 덴드라이트를 이용하는 다층 전자 회로 패키지의 단일층을 도시하는 도면.
도 2는 보다 통상적인 제조에 있어 "관통 비아"가 존재할 수 있는 전기적인 접속을 제공하기 위해 덴드라이트를 이용하는 다층 전자 회로 패키지의 2개의 층을 도시하는 도면.
도 3은 본 발명의 방법의 흐름도.
도면의 주요부분에 대한 부호의 설명
10 : 샘플층 12 : 제 1 기판
14 : 제 1 표면 금속 16 : 하측 덴드라이트
18 : 유전체층 20 : 제 2 기판
22 : 제 2 표면 금속 24 : 상측 덴드라이트
26 : 분리부
본 발명은 덴드라이트를 이용하여 2개의 도전성 표면들 사이의 접속을 제공하여, 관통홀 또는 비아를 포토디파이닝, 레이저 애블레이팅, 드릴링 또는 펀칭할 필요가 없는 전자 회로 패키지에 관한 것이다. 본 발명은 도면을 참조하여 가장 잘 이해될 것이다.
도 1은 본 발명에 따른 전자 회로 패키지의 샘플층(10)을 도시한다. 도 1을 참조하면, 층(10)의 하부에 제 1 기판(12)이 있다. 제 1 기판(12)은 인쇄 회로 기판 코어 또는 부속성분일 수 있다. 제 1 기판(12)은 바람직하게 FR-4형 에폭시로 제조된다. 제 1 표면 금속(14)은 제 1 기판(12)의 상부에 위치되며 제 1 기판(12)의 상부 표면의 일부분을 피복한다. 제 1 표면 금속(14)은 제 1 도전성 표면을 형성한다. 본 발명의 바람직한 실시예에서, 제 1 표면 금속(14)은 구리 재료로 제조된다.
하측 덴드라이트(16)는 제 1 표면 금속(14)상의 선택된 위치에 형성된다. 하측 덴드라이트(16)는 바람직하게 팔라듐 금속으로 제조된다. 팔라듐 금속은 원하는 기계적 및 물리적 특성을 갖는다. 하측 덴드라이트를 위한 다른 적절한 금속으로는 니켈이나 구리를 들 수 있으나, 이들로만 제한되지는 않는다.
하측 덴드라이트는 여러 가지 방법에 의해 형성될 수 있다. 이러한 한 방법은 제 1 표면 금속(14)의 영역에 포토레지스트 재료를 도포한 다음에 포토리소그래픽 기법에 의해 레지스트(도시되지 않음)를 노출시키고 현상하여 덴드라이트가 형성될 노출 영역을 제공하는 것이다.
대표적인 포토레지스트 재료는 쉽레이(Shipley) 또는 니폰 페인트(Nippon Paint)사로부터 입수가능한 재료와 같은 메타크릴레이트 폴리메릭(methacrylate polymeric) 레지스트 합성물 및 일렉트로호레틱(electrohoretic) 레지스트가 있다.
바람직한 방법에 따르면, 레지스트 재료가 도포된 후에, 제 1 표면 금속(14)상에 니켈의 중간층(도시되지 않음)이 전기 도금되고 이어서 팔라듐의 중간층이 전기 도금된다.
니켈층은 전형적으로 약 1 내지 약 2.5 미크론의 두께이고 보다 전형적으로는 약 2 미크론의 두께이다. 니켈은 제 1 표면 금속(14)을 피복하여 팔라듐 도금 합성물이 오염되지 않도록 이를 보호한다.
또한 이러한 팔라듐의 중간층은 전형적으로 약 1 내지 2.5 미크론의 두께이고 보다 전형적으로는 약 2 미크론의 두께이다.
초음파 팔라듐 도금과 같은 임의의 알려진 기법에 의해, 중간 팔라듐층상에 제 1 표면 금속(14)의 표면 영역의 약 80 내지 100 milliamps/cm2에서 하측 덴드라이트(16)가 통상 형성된다. 하측 덴드라이트(16)는 약 0.1 내지 1.5 mil의 높이가 바람직하다. 원한다면, 각각의 하측 덴드라이트(16)는 금속 결합을 형성하도록 인터페이스되거나 또는 확산될 수 있는 금속으로 코팅될 수 있다. 예를 들면, 하측 덴드라이트(16)는 순금 또는 주석으로 코팅될 수 있다.
그 다음에 포토레지스트는 프로필렌 탄산염과 같은 적절한 용매로 벗겨냄으로써 제거된다.
일단 하측 덴드라이트(16)가 형성되면, 기판(12)의 상측 표면상에 애폭시 유전체(18)의 층이 도포된다. 따라서 유전체(18)는 기판(12), 제 1 표면 금속(14), 하측 덴드라이트(16)를 피복한다. 접착 유전체층(18)은 통상적으로 1 mil 내지 5 mil의 두께 범위에 있다. 본 발명의 바람직한 실시예에서, 에폭시계 유전체(18)는 Morton LB 404이다. 다른 적절한 접착제로는 BT-수지, 폴리이미드, 테플론, 폴리실록산을 들 수 있으나, 이들로만 제한되지는 않는다. 유전체는 진공 래미네이션(vacuum lamination), 스크린 코팅(screen coating), 커튼 코팅(curtain coating), 또는 롤러 코팅(roller coating)에 의해 도포될 수 있다. 본 발명의 바람직한 실시예에서, 접착제는 건식 막의 진공 래미네이션에 의해 도포될 수 있다.
층(10)의 상부는 제 2 기판(20)이다. 본 발명의 바람직한 실시예에서 제 2 기판(20)은 에폭시 글래스로 제조된다. 제 2 표면 금속(22)은 제 2 기판(20)의 하측 표면상에 위치하여 제 2 기판(20)의 일부분을 피복한다. 제 2 표면 금속(22)은 제 2 도전성 표면을 형성한다. 본 발명의 바람직한 실시예에서, 제 2 표면 금속(22)은 구리 재료로 제조된다.
제 1 기판(12) 및 제 2 기판(20)은 동일한 재료로 제조될 수 있으나, 반드시 그럴 필요는 없다. 제 1 표면 금속(14)은 제 2 표면 금속(22)과 동일한 재료로 제조될 수 있으나, 반드시 그럴 필요는 없다.
상측 덴드라이트(24)는 제 2 표면 금속(22)상의 선택된 위치에 형성된다. 상측 덴드라이트(24)는 하측 덴드라이트(16)와 통상 동일한 방식으로 제조되고 동일한 조성을 갖는다. 그러나, 반드시 그러해야 하는 것은 아니다. 상측 덴드라이트는 0.1 내지 1.5 mli의 높이로 형성된다. 원할 경우, 상기한 바와 같이 상측 덴드라이트(24)는 금속으로 또한 코팅될 수 있다.
제 2 표면 금속(22) 및 상측 덴드라이트(24)를 갖는 제 2 기판(20)은 유전체층(18)을 갖는 제 1 기판(12)에 압축적으로 부착된다. 압축 후에, 제 1 표면 금속(14) 및 제 2 표면 금속(22) 사이의 간격(26)은 약 0.2 내지 2 mil이다. 압축에 의해, 상측 덴드라이트(24)는 하측 덴드라이트(16)와 접촉하여, 제 1 표면 금속(14) 및 제 2 표면 금속(22) 사이의 전기적인 접속을 형성한다.
사전에 홀이 뚫려 있지 않아도 상측 덴드라이트(24)는 접착층(18)에 침투한다. 상측 덴드라이트(24)를 하측 덴드라이트(16)에 결합시키는 공정을 용이하게 하기 위해, 접착제(18)는 흐름이 용이하도록 가열될 수 있다. 유전체(18)는 결합 공정이 완료된 이후에 가열에 의해 경화(cure)될 것이다.
최적의 전기적인 접속을 성취하기 위해, 상측 덴드라이트(24)는 하측 표면 금속(14)상의 하측 덴드라이트(16)의 위치와 대응하도록 상측 표면 금속(22)상에 위치하여야 한다. 레지스트 공정(registration)의 허용 오차는 크다. 인접한 도전체에 대해 1 mil의 공차가 유지되는 한 1 mil의 오버랩이 바람직하다.
도 1에 도시된 덴드라이트(16 및 24)의 장점은 두가지이다. 첫번째로, 덴드라이트(16 및 24)는 제 1 표면 금속(14) 및 제 2 표면 금속(22)간의 전기적인 접속을 제공한다. 두번째로, 전기적인 접속에 의해 도금 관통홀 또는 비아를 드릴링하거나 또는 펀칭할 필요가 없어져 제조 공정이 간략화된다.
2개를 초과하는 층이 수반될 때에 덴드라이트가 전기적인 접속부로서 또한 사용될 수 있다. 본 발명의 다른 실시예에서, 보다 통상적인 제조시에 "관통 비아"가 존재할 때마다 선택된 영역에 형성된 덴드라이트를 갖는 회로화된 코어(circuitized core)가 그 위에 침착된다. "관통 비아"는 대응하는 층상의 도전체와 접촉시키기 위한 것이다. 코어내의 비아는 한 기판상의 표면 금속으로부터 다른 기판상의 표면 금속까지의 관통 접속을 위해 덴드라이트에 대해 전기적으로 접속을 제공하기 위해서만 사용된다.
도 2는 본 발명의 제 2 실시예를 도시한다. 도 2는 비아(122)를 갖는 회로화된 코어(120)를 도시한다. (114, 124, 134)와 같은 표면 금속은 회로 기판 코어(120), 상부 표면(132), 하측 표면(112)의 특정 영역에 부착된다. 덴드라이트(116, 126, 136)는 표면 금속(114, 124, 134)의 선택된 영역상에 형성된다. 유전체 접착제(118)는 서로 관련된 위치에서 덴드라이트(116, 126, 136)를 유지한다. 따라서 서로 접속하고 있는 덴드라이트가 상측 표면(132) 및 하측 표면(112)간의 전기적인 접속을 형성한다.
전술한 바와 같이 덴드라이트에 의해 상호접속된 층을 더 형성하도록 2개의 실시예에 대해 기술된 전체 공정이 반복될 수 있다.
도 3은 본 발명의 방법에 따른 흐름도이다.
본 명세서에서는 예시를 위해 특정의 실시예가 기술되었으나, 본 발명의 정신 및 범위로부터 벗어나지 않고 각종 변형이 이루어질 수 있다.
상기한 바와 같은 본 발명에 따르면, 제 1 도전층 및 제 2 도전층간의 전기적인 접속부를 형성하는 덴드라이트를 갖는 전자 회로 패키지를 제공하는 효과가 있다. 또한, 덴드라이트를 이용하여 z축에서 전기적인 접속을 제공하여, 전자 회로 패키지의 제조 공정시에 관통홀 또는 비아를 드릴링하거나 또는 펀칭할 필요가 없는 전자 회로 패키지를 제공하는 효과를 갖는다.

Claims (19)

  1. 전자 회로 패키지에서 2개의 도전성 표면을 전기적으로 접속하는 방법에 있어서,
    ① 제 1 표면 금속을 제 1 기판에 도포하여 제 1 도전성 표면을 형성하는 단계와,
    ② 상기 제 1 표면 금속의 선택된 영역에 하측 덴드라이트를 도포하는 단계와,
    ③ 상기 제 1 표면 금속 및 상기 하측 덴드라이트를 피복하도록 유전체 재료를 도포하는 단계와,
    ④ 제 2 표면 금속을 제 2 기판에 도포하여 제 2 도전성 표면을 형성하는 단계와,
    ⑤ 상기 제 2 표면 금속의 선택된 영역에 상측 덴드라이트를 도포하는 단계와,
    ⑥ 상기 상측 덴드라이트가 상기 하측 덴드라이트에 결합하도록 상기 제 2 기판에 상기 제 1 기판을 압축적으로 부착하는 단계를 포함하는
    도전성 표면의 전기적 접속 방법.
  2. 제 1 항에 있어서,
    상기 제 1 기판은 글래스 강화 에폭시(glass-reinforced epoxy)로 이루어지는 도전성 표면의 전기적 접속 방법.
  3. 제 1 항에 있어서,
    상기 제 1 표면 금속은 구리 재료로 이루어지는 도전성 표면의 전기적 접속 방법.
  4. 제 1 항에 있어서,
    상기 하측 덴드라이트를 도포하는 단계는,
    상기 제 1 표면 금속의 영역에 포토레지스트 재료를 도포하는 단계와,
    상기 포토레지스트 재료를 노출시키고 현상하는 단계와,
    상기 제 1 표면 금속에 니켈층을 도포하는 단계와,
    상기 니켈층상에 팔라듐층을 도포하는 단계와,
    초음파 팔라듐 도금에 의해 상기 팔라듐층상에 상기 하측 덴드라이트를 형성하는 단계와,
    상기 포토레지스트 재료를 제거하는 단계를 더 포함하는 도전성 표면의 전기적 접속 방법.
  5. 제 1 항에 있어서,
    상기 하측 덴드라이트는 대략 1 mil의 높이까지 형성되는 도전성 표면의 전기적 접속 방법.
  6. 제 1 항에 있어서,
    상기 하측 덴드라이트는 팔라듐 재료로 이루어지는 도전성 표면의 전기적 접속 방법.
  7. 제 1 항에 있어서,
    상기 접착제는 에폭시계 유전체인 도전성 표면의 전기적 접속 방법.
  8. 제 1 항에 있어서,
    상기 접착제는 BT-수지, 폴리이미드, 테플론, 폴리실록산으로 이루어지는 그룹으로부터 선택되는 도전성 표면의 전기적 접속 방법.
  9. 제 1 항에 있어서,
    상기 접착제는 진공 래미네이션(vacuum lamination)에 의해 도포되는 도전성 표면의 전기적 접속 방법.
  10. 제 1 항에 있어서,
    상기 제 2 기판은 글래스 강화 에폭시 수지로 이루어지는 도전성 표면의 전기적 접속 방법.
  11. 제 1 항에 있어서,
    상기 제 2 표면 금속은 구리 재료로 이루어지는 도전성 표면의 전기적 접속 방법.
  12. 제 1 항에 있어서,
    상기 상측 덴드라이트를 도포하는 단계는,
    상기 제 1 표면 금속의 영역에 포토레지스트 재료를 도포하는 단계와,
    상기 포토레지스트 재료를 노출시키고 현상하는 단계와,
    상기 제 2 표면 금속에 니켈층을 도포하는 단계와,
    상기 니켈층상에 팔라듐층을 도포하는 단계와,
    초음파 팔라듐 도금에 의해 상기 팔라듐층상에 상기 하측 덴드라이트를 형성하는 단계와,
    상기 포토레지스트 재료를 제거하는 단계를 더 포함하는 도전성 표면의 전기적 접속 방법.
  13. 제 1 항에 있어서,
    상기 상측 덴드라이트는 대략 1 mil의 높이까지 형성되는 도전성 표면의 전기적 접속 방법.
  14. 제 1 항에 있어서,
    상기 상측 덴드라이트는 팔라듐 재료로 이루어지는 도전성 표면의 전기적 접속 방법.
  15. 제 1 항에 있어서,
    상기 방법은 다층 전자 회로 패키지에 대한 제조 요건을 충족시키는데 필요한 만큼 반복되는 도전성 표면의 전기적 접속 방법.
  16. 전자 회로 패키지에 있어서,
    ① 제 1 기판과,
    ② 상기 제 1 기판의 상부에 제 1 도전성 표면을 형성하는 제 1 표면 금속과,
    ③ 상기 제 1 표면 금속의 선택된 영역상에 형성된 하측 덴드라이트와,
    ④ 제 2 기판과,
    ⑤ 상기 제 2 기판의 상기 하측 표면상에 제 2 도전성 표면을 형성하는 제 2 표면 금속과,
    ⑥ 상기 제 2 표면 금속의 선택된 영역상에 형성된 상측 덴드라이트와,
    ⑦ 상기 상측 덴드라이트를 상기 하측 덴드라이트에 결합시키는 수단을 포함하는
    전자 회로 패키지.
  17. 전자 회로 패키지에서 다수의 도전성 표면을 전기적으로 접속하는 방법에 있어서,
    ① 제 1 표면 금속을 제 1 기판에 도포하여 제 1 도전성 표면을 형성하는 단계와,
    ② 상기 제 1 표면 금속의 선택된 영역에 하측 덴드라이트를 도포하는 단계와,
    ③ 상기 제 1 표면 금속 및 상기 하측 덴드라이트를 피복하도록 유전체 재료를 도포하는 단계와,
    ④ 제 2 표면 금속을 제 2 기판에 도포하여 제 2 도전성 표면을 형성하는 단계와,
    ⑤ 상기 제 2 표면 금속의 선택된 영역에 제 2 레벨 덴드라이트를 도포하는 단계와,
    ⑥ 제 3 표면 금속을 상기 제 2 기판에 도포하여 제 3 도전성 표면을 형성하는 단계와,
    ⑦ 상기 제 3 표면 금속의 선택된 영역에 제 3 레벨 덴드라이트를 도포하는 단계와,
    ⑧ 상기 제 3 표면 금속 및 상기 제 3 레벨 덴드라이트를 피복하도록 유전체 재료를 도포하는 단계와,
    ⑨ 제 4 표면 금속을 제 3 기판에 도포하여 제 4 도전성 표면을 형성하는 단계와,
    ⑩ 상기 제 4 표면 금속의 선택된 영역에 상측 덴드라이트를 도포하는 단계와,
    ⑪ 상기 하측 덴드라이트가 상기 제 2 레벨 덴드라이트에 결합되도록 상기 제 2 기판에 상기 제 1 기판을 압축적으로 부착하는 단계와,
    ⑫ 상기 제 3 레벨 덴드라이트가 상기 상측 덴드라이트에 결합되도록 상기 제 3 기판에 상기 제 2 기판을 압축적으로 부착하는 단계를 포함하는
    다수 도전성 표면의 전기적 접속 방법.
  18. 제 17 항에 있어서,
    상기 덴드라이트를 도포하는 단계는,
    상기 표면 금속의 영역에 포토레지스트 재료를 도포하는 단계와,
    상기 포토레지스트 재료를 노출시키고 현상하는 단계와,
    상기 표면 금속에 니켈층을 도포하는 단계와,
    상기 니켈층상에 팔라듐층을 도포하는 단계와,
    초음파 팔라듐 도금에 의해 상기 팔라듐층상에 상기 덴드라이트를 형성하는 단계와,
    상기 포토레지스트 재료를 제거하는 단계를 더 포함하는 다수 도전성 표면의 전기적 접속 방법.
  19. 전자 회로 패키지에 있어서,
    ① 제 1 기판과,
    ② 상기 제 1 기판의 상부에 제 1 도전성 표면을 형성하는 제 1 표면 금속과,
    ③ 상기 제 1 표면 금속의 선택된 영역상에 형성된 하측 덴드라이트와,
    ④ 제 2 기판과,
    ⑤ 상기 제 2 기판의 하측 표면상에 제 2 도전성 표면을 형성하는 제 2 표면 금속과,
    ⑥ 상기 제 2 표면 금속의 선택된 영역상에 형성된 제 2 레벨 덴드라이트와,
    ⑦ 상기 제 2 기판의 상측 표면상에 제 3 도전성 표면을 형성하는 제 3 표면 금속과,
    ⑧ 상기 제 3 표면 금속의 선택된 영역상에 형성된 제 3 레벨 덴드라이트와,
    ⑨ 제 3 기판과,
    ⑩ 상기 제 3 기판의 하측 표면상에 제 4 도전성 표면을 형성하는 제 4 표면 금속과,
    ⑪ 상기 제 4 표면 금속의 선택된 영역상에 형성된 상측 덴드라이트와,
    ⑫ 상기 하측 덴드라이트를 상기 제 2 레벨 덴드라이트에 결합시키는 수단과,
    ⑬ 상기 제 3 레벨 덴드라이트를 상기 상측 덴드라이트에 결합시키는 수단을 포함하는
    전자 회로 패키지.
KR1019980034391A 1997-08-25 1998-08-25 전자 회로 패키지 및 다수의 도전성 표면을 전기적으로 접속하는 방법 KR100278570B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/918,084 1997-08-25
US08/918,084 US6300575B1 (en) 1997-08-25 1997-08-25 Conductor interconnect with dendrites through film
US8/918,084 1997-08-25

Publications (2)

Publication Number Publication Date
KR19990023840A KR19990023840A (ko) 1999-03-25
KR100278570B1 true KR100278570B1 (ko) 2001-01-15

Family

ID=25439775

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980034391A KR100278570B1 (ko) 1997-08-25 1998-08-25 전자 회로 패키지 및 다수의 도전성 표면을 전기적으로 접속하는 방법

Country Status (2)

Country Link
US (3) US6300575B1 (ko)
KR (1) KR100278570B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030214800A1 (en) 1999-07-15 2003-11-20 Dibene Joseph Ted System and method for processor power delivery and thermal management
US6847529B2 (en) * 1999-07-15 2005-01-25 Incep Technologies, Inc. Ultra-low impedance power interconnection system for electronic packages
JP3708005B2 (ja) * 2000-08-09 2005-10-19 日本無線株式会社 プリント配線板の穴埋め方法
TW491452U (en) * 2001-06-05 2002-06-11 Darfon Electronics Corp Soft circuit board
FR2828334A1 (fr) * 2001-08-03 2003-02-07 Schlumberger Systems & Service Procede pour rendre connectable electriquement et mecaniquement un dispositif electrique ayant une face munie de plots de contacts
US7015580B2 (en) * 2003-11-25 2006-03-21 International Business Machines Corporation Roughened bonding pad and bonding wire surfaces for low pressure wire bonding
FR2866753B1 (fr) * 2004-02-25 2006-06-09 Commissariat Energie Atomique Dispositif microelectronique d'interconnexion a tiges conductrices localisees
JP2006147867A (ja) * 2004-11-19 2006-06-08 Sharp Corp プリント配線板の製造方法
US7666008B2 (en) * 2006-09-22 2010-02-23 Onanon, Inc. Conductive elastomeric and mechanical pin and contact system
CN103094737A (zh) * 2011-11-05 2013-05-08 宝宸（厦门）光学科技有限公司 引脚结构与引脚连接结构

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3359145A (en) 1964-12-28 1967-12-19 Monsanto Res Corp Electrically conducting adhesive
US3795047A (en) * 1972-06-15 1974-03-05 Ibm Electrical interconnect structuring for laminate assemblies and fabricating methods therefor
JPS5357481A (en) 1976-11-04 1978-05-24 Canon Inc Connecting process
FR2387529A1 (fr) 1977-04-15 1978-11-10 Ibm Contacts et connexions electriques a dendrites
US5137461A (en) 1988-06-21 1992-08-11 International Business Machines Corporation Separable electrical connection technology
EP0360971A3 (en) 1988-08-31 1991-07-17 Mitsui Mining & Smelting Co., Ltd. Mounting substrate and its production method, and printed wiring board having connector function and its connection method
US5298685A (en) 1990-10-30 1994-03-29 International Business Machines Corporation Interconnection method and structure for organic circuit boards
US5371654A (en) * 1992-10-19 1994-12-06 International Business Machines Corporation Three dimensional high performance interconnection package
US5736681A (en) * 1993-09-03 1998-04-07 Kabushiki Kaisha Toshiba Printed wiring board having an interconnection penetrating an insulating layer
JPH07288385A (ja) * 1994-04-19 1995-10-31 Hitachi Chem Co Ltd 多層配線板及びその製造法
US5509200A (en) 1994-11-21 1996-04-23 International Business Machines Corporation Method of making laminar stackable circuit board structure
US5939786A (en) * 1996-11-08 1999-08-17 International Business Machines Corporation Uniform plating of dendrites
US5977642A (en) * 1997-08-25 1999-11-02 International Business Machines Corporation Dendrite interconnect for planarization and method for producing same

Also Published As

Publication number Publication date
US6256874B1 (en) 2001-07-10
US6427323B2 (en) 2002-08-06
US20010034937A1 (en) 2001-11-01
KR19990023840A (ko) 1999-03-25
US6300575B1 (en) 2001-10-09

Similar Documents

Publication Publication Date Title
US5232548A (en) Discrete fabrication of multi-layer thin film, wiring structures
US5685070A (en) Method of making printed circuit board
US6219253B1 (en) Molded electronic package, method of preparation using build up technology and method of shielding
KR100338908B1 (ko) 인쇄회로기판및그의제조방법과전자구성부품패키지및그의제조방법
US6329610B1 (en) Hybrid wiring board, semiconductor apparatus, flexible substrate, and fabrication method of hybrid wiring board
US5224265A (en) Fabrication of discrete thin film wiring structures
RU2327311C2 (ru) Способ встраивания компонента в основание
US5428190A (en) Rigid-flex board with anisotropic interconnect and method of manufacture
US5298685A (en) Interconnection method and structure for organic circuit boards
US5157589A (en) Mutliple lamination high density interconnect process and structure employing thermoplastic adhesives having sequentially decreasing TG 's
US5316787A (en) Method for manufacturing electrically isolated polyimide coated vias in a flexible substrate
US5891795A (en) High density interconnect substrate
US20020179334A1 (en) Solid via layer to layer interconnect
JP2006528839A (ja) 部品を埋め込まれた回路基板及び製造方法
KR19980069953A (ko) 유기 칩 캐리어 및 그 제조 방법
US6009620A (en) Method of making a printed circuit board having filled holes
JPH06169177A (ja) 配線変更回路パネル及びその方法
US5977642A (en) Dendrite interconnect for planarization and method for producing same
KR100278570B1 (ko) 전자 회로 패키지 및 다수의 도전성 표면을 전기적으로 접속하는 방법
US5709805A (en) Method for producing multi-layer circuit board and resulting article of manufacture
US6713792B2 (en) Integrated circuit heat sink device including through hole to facilitate communication
KR100393271B1 (ko) 다층 전자부품탑재용 기판의 제조 방법
KR20090102119A (ko) 임베디드 인쇄회로기판 및 그 제조방법
JP3933822B2 (ja) プリント配線基板及びその製造方法
CN114793386A (zh) 电路板的制作方法及电路板

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee