KR19980069953A - 유기 칩 캐리어 및 그 제조 방법 - Google Patents

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윌슨제임스워렌
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포만제프리엘
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    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Abstract

본 발명은 플립 칩에 특히 유용한 유기 칩 캐리어를 제공하는 것으로, 본 발명에 따른 유기 칩 캐리어는, 유기 유전층과, 유기 유전층상에 배치된 제 1 회로층과, 제 1 유전층과 제 1 회로층의 상부에 배치된 유기 부합 코팅(an organic conformational coating)과, 이 부합 층상에 배치되며 2.0 [mil] 이하―바람직하게는 1.0 [mil] 이하이며, 더욱 바람직하게는 약 0.7 [mil]―의 라인 폭과 1.5 [mil] 이하―바람직하게는 약 1.1 [mil] 이하―의 라인 간격을 갖는 미세 라인 회로층을 포함한다. 이 유전층은 직조 섬유 유리(woven fiber glass)를 갖지 않는 것이 바람직하다. 부합 코팅은 약 1.5 내지 약 3.5의 유전 상수를 갖고 약 30% 이상이 평탄화되는 것이 바람직하다. 또한 본 발명은 유전성 코팅된 칩 캐리어를 제조하는 방법에도 관련되어 있다.

Description

유기 칩 캐리어 및 그 제조 방법
칩 캐리어(chip carriers) 분야에서는, 라인 폭이 2.0 [mil] 혹은 그 이하이며 라인 간격이 2.5 [mil] 이하인 회로 즉, 미세 라인 회로(fine line circuitry)를 갖는 캐리어를 구비하는 것이 바람직하다. 미세 라인 회로는 배선 능력을 향상시킴으로써, 캐리어 내부에 여분의 층을 필요없게 해주어, 칩 어레이의 밀도가 높아지도록 지원해 준다. 이러한 미세 라인의 분해능(resolution)은 세라믹 캐리어에서는 획득할 수 있지만, 종래의 유기 캐리어를 이용해서는 획득할 수 없었다.
신호 속도는 빠르지만 유전 상수는 낮고 미세 라인 회로를 갖는 유기 캐리어를 구비하는 것이 요망된다.
본 발명은 플립 칩에 특히 유용한 유기 칩 캐리어를 제공하는 것으로, 본 발명에 따른 유기 칩 캐리어는, 유기 유전층과, 유기 유전층상에 배치된 제 1 회로층과, 제 1 유전층과 제 1 회로층의 상부에 배치된 유기 부합 코팅(an organic conformational coating)과, 이 부합 층상에 배치되며 2.0 [mil] 이하―바람직하게는 1.0 [mil] 이하이며, 더욱 바람직하게는 약 0.7 [mil]―의 라인 폭과 1.5 [mil] 이하―바람직하게는 약 1.1 [mil]―의 라인 간격을 갖는 미세 라인 회로층을 포함한다. 이 유전층은 직조 섬유 유리(woven fiber glass)를 갖지 않는 것이 바람직하다. 부합 코팅은 약 1.5 내지 약 3.5의 유전 상수를 갖고 약 30% 이상이 평탄화되는 것이 바람직하다. 또한 본 발명은 유전성 코팅된 칩 캐리어를 제조하는 방법에도 관련되어 있다.
도 1은 본 발명에 따라 기판상에 탑재된 유기 캐리어로서, I/C 칩을 탑재하고 있는 유기 캐리어의 일 실시예의 단면도.
도 2는 본 발명의 다른 실시예에 따라 회로 보드에 탑재하기 위한 유기 캐리어로서, I/C 칩을 운송하는 유기 캐리어의 단면도.
도면의 주요 부분에 대한 부호의 설명
8 : 회로화된 구조물 10 : 캐리어
12 : 컴팬세이터 14 : 제 1 내부 유전층
16 : 제 2 내부 유전층 18 : 제 1 접지판
20 : 제 2 접지판 24 : 제 2 유전층
25 : 제 1 회로층 26 : 스루 홀
34 : 부합 코팅 38 : 비아
40 : 미세 라인 회로 42 : 칩
46 : 기판
본 발명은 플립 칩(flip chips)에 특히 유용한 유기 칩 캐리어를 제공하는데, 이 유기 칩 캐리어는 약 2 내지 3의 유전 상수를 가지며, 따라서 약 2.5 [mil] 미만, 바람직하게는 약 0.7 [mil]의 라인 폭과, 2.3 [mil] 미만, 바람직하게는 약 1.1[mil]의 라인 간격이 획득된다. 이 캐리어는 적어도 500 내지 800개의 신호 I/O(입력/출력)를 운송할 수 있다. 캐리어는 약 10 내지 23 [ppm/℃], 바람직하게는 약 10 내지 15 [ppm/℃]의 열 팽창 계수를 갖는 것이 바람직하다. 캐리어는 세라믹 층을 갖지 않는 것이 바람직하다.
도 1은 본 발명의 일실시예의 단면도를 도시한다. 캐리어(10)를 포함하고 있는 회로화된 구조물(a circuitized structure)(8)이 제공되어 있다. 캐리어(10)는 컴팬세이터 층(a compensator layer)(12)(이후에 상세히 설명됨)과, 컴팬세이터 층(12)의 한쪽 면(side)에 적층된 제 1 내부 유전층(14)과, 컴팬세이터 층(12)의 다른쪽 면에 적층된 제 2 내부 유전층(16)으로 이루어진다. 제 1 접지 또는 전력판(18)이 제 1 내부 유전층(14)상에 배치되고, 제 2 접지 또는 전력판(20)은 제 2 내부 유전층(16)의 한쪽 면에 배치된다. 제 1 접지판(18)의 한쪽 면상에는 제 1 유전층(22)이 배치된다. 제 2 유전층(24)은 제 2 접지판(20)의 한쪽 면에 배치된다. 회로층(25)은 제 1 유전층(22)상에 배치된다. 도전성의 도금용 금속(28)으로 도금된 스루 홀(through holes)(26)이 캐리어(10)내에 배치된다. (선택적으로, 스루 홀(26)은 도전성 충전재(conductive fill)로 채워질 수 있다.) 스루 홀(26)은 출입구가 막힌 형태이거나 혹은 캐리어(10)를 관통하는 형태일 수 있다. 클리어런스 홀(clearance holes)(29)은 스루 홀(26)의 벽면의 도금용 금속(28)이 컴팬세이터(12)와 접촉하는 것을 막아준다. 또한 클리어런스 홀(29a 내지 29h)은 회로 설계에서 요구되는 바대로 스루 홀(26)로부터 접지판 및 전력판(18 및 20)을 분리시킨다. 패드(30 및 32)는 스루 홀(26)의 단부(ends) 위에 배치된다.
부합 코팅(34)은 제 1 유전층(22)상에 배치된다. 선택 사양으로서, 부합 코팅(36)이 유전층에 배치된다. 적어도 하나의 비아(38)(바람직하게는 다수의 비아들(38))가 부합 코팅(34, 26)내에 배치된다. 이 비아들(38)은 패드(30 및 32) 및 회로(25)에 접속된다. 미세 라인 회로(40)는 부합 코팅(34)상에 배치됨으로써, 약 2 내지 3의 유전 상수를 갖는, 회로화된 캐리어(a circuitized carrier)를 제공하며, 이 회로화된 캐리어는 1 [mil] 이하, 바람직하게는 0.7 [mil] 이하의 라인 폭과, 1.5 [mil] 이하, 바람직하게는 1.1 [mil] 이하의 라인 간격을 갖는다. 선택 사양으로서, 부합 코팅(34)상의 회로(40)의 상부에는 유전성 코팅이 추가로 배치된다. 칩(42)은 미세 라인 회로(40)에 접착된다. 솔더 볼(solder balls)(44)은 칩(42)을 미세 라인 회로(40), 패드(30), 회로(25)에 접속시킨다. 비아들(38)은 도금되거나 채워진다.
캐리어(10)는 기판(46)에 접착되는데, 바람직하게는 볼 그리드 어레이(ball grid arrays)(48)에 의해 기판에 접착된다. 적합한 기판의 예로서, 예컨대 회로 보드, 카드, 캐리어, 유기 및 무기 단일 칩 모듈, 유기 또는 무기 다중 칩 모듈, 세라믹 캐리어 등의 회로화된 기판을 들 수 있다.
컴팬세이터(12)는 쉽게 휘지 않는 성질을 가짐으로써 캐리어를 견고하게 만든다. 컴팬세이터는 3층 구조를 갖는 것이 바람직한데, 이 때 제 1 층과 제 3 층은 각각 구리(copper)로 이루어지며, 제 2 층은 36% 니켈(nickel) - 63% 철(iron)의 합금―이 합금은 캐리어의 동작층내에서 거의 0인 열팽창 계수(a coefficient of thermal expansion;CTE)를 갖는다―으로 이루어진다. 컴팬세이터는 36% 니켈 - 63% 철의 합금이 75%를 차지하고, 나머지 25%는 구리로 이루어진다. 적당한 36% 니켈 - 63% 철의 합금으로서, 텍사스 인스트루먼트(Texas Instruments)사의 상표명 인바(Invar)를 이용할 수 있다. 선택적으로, 컴팬세이터는 예컨대 인바(invar)처럼 단일 금속으로 형성된다. 유전성 물질의 선택과 함께 컴팬세이터용 물질의 선택은 캐리어(10)의 열팽창 계수(CTE)를 제어할 것이다. 컴팬세이터는 약 0.001 내지 약 0.009 [inches]의 두께를 가지며, 바람직하게는 약 0.006 [inches]의 두께를 갖는다. 접지판(18, 20)은 구리 또는 CIC, 혹은 그 밖의 잘 알려진 도전성 물질로 형성될 수 있다.
도 2에는 본 발명이 다른 실시예의 단면도가 도시되어 있다. 캐리어(10)는 다층으로 이루어지는데, 유전층(22)으로서 바람직하게는 폴리테트라플루오로에틸렌(polytetrafluoroethylene)으로 이루어진 유전층(22)과, 유전층(22)상에 배치된 제 1 회로층(25)과, 유전층(22)과 제 1 회로층(25) 상부에 배치된 유기 부합 코팅(an organic conformational coating)(34)으로서 바람직하게는 폴리이미드(polyimide)로 이루어진 유기 부합 코팅(34)과, 제 2 회로층(40)을 갖는데, 이 때 약 1.0 [mil] 이하, 바람직하게는 약 0.7 [mil]의 라인 폭과, 약 1.5 [mil] 이하, 바람직하게는 약 1.1 [mil] 이하의 라인 간격을 갖는 미세 층 회로가 부합 층(34)상에 배치된다. 전기 접속에 필요한 비아들 및 스루 홀들을 모두 도시한 것은 아니며, 단지 비아(38)로만 도시하였다. 칩(도시 안됨)은 제 2 회로층(40)에 접착되고, 캐리어(10)는 기판(도시 안됨)에 접착된다. 캐리어(10)는 기판들과 그 밖의 캐리어에 접착하기 적합하다.
유전층
유전층은 유기 중합체상 물질(an organic polymeric marerial)로 구성되며, 바람직하게는 미립 물질(a particulate material)로 채워진다. 유전층의 유전 상수는 1.5 내지 3.5인 것이 바람직하며, 더욱 바람직하게는 2 내지 3이다. 채워진 유전층의 두께는 원하는 캐리어의 설계 성능 특성에 따라 변한다. 이 유전체는 직조 섬유 유리(woven fiberglass)를 포함하지 않는데, 이러한 직조 섬유 유리가 존재하지 않아야 스루 홀들이 근접하여 이격될 수 있다. 실제로 스루 홀들 사이를 단락시키지 않으면서 스루 홀들의 중심 사이의 간격이 100 [mil] 미만, 바람직하게는 50 [mil] 미만, 더 바람직하게는 25 [mil], 가장 바람직하게는 10 [mil] 미만으로 이격될 수 있다. 유전층의 열 팽창 계수는 약 20 내지 80 [ppm/℃]인 것이 바람직하고, 더 바람직하게는 약 20 내지 30 [ppm/℃]이다. 미립 충전재(the particulate filler)는 약 10 [μm] 미만의 직경을 갖는 것이 바람직한데, 더 바람직하게는 약 5 내지 8 [μm]의 직경을 갖는다. 미립 충전재는 약 30 내지 70 중량%로 제공되는 것이 바람직한데, 더 바람직하게는 40 내지 60 중량%로 제공된다. 미립자는 실리카(silica)인 것이 바람직하다. 유전층을 구성하기에 적합한 물질로서, 예컨대 시안산염 에스테르(cyanate ester) 및 폴리테트라플루오로에틸렌(polytetrafluoroethylene)을 들 수 있다. 적당한 시안산염 에스테르로서, 미국 위스콘신(Wisconsin)주의 오우 클레어(Eau Claire) 소재의 고어(Gore)사의 상품명 스피드보드(Speedboard)를 이용할 수 있다. 적당한 폴리테트라플루오로에틸렌으로서, 상표명 테프론(Teflon)을 이용할 수 있다. 실리카가 채워진 폴리테트라플루오로에틸렌은 로저스 코포레이션(Rogers Corporation)의 HT2800을 이용할 수 있다.
부합 코팅
부합 코팅은 30% 이상이 평탄화되는데, 이 평탄화된 퍼센트를 측정하는 기법은 The Proceedings IEEE, 1992년 12월판, 제 80권, 제 12호에 실린 필립 가로우(Philip Garrou)의 논문 Polymer Dielectric for multi-chip Module packaging으로부터 알 수 있다. 부합 코팅은, 그 유전체의 하부 표면이 유전층의 표면 형상(topology)과 일치하는 반면 부합 코팅의 상부 표면은 일치하지 않고 비교적 평탄한 것을 특징으로 한다. 부합 코팅의 유전 상수는 약 1.5 내지 3.5인 것이 바람직하며, 더 바람직하게는 2.8 내지 3.6이며, 가장 바람직하게는 약 2.9 내지 3이다.
부합 코팅은 영구적이며 벗겨지지 않는다. 그러나, 부합 코팅의 일부는 예컨대 용융 제거(ablation), 포토패터닝(photopatterning), 화학적 에칭 등의 종래의 기법에 의해 제거됨으로써, 부합 코팅(34)의 외부 표면으로부터 제 1 회로층(25)까지 전기적 접속이 확장되도록 한다. 부합 코팅은 칩 접착 및 금속 침착 공정동안 전형적으로 채용되는 온도인 350℃에서 5분간 가해지는 적어도 3번의 사이클과 400℃에서 30분, 더 바람직하게는 60분간 행해지는 금속 침착 동안 열에 대해 안정한 것이 바람직하다. 부합 코팅은 예컨대 금속을 포함하는 미립자 및 철을 사실상 포함하지 않는 것이 바람직하다. 부합 코팅은 x-y 방향으로 약 1 내지 약 50 [ppm/℃]의 열 팽창 계수를 갖는 것이 바람직한데, 더 바람직하게는 약 10 내지 약 20 [ppm/℃]의 열 팽창 계수를 갖고, z 방향으로는 약 15 내지 약 40 [ppm/℃]의 열 팽창 계수를 갖는 것이 바람직한데, 더 바람직하게는 약 20 내지 약 30 [ppm/℃]의 열 팽창 계수를 갖는다. 부합 코팅은 8 [microns] 이하의 박막층으로 형성되는 것이 바람직하다.
부합 코팅은 회로화 공정에서 이용되는 예컨대 도데실 벤젠 술폰산(dodecyl benzene sulfonic acid) 같은 화학 약품에 제 1 유전층이 부식되는 것을 막아주는 추가의 이점을 갖는다. 또한 부합 코팅은 솔더 마스크로서도 작용하므로, 금속화 단계동안 솔더 마스크는 필요없게 된다.
부합 코팅에 적합한 것으로, 예를 들면 폴리이미드(polyimides) 및 벤조씨클로부텐(benzocyclobutene)을 들 수 있다. 벤조씨클로부텐은 다우 케미컬 캄파니(Dow Chemical Compony)의 상표명 씨클로텐(Cyclotene)을 이용할 수 있다. 적당한 폴리이미드로서, 이 아이 듀퐁 드 네모아 앤드 캄파니(E. I. du Pont de Nemours and Company)의 듀퐁 5878 폴리이미드를 이용할 수 있다. 듀퐁 5878은 x-y 방향 및 z 방향으로 각각 16 [ppm/℃] 및 24 [ppm/℃]의 열 팽창 계수를 갖고, 2.9의 유전 상수 및 0.1 [psi]의 인장율(a tensile modulus)을 갖는다. 또다른 적당한 폴리이미드로서, 미국 조지아(Georgia)주 알파레타(Alpharetta) 소재의 아모코 케니컬 캄파니(Amoco Chemical Compony)에 의해 상표명 울트라델(Ultradel) 510로 시판되는 감광성 폴리이미드(a photosensitive polyimide)가 있다. 폴리이미드에 감광성을 부여하는 방법은 The Proceedings IEEE, 1992년 12월판, 제 80권, 제 12호에 실린 필립 가로우(Philip Garrou)의 논문 Polymer Dielectrics for multi-chip Module packaging에 설명되어 있으며, 그 내용은 본 명세서에서 인용되어 있다.
특히, 컴팬세이터와 유전체 및 전력판으로 이루어진 다층 구조를 갖는 본 발명의 칩 캐리어는 다음 단계에 따라 제조된다. 약 1.5 내지 3.5의 유전 상수를 갖는 유전층이 제공되고, 이 유전층에는 예컨대 적층(lamination), 진공 침착, 증착, 스퍼터링, 시딩(seeding) 이후의 무전해 도금, 도금, 전자빔 침착, 레이저 침착 혹은 진공 침착 이후의 전기 도금 등의 종래 기법을 이용해 제 1 회로층이 형성된다.
그 후, 30% 이상이 평탄화된 부합 코팅이 유전층의 표면에 제공된다. 이 부합 코팅은 1 [mil] 미만의 두께로 행해지는 것이 바람직한데, 더 바람직하게는 약 4 내지 8 [mil]의 두께를 갖고, 더욱 바람직하게는 약 6 [mil]의 두께를 갖는다. 부합 코팅에는 예컨대 용융 제거(ablation), 화학적 에칭, 포토이미징(photoimaging) 등의 종래 기법을 이용하여 적어도 하나의 비아(via)가 규정된다. 다음, 그 미세 라인들이 1 [mil] 미만의 라인 폭과 1.5 [mil] 이하의 라인 간격을 갖는 미세 라인 회로가 예컨대 진공 침착, 증착, 스퍼터링, 시딩 이후의 무전해 도금, 진공 침착 이후의 전기 도금 등의 종래 기법을 이용해 부합 코팅상에 형성된다. 그 뒤, 예컨대 감법 에칭(subtractive etchong)에 의해 회로가 규정된다. 선택 사양으로서, 미세 라인 회로의 상부에 제 2 부합 코팅이 제공됨으로써, 이 회로가 부합 코팅내에 매입될 수도 있다.
여러 가지 물질들과 이 여러 물질들의 두께는 특성들중에서도 특히 최종 칩 캐리어가 약 6 내지 약 14의 열 팽창 계수(CTE), 바람직하게는 약 8 내지 약 12의 열 팽창 계수를 갖도록 선택된다.
다음의 실시예들은 본 발명의 범주를 어떤 식으로든 제한하지 않으면서 예시하기 위한 것이다.
실시예 1
제 1 폴리테트라플루오로에틸렌 유전층(22)과, 접지 또는 전력판(18)과, 제 1 폴리테트라플루오로에틸렌 내부 유전층(14)과, 컴팬세이터(12)와, 제 2 폴리테트라플루오로에틸렌 내부 유전층(16)과, 접지 또는 전력판(20)과, 제 2 폴리테트라플루오로에틸렌 유전층(24)으로 이루어진 다층 구조물이 조립되었다. 캐리어(10)는 다음과 같이 마련되었다. 즉, 캐리어(10)는, 0.7 [mil]의 제 1 구리 박판이 최상부 층으로서 존재하고, 그 아래로 차례대로 로저스(Rogers)사의 2800HT로 지정된 2 [mil]의 충전된 폴리테트라플루오로에틸렌 박판(14)과, 텍사스 인스트루먼트사의 구리-인바(invar)-구리 컴팬세이터(12)와, 2 [mil]의 폴리테트라플루오로에틸렌 박판(16)과, 0.7 [mil]의 제 2 구리 박판이 샌드위치 구조로 조립된다. 컴팬세이터(12)는 클리어런스 홀을 제공하도록 패터닝된다. 샌드위치 구조는 TPM사(TPM, Inc.)의 적층 프레스(a lamination press)내에 700 [℉]에서 5시간 동안 위치되었다가 냉각되었다. 샌드위치 구조의 외부 구리 박판들은 종래의 방법을 이용해 패터닝함으로써 구리 접지판(18, 20)을 형성하였다. 다음, 1.5 [mil]의 폴리테트라플루오로에틸렌 박판(22, 24)이 구리 접지판(18, 20)의 노출면상에 위치되었고, 그 후 구리 박판이 폴리테트라플루오로에틸렌(22, 24)의 노출면상에 위치되어, 적층 프레스내에 700 [℉]에서 5시간 동안 위치됨으로써, 구리 도금된 적층체(copper clad laminate)가 만들어졌다. 이러한 구리 도금된 적층체를 관통하도록 기계적으로 구멍을 뚫어(drilled) 약 6 [mil] 직경의 스루 홀들(26)을 형성하되, 이들 스루 홀들의 중심간 간격이 18 [mil] 정도가 되도록 형성하였고, 이들 스루 홀들은 종래의 기법을 이용해 도금용 금속(28)으로 도금(바람직하게는 구리 도금)하였다.
다음, 패드(30 및 32)를 이용해 다음 방식으로 스루 홀들(26)의 양쪽 단부를 덮었다. 즉, 구리 도금된 스루 홀들(26)과, 패드로 덮힐 표면상의 랜드(lands)를 금으로 도금하였다. 구리 박판을 Au와 Sn의 도트 패턴으로 도금하되, 이 때 Au와 Sn의 도트 패턴을 구성하고 있는 도트들의 위치는 다층 구조상의 스루 홀들(26)의 위치와 일치한다. 다층 구조와 박판을 정렬하여, 약 300 내지 400 [℃] 온도로 적층하였다. 그 결과, 도금된 스루 홀들(26)과, Au Sn 도트들은 융합되었다. 다음, 맨-홀(man-hole) 커버 즉, 도금된 스루 홀들(26)의 상부의 패드를 남겨두고 박판을 감법적으로 패터닝한다.
듀퐁 케미칼 캄파니의 듀퐁 5878로 지정된 폴리아민산(polyamic acid)과 n-메틸-피릴리돈(n-methyl-pyrillidone)을 스프레이하기 적합한 소정의 점도(viscosity)로 희석하였다. 다음, 패드로 덮힌 적층 기판을 한 번에 한쪽 면씩 폴리아민산을 스프레이하여, 약 8 내지 10 [microns] 두께의 폴리암산 코팅을 제공하고, 100 [℃]의 오븐에서 약 30분간 건조시켜, 용제(solvent)를 증발시켰다. 건조 이후, 이 코팅(34)의 두께는 약 6 [microns]이었다. 다음, 기판을 100 [℃]에서 30분간 두 번째 열처리하고, 360 [℃]에서 4시간 동안 세 번째 열처리함으로써, 폴리이미드 부합 코팅(34)을 형성하였다.
308 [nm] 파장으로 방출하는 엑시머 레이저로부터의 소정 형상의 레이저 빔을 아트워크(artwork)를 통해 소사(sweeping)하여, 폴리아미드 부합 코팅(34)에서 비아들(38)을 용융 제거함으로써, 레이저 용융 제거를 이용하여 폴리아미드 부합 코팅(34)내에 비아들(38)을 규정하였다. 용융 제거에 의해 발생되는 폴리이미드 찌꺼기는 과망간산 칼륨 용액(potassium permanganate solution)으로 세척하여 제거하였다.
다음, 크롬-구리-크롬 층을 스퍼터링하여 금속화(metallization)하였다. 금속화를 규정하는데 감법 에칭을 이용하였는데, 포토레지스트 웨이코트(a photoresist Waycoat) SC-1000를 바르고, 아트워크를 통해 노출시켜서, 크실렌(xylene)으로 현상하였다. 그 후, 크롬은 종래의 공정을 이용해 알칼리성 과망간산 칼륨 에칭제로 에칭하고, 구리는 염화철-염화수소산 에칭제(a ferric chloride-hydrochloric acid etchant)로 에칭함으로써, 회로(40)를 규정하였고, 다음 포토레지스트를 벗겨내어, 0.7 내지 1.0 [mil]의 최소 라인 폭과 약 1.1 내지 1.5 [mil]의 최소 라인 간격을 갖는 캐리어를 제공하였다.
그 후, 약 350 내지 400 [℃]의 온도에서 솔더 리플로 기법(solder reflow techniques)을 이용해 칩(42)을 캐리어(10)에 접착하였다. 다음, 캐리어를 하부구조(46)에 접착하였다.
실시예 2
아모코 케미컬 캄파니의 감광성 폴리이미드 울트라델 5106을 부합 코팅(34)으로서 이용했다는 것만 제외하면, 폴리이미드 코팅된 폴리테트라플루오로에틸렌 캐리어를 실시예 1와 마찬가지로 준비하였다. 감광성 폴리이미드를 스크린 코팅하여 침착시킨 다음, 레이저 용융 제거를 이용해 비아(38)를 형성하는 대신에 감광성 폴리이미드 부합 코팅(34)을 포토이미징(photoimaging)함으로써 비아들(38)을 형성하였다. 365 내지 436 [nm]의 자외선 광에 폴리이미드 부합 코팅(34)을 노출시키는 종래의 포토이미징 기법을 수행하였는데, 그 뒤 이 폴리이미드 부합 코팅(34)을 시판 현상액 즉, 아모코 케미칼 캄파니의 울트라델 D760로 현상하는데, 이 울트라델 D760은 n-메틸-피릴리돈(n-methyl-pyrillidone)과 g-부티로락톤(g-butyrolactone)의 혼합물을 함유한다. 다음, 캐리어(10)를 실시예 1에서 처럼 세정 및 열처리하였다.
그 후, 캐리어를 평가하였다. HAST(highly accelerated stress test)를 실행하였는데, 금속화된 캐리어에서 부식(corrosion)이 관찰되지 않았다. 도전체쌍의 양단에 전압을 인가하는 바이어스형 테스트인 마이그레이션 테스트(migration testing)도 실행하였다. 저항의 현저한 변화가 검출되지 않았는데, 이것은 마이그레이션이 존재하지 않음을 나타내는 것이다. 충전된 폴리테트라플루오로에틸렌 층에 대한 폴리이미드 부합 코팅의 접착력(adhesion)을 측정하려고 시도했더니, 폴리테트라플루오로에틸렌 층에서 응집 파괴(cohesive failure)가 발생하였는데, 즉, 이 파괴는 접착 파괴가 아니라 응집 파괴였다.
캐리어의 폴리이미드 부합 코팅 및 회로화를, 각각의 열처리 단계 이후에 광 현미경으로 7X 배율에서 가시적으로 검사하였는데, 공극(voids)없이 균일한 표면이 관찰되었으며, 이것은 수분 흡수가 거의 없거나 전혀 없다는 것을 나타낸다. 라인들은 최소의 언더컷팅(undercutting)을 나타냈으며, 라인 사이에 단락은 없었다. 접착력 테스트에 의하면, 층들은 공정동안 줄곧 함께 접착된 상태를 유지하며 칩은 캐리어에 접착된 것으로 나타났다.
비록 본 발명의 몇몇 실시예들이 도시 및 설명되었을지라도, 첨부된 특허청구 범위에 의해 규정되는 본 발명의 범주를 벗어남이 없이 다양한 개조 및 변형을 행할 수 있다.
본 발명에 따르면, 플립 칩에 특히 유용한 것으로서, 유전 상수가 낮고 미세 라인 회로를 갖는 유기 칩 캐리어가 제공된다.

Claims (25)

  1. 유기 칩 캐리어에 있어서,
    ① 약 1.5 내지 3.5의 유전 상수를 갖는 유전층과,
    ② 상기 유전층상에 배치 및 접착되어 있는 제 1 회로층과,
    ③ 상기 제 1 회로층과 상기 유전층상에 배치되어 있으며, 약 30% 이상이 평탄화되고 약 1.5 내지 3.5의 유전 상수를 갖는 부합 코팅(a conformational coating)과,
    ④ 상기 부합 코팅상에 배치되어 있으며, 1 [mil] 미만의 라인 폭과 1.5 [mil] 이하의 라인 간격을 갖는 제 2 회로층과,
    ⑤ 상기 부합 코팅을 관통하도록 배치되어, 상기 제 1 회로층과 상기 제 2 회로층을 접속시키는 적어도 하나의 도전성 비아(conductive via)를 포함하는
    유기 칩 캐리어.
  2. 제 1 항에 있어서,
    상기 부합 코팅은 폴리이미드(polyimide)인 유기 칩 캐리어.
  3. 제 1 항에 있어서,
    상기 유전층은 폴리테트라플루오로에틸렌(polytetrafluoroethylene)인 유기 칩 캐리어.
  4. 제 1 항에 있어서,
    상기 유전층은 미립 충전재(particulate filler)로 채워져 있으며, 직조 섬유 유리 직물(woven fiber glass cloth)을 갖지 않는 것을 특징으로 하는 유기 칩 캐리어.
  5. 제 1 항에 있어서,
    상기 부합 코팅은 폴리이미드이고, 상기 유전층은 폴리테트라플루오로에틸렌인 유기 칩 캐리어.
  6. 제 1 항에 있어서,
    상기 유전층을 관통하도록 배치된 적어도 하나의 스루 홀(through hole)과,
    상기 비아와 전기적 및 기계적으로 접속하고 있으며 상기 스루 홀의 최상부에 배치된 적어도 하나의 패드(pad)를 더 포함하는 유기 칩 캐리어.
  7. 유기 칩 캐리어에 있어서,
    ① 컴팬세이터(a compensator)와,
    ② 상기 컴팬세이터의 한쪽 면에 배치된 제 1 내부 유전층(a first inner dielectric layer)과,
    ③ 상기 컴팬세이터의 다른 쪽에 배치된 제 2 내부 유전층과,
    ④ 상기 제 1 내부 유전층상에 배치된 제 1 접지판과,
    ⑤ 상기 제 2 유전층상에 배치된 제 2 접지판과,
    ⑥ 상기 제 2 접지판상에 배치되며, 약 1.5 내지 3.5의 유전 상수를 갖는 제 2 유전층(a second dielectric layer)과,
    ⑦ 상기 제 2 유전층상에 배치 및 접착된 제 1 회로층과,
    ⑧ 상기 제 1 회로층과 상기 제 2 유전층상에 배치되어 있으며, 약 30% 이상이 평탄화되고 약 1.5 내지 약 3.5의 유전 상수를 갖는 부합 코팅(a conformational coating)과,
    ⑨ 상기 부합 코팅상에 배치되어 있으며, 1 [mil] 미만의 라인 폭과 1.5 [mil] 이하의 라인 간격을 갖는 제 2 회로층과,
    ⑩ 상기 부합 코팅을 관통하도록 배치되어, 상기 제 2 회로층을 상기 제 1 회로층에 접속시키는 적어도 하나의 도전성 비아(conductive via)를 포함하는
    유기 칩 캐리어.
  8. 제 7 항에 있어서,
    상기 제 2 유전층을 관통하도록 배치된 적어도 하나의 스루 홀과,
    상기 스루 홀의 최상부에 배치된 적어도 하나의 패드와,
    상기 패드와 전기적 및 기계적으로 접속하며 상기 부합 코팅을 관통하도록 배치된 적어도 하나의 도전성 비아를 더 포함하는
    유기 칩 캐리어.
  9. 제 7 항에 있어서,
    상기 유전층은 폴리테트라플루오로에틸렌인 유기 칩 캐리어.
  10. 제 9 항에 있어서,
    상기 폴리테트라플루오로에틸렌은 실리카 충전재(a silica filler)를 함유하는 유기 칩 캐리어.
  11. 제 7 항에 있어서,
    복수의 패드와 비아들이 존재하며, 패드 직경은 비아 직경을 초과하는 유기 칩 캐리어.
  12. 제 7 항에 있어서,
    상기 제 2 유전층은 섬유 유리를 갖지 않는 유기 칩 캐리어.
  13. 제 7 항에 있어서,
    상기 부합 코팅은 폴리이미드인 유기 칩 캐리어.
  14. 제 7 항에 있어서,
    상기 유전층은 섬유 유리를 갖지 않는 유기 칩 캐리어.
  15. 칩 캐리어를 제조하는 방법에 있어서,
    ① 약 1.5 내지 3.5의 유전 상수를 갖는 유전층을 제공하는 단계와,
    ② 상기 유전층내에 제 1 회로층을 형성하는 단계와,
    ③ 상기 유전층의 표면에 대해, 약 30% 이상이 평탄화된 부합 코팅을 제공하는 단계와,
    ④ 상기 부합 코팅내에 적어도 하나의 비아를 형성하는 단계와,
    ⑤ 상기 부합 코팅내에 미세 라인 회로―이 때 상기 미세 라인은 1 [mil] 미만의 라인 폭과 1.5 [mil] 이하의 라인 간격을 갖는다―를 형성하는 단계를 포함하는
    칩 캐리어 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 1 회로층은 상기 유전층에 대해 금속 박편(metallic foil)을 적층하고, 이 금속 박편을 감법적으로 에칭함으로써 형성되는 칩 캐리어 제조 방법.
  17. 제 16 항에 있어서,
    상기 부합 코팅은 폴리이미드이고, 상기 유전층은 폴리테트라플루오로에틸렌인 유기 칩 캐리어 제조 방법.
  18. 회로화된 구조물(a circuitized structure)에 있어서,
    ① 회로화된 기판과,
    ② 상기 기판에 전기적 및 기계적으로 접속된 캐리어― 상기 캐리어는,
    ⒜ 유전층과,
    ⒝ 상기 유전층에 배치된 적어도 하나의 스루 홀과,
    ⒞ 상기 스루 홀의 최상부에 배치된 패드와,
    ⒟ 상기 유전층상에 배치되며, 30% 이상이 평탄화된 부합 코팅과,
    ⒠ 상기 부합 코팅내에 배치된 미세 라인 회로와,
    ⒡ 상기 패드의 상부에 위치되며, 상기 유전층을 관통하도록 배치된 적어도 하나의 도전성 비아를 구비하되, 상기 미세 라인은 1 [mil] 미만의 라인 폭과 1.5 [mil] 이하의 라인 간격을 가짐―와,
    ③ 상기 캐리어상에 배치되어, 상기 미세 라인 회로에 전기적 및 기계적으로 접속되는 칩을 포함하는
    회로화된 구조물.
  19. 제 18 항에 있어서,
    상기 부합 코팅은 폴리이미드인 회로화된 구조물.
  20. 제 18 항에 있어서,
    상기 제 1 유전층은 폴리테트라플루오로에틸렌인 회로화된 구조물.
  21. 제 18 항에 있어서,
    상기 유전층상에 배치된 회로층을 더 포함하는 회로화된 구조물.
  22. 회로화된 구조물에 있어서,
    ① 캐리어― 상기 캐리어는,
    ⒜ 유전층과,
    ⒝ 상기 유전층에 배치된 적어도 하나의 스루 홀과,
    ⒞ 상기 스루 홀의 최상부에 배치된 패드와,
    ⒟ 상기 유전층상에 배치되며, 30% 이상이 평탄화된 부합 코팅과,
    ⒠ 상기 부합 코팅상에 배치된 미세 라인 회로와,
    ⒡ 상기 패드의 상부에 위치되며, 상기 유전층을 관통하도록 배치된 적어도 하나의 도전성 비아를 구비하되, 상기 미세 라인은 1 [mil] 미만의 라인 폭과 1.5 [mil] 이하의 라인 간격을 가짐―와,
    ② 상기 캐리어상에 배치되어, 상기 미세 라인 회로에 전기적 및 기계적으로 접속되는 칩을 포함하는
    회로화된 구조물.
  23. 제 18 항에 있어서,
    상기 부합 코팅은 폴리이미드인 회로화된 구조물.
  24. 제 18 항에 있어서,
    상기 제 1 유전층은 폴리테트라플루오로에틸렌인 회로화된 구조물.
  25. 제 18 항에 있어서,
    상기 유전층상에 배치된 회로층을 더 포함하는 회로화된 구조물.
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Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236654A (ja) 1995-02-23 1996-09-13 Matsushita Electric Ind Co Ltd チップキャリアとその製造方法
US6074728A (en) * 1996-09-11 2000-06-13 Samsung Aerospace Industries, Ltd. Multi-layered circuit substrate
US5798563A (en) * 1997-01-28 1998-08-25 International Business Machines Corporation Polytetrafluoroethylene thin film chip carrier
JPH1174651A (ja) * 1997-03-13 1999-03-16 Ibiden Co Ltd プリント配線板及びその製造方法
US6303878B1 (en) * 1997-07-24 2001-10-16 Denso Corporation Mounting structure of electronic component on substrate board
US5959348A (en) * 1997-08-18 1999-09-28 International Business Machines Corporation Construction of PBGA substrate for flip chip packing
US6310303B1 (en) * 1998-03-10 2001-10-30 John J. Luvara Structure for printed circuit design
JP3201345B2 (ja) * 1998-05-13 2001-08-20 日本電気株式会社 多層プリント配線板
JP2000012724A (ja) * 1998-06-23 2000-01-14 Nitto Denko Corp ベアチップ実装用回路基板
JP2000100985A (ja) * 1998-09-17 2000-04-07 Nitto Denko Corp 半導体素子実装用基板およびその製造方法と用途
US6394819B1 (en) 1998-10-29 2002-05-28 The Whitaker Corporation Dielectric member for absorbing thermal expansion and contraction at electrical interfaces
US6424630B1 (en) 1998-10-30 2002-07-23 Advanced Micro Devices, Inc. Apparatus and method for calibrating a home networking station receiving network signals on a telephone line medium
US6915566B2 (en) * 1999-03-01 2005-07-12 Texas Instruments Incorporated Method of fabricating flexible circuits for integrated circuit interconnections
US6268660B1 (en) * 1999-03-05 2001-07-31 International Business Machines Corporation Silicon packaging with through wafer interconnects
US6023097A (en) * 1999-03-17 2000-02-08 Chipmos Technologies, Inc. Stacked multiple-chip module micro ball grid array packaging
US6492600B1 (en) * 1999-06-28 2002-12-10 International Business Machines Corporation Laminate having plated microvia interconnects and method for forming the same
JP3494593B2 (ja) * 1999-06-29 2004-02-09 シャープ株式会社 半導体装置及び半導体装置用基板
US6351393B1 (en) * 1999-07-02 2002-02-26 International Business Machines Corporation Electronic package for electronic components and method of making same
US7059049B2 (en) * 1999-07-02 2006-06-13 International Business Machines Corporation Electronic package with optimized lamination process
US6373717B1 (en) * 1999-07-02 2002-04-16 International Business Machines Corporation Electronic package with high density interconnect layer
CN1378769A (zh) 1999-08-12 2002-11-06 Ibiden股份有限公司 多层印刷电路板、阻焊配方、多层印刷电路板的制造方法和半导体器件
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
EP1243026A1 (en) * 1999-12-21 2002-09-25 Advanced Micro Devices, Inc. Organic packages with solders for reliable flip chip connections
US6518509B1 (en) * 1999-12-23 2003-02-11 International Business Machines Corporation Copper plated invar with acid preclean
TW434664B (en) * 1999-12-29 2001-05-16 Advanced Semiconductor Eng Lead-bond type chip package and method for making the same
US6444921B1 (en) * 2000-02-03 2002-09-03 Fujitsu Limited Reduced stress and zero stress interposers for integrated-circuit chips, multichip substrates, and the like
US6720502B1 (en) * 2000-05-15 2004-04-13 International Business Machine Corporation Integrated circuit structure
US6734369B1 (en) * 2000-08-31 2004-05-11 International Business Machines Corporation Surface laminar circuit board having pad disposed within a through hole
US6399892B1 (en) * 2000-09-19 2002-06-04 International Business Machines Corporation CTE compensated chip interposer
JP4332634B2 (ja) * 2000-10-06 2009-09-16 Ｔｄｋ株式会社 積層型電子部品
US6791846B2 (en) * 2000-10-30 2004-09-14 Sun Microsystems, Inc. Power distribution system with a dedicated power structure and a high performance voltage regulator
US6495770B2 (en) * 2000-12-04 2002-12-17 Intel Corporation Electronic assembly providing shunting of electrical current
US6486415B2 (en) * 2001-01-16 2002-11-26 International Business Machines Corporation Compliant layer for encapsulated columns
US6653572B2 (en) * 2001-02-07 2003-11-25 The Furukawa Electric Co., Ltd. Multilayer circuit board
US6644983B2 (en) 2001-02-09 2003-11-11 International Business Machines Corporation Contact assembly, connector assembly utilizing same, and electronic assembly
US6879492B2 (en) 2001-03-28 2005-04-12 International Business Machines Corporation Hyperbga buildup laminate
JP3788917B2 (ja) * 2001-04-02 2006-06-21 日東電工株式会社 フレキシブル多層配線回路基板の製造方法
US6657133B1 (en) * 2001-05-15 2003-12-02 Xilinx, Inc. Ball grid array chip capacitor structure
US6726996B2 (en) 2001-05-16 2004-04-27 International Business Machines Corporation Laminated diffusion barrier
TWI312166B (en) * 2001-09-28 2009-07-11 Toppan Printing Co Ltd Multi-layer circuit board, integrated circuit package, and manufacturing method for multi-layer circuit board
US6660945B2 (en) * 2001-10-16 2003-12-09 International Business Machines Corporation Interconnect structure and method of making same
TWI286826B (en) * 2001-12-28 2007-09-11 Via Tech Inc Semiconductor package substrate and process thereof
US6900708B2 (en) * 2002-06-26 2005-05-31 Georgia Tech Research Corporation Integrated passive devices fabricated utilizing multi-layer, organic laminates
US7260890B2 (en) 2002-06-26 2007-08-28 Georgia Tech Research Corporation Methods for fabricating three-dimensional all organic interconnect structures
US6987307B2 (en) * 2002-06-26 2006-01-17 Georgia Tech Research Corporation Stand-alone organic-based passive devices
US20040099958A1 (en) * 2002-11-21 2004-05-27 Schildgen William R. Crack resistant interconnect module
JP2004221449A (ja) * 2003-01-17 2004-08-05 Sumitomo Metal Mining Co Ltd 多層配線基板およびその製造方法
CA2455024A1 (en) * 2003-01-30 2004-07-30 Endicott Interconnect Technologies, Inc. Stacked chip electronic package having laminate carrier and method of making same
US7023707B2 (en) * 2003-01-30 2006-04-04 Endicott Interconnect Technologies, Inc. Information handling system
US7035113B2 (en) * 2003-01-30 2006-04-25 Endicott Interconnect Technologies, Inc. Multi-chip electronic package having laminate carrier and method of making same
US7489914B2 (en) * 2003-03-28 2009-02-10 Georgia Tech Research Corporation Multi-band RF transceiver with passive reuse in organic substrates
US7414505B2 (en) * 2003-05-13 2008-08-19 Samsung Electronics Co., Ltd. High frequency inductor having low inductance and low inductance variation and method of manufacturing the same
CN101409239B (zh) * 2003-05-23 2011-10-05 富士通株式会社 布线板制造方法
JP2005011883A (ja) * 2003-06-17 2005-01-13 Shinko Electric Ind Co Ltd 配線基板、半導体装置および配線基板の製造方法
ES2750338T3 (es) * 2003-09-23 2020-03-25 Innolith Assets Ag Celda de batería electroquímica
US7478472B2 (en) * 2004-03-03 2009-01-20 Endicott Interconnect Technologies, Inc. Method of making circuitized substrate with signal wire shielding
WO2006002298A2 (en) * 2004-06-22 2006-01-05 Sarnoff Corporation Method and apparatus determining camera pose
US8345433B2 (en) * 2004-07-08 2013-01-01 Avx Corporation Heterogeneous organic laminate stack ups for high frequency applications
US7253504B1 (en) * 2004-12-13 2007-08-07 Advanced Micro Devices, Inc. Integrated circuit package and method
JP4945919B2 (ja) * 2005-04-25 2012-06-06 凸版印刷株式会社 Ｂｇａ型多層回路配線板
US7332818B2 (en) * 2005-05-12 2008-02-19 Endicott Interconnect Technologies, Inc. Multi-chip electronic package with reduced line skew and circuitized substrate for use therein
US20070149001A1 (en) * 2005-12-22 2007-06-28 Uka Harshad K Flexible circuit
US20090166060A1 (en) * 2006-03-20 2009-07-02 Iji Onozuka Insulating Resin Layer, Insulating Resin Layer With Carrier And Multiple-Layered Printed Wiring Board
US7304859B2 (en) * 2006-03-30 2007-12-04 Stats Chippac Ltd. Chip carrier and fabrication method
US7746661B2 (en) * 2006-06-08 2010-06-29 Sandisk Corporation Printed circuit board with coextensive electrical connectors and contact pad areas
US7439840B2 (en) 2006-06-27 2008-10-21 Jacket Micro Devices, Inc. Methods and apparatuses for high-performing multi-layer inductors
US7808434B2 (en) * 2006-08-09 2010-10-05 Avx Corporation Systems and methods for integrated antennae structures in multilayer organic-based printed circuit devices
US7595454B2 (en) * 2006-11-01 2009-09-29 Endicott Interconnect Technologies, Inc. Method of making a circuitized substrate with enhanced circuitry and electrical assembly utilizing said substrate
US7989895B2 (en) 2006-11-15 2011-08-02 Avx Corporation Integration using package stacking with multi-layer organic substrates
US7863189B2 (en) * 2007-01-05 2011-01-04 International Business Machines Corporation Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density
US7952188B2 (en) * 2007-01-08 2011-05-31 Infineon Technologies Ag Semiconductor module with a dielectric layer including a fluorocarbon compound on a chip
DE102007001289A1 (de) * 2007-01-08 2008-07-10 Infineon Technologies Ag Halbleitermodul
TWM316494U (en) * 2007-03-02 2007-08-01 Lite On Semiconductor Corp Semiconductor package structure having composite insulating substrate
US20080284037A1 (en) 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
JP4991637B2 (ja) * 2008-06-12 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20110017498A1 (en) * 2009-07-27 2011-01-27 Endicott Interconnect Technologies, Inc. Photosensitive dielectric film
JP2011222946A (ja) * 2010-03-26 2011-11-04 Sumitomo Bakelite Co Ltd 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
US8198551B2 (en) 2010-05-18 2012-06-12 Endicott Interconnect Technologies, Inc. Power core for use in circuitized substrate and method of making same
CN101945541B (zh) * 2010-09-07 2012-04-18 深南电路有限公司 混压电路板及其制作方法
US20120247822A1 (en) * 2011-03-28 2012-10-04 Endicott Interconnect Technologies, Inc. Coreless layer laminated chip carrier having system in package structure
US9373600B2 (en) * 2014-01-27 2016-06-21 Semiconductor Components Industries, Llc Package substrate structure for enhanced signal transmission and method
US9112550B1 (en) 2014-06-25 2015-08-18 Kandou Labs, SA Multilevel driver for high speed chip-to-chip communications
CN106797352B (zh) * 2014-07-10 2020-04-07 康杜实验室公司 高信噪特性向量信令码
US10153591B2 (en) 2016-04-28 2018-12-11 Kandou Labs, S.A. Skew-resistant multi-wire channel
CN110612500B (zh) 2017-02-28 2023-08-04 康杜实验室公司 多线路时偏的测量和校正方法
US10686583B2 (en) * 2017-07-04 2020-06-16 Kandou Labs, S.A. Method for measuring and correcting multi-wire skew
US10243614B1 (en) 2018-01-26 2019-03-26 Kandou Labs, S.A. Method and system for calibrating multi-wire skew
KR102541227B1 (ko) 2018-06-11 2023-06-08 칸도우 랩스 에스에이 직교 차동 벡터 시그널링 코드들에 대한 스큐 검출 및 보정

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4665468A (en) * 1984-07-10 1987-05-12 Nec Corporation Module having a ceramic multi-layer substrate and a multi-layer circuit thereupon, and process for manufacturing the same
US4866507A (en) * 1986-05-19 1989-09-12 International Business Machines Corporation Module for packaging semiconductor integrated circuit chips on a base substrate
US4849284A (en) * 1987-02-17 1989-07-18 Rogers Corporation Electrical substrate material
US4847146A (en) * 1988-03-21 1989-07-11 Hughes Aircraft Company Process for fabricating compliant layer board with selectively isolated solder pads
GB8817663D0 (en) * 1988-07-25 1988-09-01 Ici Plc Polymeric film
US4965702A (en) * 1989-06-19 1990-10-23 E. I. Du Pont De Nemours And Company Chip carrier package and method of manufacture
CA2040994A1 (en) * 1990-05-08 1991-11-09 David D. Ngo Photoimageable polyimide coating
JP2996510B2 (ja) * 1990-11-30 2000-01-11 株式会社日立製作所 電子回路基板
JP3047924B2 (ja) * 1990-12-11 2000-06-05 旭シュエーベル株式会社 プリント配線基板
US5194713A (en) * 1991-10-17 1993-03-16 International Business Machines Corporation Removal of excimer laser debris using carbon dioxide laser
US5264664A (en) * 1992-04-20 1993-11-23 International Business Machines Corporation Programmable chip to circuit board connection
US5249101A (en) * 1992-07-06 1993-09-28 International Business Machines Corporation Chip carrier with protective coating for circuitized surface
US5450290A (en) * 1993-02-01 1995-09-12 International Business Machines Corporation Printed circuit board with aligned connections and method of making same
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
US5525834A (en) * 1994-10-17 1996-06-11 W. L. Gore & Associates, Inc. Integrated circuit package
US5487218A (en) * 1994-11-21 1996-01-30 International Business Machines Corporation Method for making printed circuit boards with selectivity filled plated through holes
US5798563A (en) * 1997-01-28 1998-08-25 International Business Machines Corporation Polytetrafluoroethylene thin film chip carrier

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