JPH06338463A

JPH06338463A - 半導体製造装置

Info

Publication number: JPH06338463A
Application number: JP12712193A
Authority: JP
Inventors: Takahito Nagamatsu; 貴人永松
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-05-28
Filing date: 1993-05-28
Publication date: 1994-12-06

Abstract

(57)【要約】【目的】この発明は、搬送トラブルを防止でき、かつ被
処理体の内部中に形成された薄い絶縁膜等にダメ−ジを
与えることのない半導体製造装置を提供しようとするも
のである。【構成】高周波電力により反応ガスを励起させ、ウェ−
ハ10に所定の処理を施すためのチャンバ20、ウェ−ハ10
を載置するためのサセプタ12、ウェ−ハ10をサセプタ12
より離脱させるためのリフトピン16、および処理中にウ
ェ−ハ10に蓄積された電荷を、徐々に放出させるための
抵抗26を具備することを特徴としている。この構成であ
ると、ウェ−ハ10とサセプタ12とが静電チャックで引き
合うことがなくなり、搬送トラブルを防止できる。ま
た、ウェ−ハ10とサセプタ12とを遠ざけたり、あるいは
ウェ−ハ10にハンドラを接触させたとしても、ウェ−ハ
10の内部における電位の変化は極小、あるいは皆無とな
り、ゲ−ト絶縁膜等にダメ−ジが与えられなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体製造装置に係わ
り、特にプラズマを利用して半導体ウェ−ハに所定の処
理を施す半導体製造装置に関する。

【０００２】

【従来の技術】プラズマを利用して半導体ウェ−ハに所
定の処理を施す半導体製造装置としては、現在のとこ
ろ、プラズマＣＶＤ装置やプラズマエッチング装置等が
実用化の段階を迎えている。

【０００３】ところで、プラズマＣＶＤ装置にて膜を形
成する際には、ＲＦ電極間にウェ−ハを搬送し、反応ガ
スを流し、その後、ＲＦ電極間で放電し、ウェ−ハ上に
所望の膜を成膜する。成膜が終了すると、ウェ−ハを装
置外部へ搬出し、回収する。

【０００４】図11は、典型的なプラズマＣＶＤ装置にお
けるウェ−ハ処理、およびウェ−ハの回収方法を説明す
るための図で、（ａ）図〜（ｄ）図はそれぞれ、主要な
段階毎に示した断面図である。

【０００５】図11（ａ）〜（ｄ）中、参照符号１００は
ウェ−ハ、参照符号１０２はサセプタ、参照符号１０４
は、サセプタ１０２上に形成されたアルミナ層（Ａｌ₂
Ｏ₃）、参照符号１０６はアルミナ層１０４上に形成さ
れたコ−ティング膜、参照符号１０８はセラミック（絶
縁物）でなるリフトピンである。

【０００６】まず、図11（ａ）には、プラズマ放電中の
段階が示されている。図11（ａ）に示す状態でのウェ−
ハ１００は、半導体素子を形成するために必要な幾つか
の処理が施され、そして、ＣＶＤシリコン酸化膜（Ｓｉ
Ｏ_X ）形成工程まで進んできたものである。このため、
ウェ−ハ１００には、既にシリコン基板部１１０上に形
成された二酸化シリコンでなるゲ−ト絶縁膜１１２、お
よびゲ−ト絶縁膜１１２上に形成されたゲ−ト電極１１
４が既に形成されている。そして、ＣＶＤシリコン酸化
膜１１６を、プラズマＣＶＤ法によって基板部１１０の
全面上に形成している段階である。

【０００７】また、図11（ａ）に示す段階では、ウェ−
ハ１００と図示せぬフェ−スプレ−トとの間にはプラズ
マ放電がなされ、たとえば高周波電力によって負の電位
−ＶP が、ウェ−ハ１００の表面に印加されている。ま
た、ウェ−ハ１００内部には、様々な寄生コンデンサが
形成されており、この寄生コンデンサの様子が、等価回
路により図12（ａ）に示され、また、図12（ｂ）には、
図11（ａ）に示す段階におけるウェ−ハ１００内部の電
位状態が示されている。

【０００８】図12（ａ）に示す容量Ｃcoatは、一方の電
極を基板部１１０、他方の電極をサセプタ１０２、誘電
体をアルミナ層１０４およびコ−ティング膜１０６にて
構成した第１寄生コンデンサである。

【０００９】同様に容量Ｃgateは、一方の電極を基板部
１１０、他方の電極をゲ−ト電極１１４、誘電体をゲ−
ト絶縁膜１１２で構成した第２寄生コンデンサである。
さらに容量ＣP-CVD は、一方の電極をゲ−ト電極１１
４、他方の電極をフェ−スプレ−ト（図示せず）、誘電
体をＣＶＤ膜１１６およびウェ−ハ１００とフェ−スプ
レ−トとの間のギャップにて構成した第３寄生コンデン
サである。

【００１０】図12（ａ）および（ｂ）に示すように、サ
セプタ１０２が接地電位に接続され、ウェ−ハ１００の
表面に負の電位−ＶP が印加された状態では、容量結合
により、各寄生コンデンサ毎に電位が、接地電位から電
位−ＶP まで負の方向に段階的に上昇する。即ち、電位
差ΔＶcoatは容量Ｃcoatによって上昇した電位、電位差
ΔＶgateは容量Ｃgateによって上昇した電位、電位差Δ
ＶP-CVD は容量ＣP-CVD によって上昇した電位である。

【００１１】尚、サセプタとフェ−スプレ−トとの間の
電位差−ＶP は、ΔＶcoat、ΔＶgate、およびΔＶP-CV
D の和となる。ここで、図11（ｂ）に示すように、放電
を終了させたとする。この時、図13（ａ）に示すように
フェ−スプレ−ト中の負電荷は、残留している正電荷と
再結合するため、図13（ｂ）に示すように、電位差−Ｖ
P は、幾らか接地電位の方向にシフトし、やがて、電位
差−ＶP'に落ちつく。

【００１２】次いで、図11（ｃ）に示すように、ウェ−
ハ１００をサセプタ１０２から離脱させるために、ウェ
−ハ１００をリフトピン１０８によってリフトアップさ
せる。この時、サセプタ１０２と基板部１１０とが互い
に遠ざかってしまうため、図14（ａ）に示すように第１
寄生コンデンサの容量Ｃcoatが減少する。即ち、第１寄
生コンデンサの誘電体部にギャップが新たに加わって、
誘電体部の膜厚が厚くなる分、容量が一気に減少する。
これにより、図14（ｂ）に示すように、容量Ｃcoatによ
って生じていた電位差ΔＶcoatが急激に負の方向にシフ
トする。この急激なシフトの後、電位差−ＶP'は、やが
て、電位差−ＶP'' に落ちつく。

【００１３】この後、ウェ−ハ１００をプラズマＣＶＤ
装置から搬出して回収するために、図11（ｄ）に示すよ
うに、ウェ−ハ１００をハンドラ１２０上に載せる。ハ
ンドラ１２０は、接地電位となっており、しかも、基板
部１１０が露出したウェ−ハ１００の裏面に接触される
ため、図15（ａ）に示すように、第１寄生コンデンサが
短絡し、図15（ｂ）に示すように、基板部１１０の電位
が一気に接地電位まで一気に落ちる。この急激な電位の
シフトの後、電位差−ＶP'' は、やがて、電位差−Ｖ
P'''に落ちつく。

【００１４】

【発明が解決しようとする課題】以上のように、ウェ−
ハ１００にプラズマ処理を施すことによって、ウェ−ハ
１００の基板部１１０には電荷が蓄積される。この基板
部１１０に蓄積された電荷は、次のような問題を引き起
こす。

【００１５】（１）ウェ−ハ１００とサセプタ１０２と
を、静電チャックの原理により互いに引き合わせてしま
う。このため、リフトピン１０８でウェ−ハ１００を強
引に持ち上げると、ウェ−ハ１００がはじける恐れがあ
り、搬送トラブルの原因となる。

【００１６】（２）基板部１１０を一方の電極とし、ウ
ェ−ハ１００外の導電物を他方の電極とした寄生コンデ
ンサを原因として、ウェ−ハ１００の内部に電位差を発
生させる。

【００１７】たとえばプラズマＣＶＤ装置からウェ−ハ
１００を回収する過程においては、基板部１１０が接地
電位に接続されるため、基板部１１０の電位が急激に接
地電位まで落ちる。この過程において、ウェ−ハ１００
の内部に激しい電位の変化が起こる。ウェ−ハ１００の
内部には、様々な形態の寄生コンデンサが存在するた
め、上記激しい電位の変化は、ウェ−ハ１００の内部で
不均一に起こる。不均一な電位の変化は、その過程中、
ウェ−ハ１００の内部に不均一な電位差を生じさせる。
そして、不均一な電位差は、ゲ−ト絶縁膜１１２等、ウ
ェ−ハ１００の内部に形成された薄い絶縁膜等にダメ−
ジを与える原因となる。

【００１８】この発明は、上記の点に鑑み為されたもの
で、その目的は、搬送トラブルを防止でき、かつ被処理
体の内部中に形成された薄い絶縁膜等にダメ−ジを与え
ることのない半導体製造装置を提供することにある。

【００１９】

【課題を解決するための手段】この発明の半導体製造装
置は、高周波電力により反応ガスを励起させ、半導体で
なる基体を含む被処理体に所定の処理を施すための処理
手段と、この処理手段中に設けられ、被処理体を載置す
るための、表面が絶縁物により被覆された載置手段と、
処理した後に、被処理体を載置手段より離脱させるため
の離脱手段と、離脱させた後に、被処理体を処理手段の
外部へ搬送するための搬送手段とを具備する。そして、
処理中に被処理体の基体内部に蓄積された電荷を、離脱
させる前に、徐々に放出させるための放出手段をさらに
具備することを特徴としている。

【００２０】

【作用】上記構成の半導体製造装置であると、載置手段
から被処理体を離脱させる前に、被処理体の基体内部に
蓄積された電荷を、徐々に放出させるための放出手段を
設けたので、基体内部に電荷が蓄積されない。

【００２１】このため、載置手段から被処理体を離脱さ
せる時、基体と載置手段とが静電チャックで引き合って
しまう問題が解消され、被処理体がはじけることがなく
なり、搬送トラブルを防止できる。

【００２２】また、被処理体と載置手段とを遠ざけた
り、あるいは搬送手段と接触させたとしても、被処理体
の内部における電位の変化は、極小、あるいは皆無とで
きる。このため、被処理体の内部に、様々な形態の寄生
コンデンサが形成されていたとしても、不均一な電位差
が発生する問題がほぼ解消され、被処理体の内部に形成
された薄い絶縁膜等にダメ−ジが与えられることがなく
なる。

【００２３】

【実施例】以下、図面を参照してこの発明を一実施例に
より説明する。この説明において全図にわたり共通の部
分には共通の参照符号を付すことで重複する説明を避け
ることにする。

【００２４】まず、この発明の一実施例に係わるプラズ
マＣＶＤ装置の構成について説明する。図１は、この発
明の一実施例に係わるプラズマＣＶＤ装置の構成を概略
的に示した図である。

【００２５】図１において、参照符号１０は半導体ウェ
−ハ、参照符号１２はウェ−ハが載置されるサセプタ、
参照符号１４はサセプタ１２と対向して設けられたフェ
−スプレ−トである。サセプタ１２には接地電位が供給
され、一方、フェ−スプレ−ト１４には高周波電力が供
給される。参照符号１６はウェ−ハ１０を、サセプタ１
２より離脱させるために、サセプタ１２に設けられた開
孔部１８を介してウェ−ハ１０をリフトアップさせるリ
フトピン、参照符号２０は、サセプタ１２およびフェ−
スプレ−ト１４を収容するとともに、その内部に供給さ
れた反応ガスを高周波電力により励起させ、ウェ−ハ１
０に成膜処理を施すためのチャンバである。チャンバ２
０は接地されている。

【００２６】リフトピン１６は、ウェ−ハ１０を安定性
良く支持するために、複数個設けられるが、これらはそ
れぞれ、リング状のフ−プ２２に結合される。フ−プ２
２はアルミニウムにより構成され、導電性を有してい
る。リフトピン１６もまた、今日まで典型的な材質であ
ったセラミックに代えてアルミニウムにより構成され、
導電性を有している。フ−プ２２は、導電性を有するベ
ロ−ズシ−ル２４に接続され、このベロ−ズシ−ル２４
は、抵抗２６の一端に接続されている。この抵抗は所定
の抵抗値Ｒを有しており、この抵抗値Ｒは、５００ｋΩ
〜５ＭΩ程度に設定される。その根拠については後述す
る。抵抗２６の他端は接地される。

【００２７】その他の構成部材としては、ウェ−ハ１０
をチャンバ２０の外部へ搬出し回収するハンドラがある
が、図１には示されていない。上記構成のプラズマＣＶ
Ｄ装置であると、リフトピン１６が導電性を有し、この
リフトピン１６が、フ−プ２２、ベロ−ズシ−ル２４、
および抵抗２６を介して接地される。リフトピン１６
は、ウェ−ハ１０をリフトアップさせる時、ウェ−ハ１
０の裏面、即ちシリコン基板部が露出した部分に接触さ
れる。しかし、抵抗２６が、５００ｋΩ〜５ＭΩ程度に
設定された抵抗値Ｒを有するため、この抵抗２６によっ
て、シリコン基板部に蓄積された電荷は急激に接地に流
れることはなく、ゆっくりと接地に移されるようにし
て、徐々に放出される。

【００２８】次に、図１に示すプラズマＣＶＤ装置にお
けるウェ−ハ処理、およびウェ−ハの回収方法について
説明する。図２は、図１に示すプラズマＣＶＤ装置にお
けるウェ−ハ処理、およびウェ−ハの回収方法を説明す
るための図で、（ａ）図〜（ｅ）図はそれぞれ、主要な
段階毎に示した断面図である。

【００２９】図２（ａ）〜（ｅ）中、参照符号３０は、
サセプタ１２上に形成されたアルミナ層（Ａｌ₂ Ｏ
₃ ）、参照符号３２はアルミナ層３０上に形成されたコ
−ティング膜である。サセプタ１２の表面にアルミナ層
等の絶縁物を形成することは、次のような有用性がある
ためである。即ち、サセプタ１２の表面にアルミニウム
が露出していると、たとえばＮＦ₃ ガスを用いたクリ−
ニングの際、サセプタ１２の表面にダメ−ジが与えられ
る。また、アルミニウムは導電性を有するため、これが
露出していると異常放電の原因ともなる。

【００３０】まず、図２（ａ）には、プラズマ放電中の
段階が示されている。図２（ａ）に示す状態でのウェ−
ハ１０は、半導体素子を形成するために必要な幾つかの
処理が施され、そして、ＣＶＤシリコン酸化膜（ＳｉＯ
_X ）形成工程まで進んできたものである。このため、ウ
ェ−ハ１０には、既にシリコン基板部４０上に形成され
た二酸化シリコンでなるゲ−ト絶縁膜４２、およびゲ−
ト絶縁膜４２上に形成されたゲ−ト電極４４が既に形成
されている。そして、ＣＶＤシリコン酸化膜４６を、プ
ラズマＣＶＤ法によって基板部４０の全面上に形成して
いる段階である。

【００３１】また、図２（ａ）に示す段階では、ウェ−
ハ１０とフェ−スプレ−ト１４との間にプラズマ放電が
なされ、たとえば高周波電力によって負の電位−ＶP
が、ウェ−ハ１０の表面に印加されている。また、ウェ
−ハ１０内部には、様々な寄生コンデンサが形成されて
いる。この寄生コンデンサの様子が、等価回路により図
３（ａ）に示され、また、図３（ｂ）には、図２（ａ）
に示す段階におけるウェ−ハ１０内部の電位状態が示さ
れている。

【００３２】図３（ａ）に示す容量Ｃcoatは、一方の電
極を基板部４０、他方の電極をサセプタ１２、誘電体を
アルミナ層３０およびコ−ティング膜３２にて構成した
第１寄生コンデンサである。

【００３３】同様に容量Ｃgateは、一方の電極を基板部
４０、他方の電極をゲ−ト電極４４、誘電体をゲ−ト絶
縁膜４２で構成した第２寄生コンデンサである。さらに
容量ＣP-CVD は、一方の電極をゲ−ト電極４４、他方の
電極をフェ−スプレ−ト１６｛図１には図示されている
が、図３（ａ）には図示せず｝、誘電体をＣＶＤ膜４６
およびウェ−ハ１０とフェ−スプレ−ト１４との間のギ
ャップにて構成した第３寄生コンデンサである。

【００３４】図３（ａ）および（ｂ）に示すように、サ
セプタ１２が接地電位に接続され、ウェ−ハ１０の表面
に負の電位−ＶP が印加された状態では、容量結合によ
り、各寄生コンデンサ毎に電位が、接地電位から電位−
ＶP まで負の方向に段階的に上昇する。即ち、電位差Δ
Ｖcoatは容量Ｃcoatによって上昇した電位、電位差ΔＶ
gateは容量Ｃgateによって上昇した電位、電位差ΔＶP-
CVD は容量ＣP-CVD によって上昇した電位である。

【００３５】尚、サセプタ１２とフェ−スプレ−ト１４
との間の電位差−ＶP は、ΔＶcoat、ΔＶgate、および
ΔＶP-CVD の和となる。ここで、図２（ｂ）に示すよう
に、放電を終了させたとする。この時、図４（ａ）に示
すようにフェ−スプレ−ト１４中の負電荷は、残留して
いる正電荷と再結合するため、図４（ｂ）に示すよう
に、電位差−ＶP は、幾らか接地電位の方向にシフト
し、やがて、電位差−ＶP'に落ちつく。

【００３６】次いで、図２（ｃ）に示すように、リフト
ピン１６を、基板部４０に接触させ、基板部４０を、リ
フトピン１６、および抵抗２６を介して接地する。する
と、図５（ａ）に示すように基板部４０に蓄積されてい
た電荷がゆっくりと接地電位に移され、図５（ｂ）に示
すように基板部４０の電位は、徐々に接地電位の方向に
シフトし、やがて、接地電位となる。基板部４０が接地
電位となることになって、第１寄生コンデンサＣcoat
は、実質的に消滅する。また、電位差−ＶP'も、徐々に
接地電位の方向にシフトし、やがて、電位差−ＶP'' に
落ちつく。

【００３７】次いで、図２（ｄ）に示すように、ウェ−
ハ１０をサセプタ１２から離脱させるために、ウェ−ハ
１０をリフトピン１６によってリフトアップさせる。こ
の時、サセプタ１２と基板部４０とが互いに遠ざかって
も、第１寄生コンデンサＣcoatが実質的に消滅したこと
により、図６（ａ）および（ｂ）に示すように、基板部
４０の電位は変化せず、また、電位差−ＶP'' も、実質
上、ほとんど変化しない。

【００３８】次いで、ウェ−ハ１０をプラズマＣＶＤ装
置から搬出して回収するために、図２（ｅ）に示すよう
に、ウェ−ハ１０をハンドラ５０上に載せる。ハンドラ
５０は接地電位とされているが、基板部４０の電位も接
地電位となっているので、図６（ａ）および（ｂ）に示
すように、基板部４０の電位は変化しない。また、電位
差−ＶP'' も、実質上、ほとんど変化しない。

【００３９】以上、図２に示されるような回収方法に
て、ウェ−ハを回収した場合、１０００枚の搬送枚数
中、ウェ−ハの“はじけ”は確認されなかった。尚、基
板部から電荷を放出させないでウェ−ハを回収した場合
には、２４０枚の搬送枚数中、１０５枚のウェ−ハで、
ウェ−ハの“はじけ”が確認された。

【００４０】次に、図１に示すプラズマＣＶＤ装置が有
する抵抗の抵抗値を説明しつつ、この発明のゲ−ト酸化
膜へのダメ−ジが低減する効果について説明する。図８
は、抵抗値Ｒと不良発生率との関係を示す図である。

【００４１】不良発生率は、図９に示すようなゲ−ト構
造をウェ−ハ内に形成し、ゲ−トに直流電圧を印加し、
短絡不良が発生するか否かに基き、算出した。そして、
この試験では、電界強度が８．０ＭＶ／ｃｍ以下で短絡
不良の傾向を示したものを、ゲ−ト不良である、と判定
した。尚、図９において、参照符号４１により示される
部分は、素子領域を画定するためのフィ−ルド酸化膜で
ある。

【００４２】図８に示すように、抵抗値Ｒが０、即ち抵
抗２６を介さずにリフトピン１６を接地した場合には、
不良発生率がほぼ９０％となる、という結果が得られ
た。これは、シリコン基板部に蓄積された電荷が急激に
流れ、ウェ−ハ１０の内部に激しい電位の変化が起きた
もの、と考えられる。

【００４３】そこで、リフトピン１６と接地との間に、
５００ｋΩ程度の抵抗値Ｒを有する抵抗２６を挿入した
ところ、不良発生率がほぼ０％となる、という結果が得
られた。これは、シリコン基板部に蓄積された電荷が、
ゆっくりと接地に移され、放出されることで、急激なウ
ェ−ハ１０の内部の電位の変化を防止できたもの、と考
えられる。

【００４４】また、リフトピン１６と接地との間に挿入
する抵抗２６の抵抗値Ｒを変化させたところ、図８に示
すように、抵抗値Ｒが５ＭΩまで、不良発生率がほぼ０
％となる、という結果が得られた。

【００４５】しかし、抵抗値Ｒが５ＭΩを越えると、不
良発生率の上昇が始まり、抵抗値Ｒが７ＭΩの時、不良
発生率が３０％、抵抗値Ｒが１０ＭΩの時、不良発生率
が４０％となる、という結果が得られた。これは、抵抗
値Ｒが過大で、シリコン基板部に蓄積された電荷を充分
に放出できなかったもの、と考えられる。

【００４６】以上のようなデ−タから、抵抗２６の抵抗
値Ｒは、５００ｋΩ〜５ＭΩ程度に設定されることが好
ましい。図10は、この発明の一実施例に係わるプラズマ
ＣＶＤ装置を、実際の集積回路（ＩＣ）により、検証し
た結果を示す図である。図10では、縦軸に製品歩留りを
とっている。

【００４７】図10において、試料Ａは、基板部４０から
電荷を放出させなかったＩＣ、試料Ｂは、抵抗２６を介
さずに基板部４０から電荷を放出させたＩＣ、試料Ｃは
抵抗２６を介して基板部４０から電荷を放出させたＩＣ
をそれぞれ示している。

【００４８】また、ＩＣ不良は、ＩＣ中に形成されてい
る、あるＭＯＳＦＥＴに、図９に示したような形で、ゲ
−トに直流電圧を印加し、短絡不良が発生するか否かに
基きいて特定した。そして、この試験では、電界強度が
８．０ＭＶ／ｃｍ以下で短絡不良の傾向を示したもの
を、ゲ−ト不良である、と判定した。

【００４９】図10に示すように、試料Ａよりも試料Ｂ、
試料Ｂよりも試料Ｃのほうが、製品の歩留りが向上す
る、という結果が得られた。この結果より、ゲ−ト不良
を防止するためには、基板部４０から電荷を放出させる
ことが有効で、特に抵抗２６を介して基板部４０から、
徐々に電荷を放出させることが有効であることが判明し
た。

【００５０】上記一実施例では、プラズマＣＶＤ装置を
挙げている。しかし、この発明は上記一実施例に限られ
るものではなく、ウェ−ハ、あるいはウェ−ハ上に形成
された膜をエッチングする際に使用されるプラズマエッ
チング装置や、レジストを灰化して取り除く際に使用さ
れるプラズマアッシング装置等にも有効である。これら
の装置も、高周波電力により反応ガスを励起させ、ウェ
−ハに対して所定の処理を施すために、基板部に電荷が
蓄積される要因を含んでいる。そして、これらの装置に
おいても、この発明を適用することにより、基板部に電
荷が蓄積される問題を除去することができ、上記一実施
例により説明した効果と同等の効果を得ることができ
る。

【００５１】

【発明の効果】以上説明したように、この発明によれ
ば、搬送トラブルを防止でき、かつ被処理体の内部中に
形成された薄い絶縁膜等にダメ−ジを与えることのない
半導体製造装置を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の一実施例に係わるプラズマＣ
ＶＤ装置の構成を概略的に示した図。

【図２】図２はこの発明の一実施例に係わるプラズマＣ
ＶＤ装置におけるウェ−ハ処理、およびウェ−ハの回収
方法を説明するための図で、（ａ）図〜（ｅ）図はそれ
ぞれ、主要な段階毎に示した断面図。

【図３】図３は図２（ａ）に示す段階でのウェ−ハの状
態を示す図で、（ａ）図は等価回路図、（ｂ）図は電位
状態を示す図。

【図４】図４は図２（ｂ）に示す段階でのウェ−ハの状
態を示す図で、（ａ）図は等価回路図、（ｂ）図は電位
状態を示す図。

【図５】図５は図２（ｃ）に示す段階でのウェ−ハの状
態を示す図で、（ａ）図は等価回路図、（ｂ）図は電位
状態を示す図。

【図６】図６は図２（ｄ）に示す段階でのウェ−ハの状
態を示す図で、（ａ）図は等価回路図、（ｂ）図は電位
状態を示す図。

【図７】図７は図２（ｅ）に示す段階でのウェ−ハの状
態を示す図で、（ａ）図は等価回路図、（ｂ）図は電位
状態を示す図。

【図８】図８は抵抗値Ｒと不良発生率との関係を示す
図。

【図９】図９は不良発生率の算出に用いられたゲ−ト構
造を示す図。

【図１０】図10はこの発明の一実施例に係わるプラズマ
ＣＶＤ装置を、実際の集積回路により、検証した結果を
示す図。

【図１１】図11は典型的なプラズマＣＶＤ装置における
ウェ−ハ処理、およびウェ−ハの回収方法を説明するた
めの図で、（ａ）図〜（ｄ）図はそれぞれ、主要な段階
毎に示した断面図。

【図１２】図12は図11（ａ）に示す段階でのウェ−ハの
状態を示す図で、（ａ）図は等価回路図、（ｂ）図は電
位状態を示す図。

【図１３】図13は図11（ｂ）に示す段階でのウェ−ハの
状態を示す図で、（ａ）図は等価回路図、（ｂ）図は電
位状態を示す図。

【図１４】図14は図11（ｃ）に示す段階でのウェ−ハの
状態を示す図で、（ａ）図は等価回路図、（ｂ）図は電
位状態を示す図。

【図１５】図15は図11（ｄ）に示す段階でのウェ−ハの
状態を示す図で、（ａ）図は等価回路図、（ｂ）図は電
位状態を示す図。

【符号の説明】

１０…ウェ−ハ、１２…サセプタ、１４…フェ−スプレ
−ト、１６…リフトピン、１８…開孔部、２０…チャン
バ、２２…フ−プ、２４…ベロ−ズシ−ル、２６…抵
抗、３０…アルミナ層、３２…コ−ティング膜、４０…
基板部、４２…ゲ−ト酸化膜、４４…ゲ−ト電極、４６
…プラズマＣＶＤシリコン酸化膜、５０…ハンドラ。

Claims

【特許請求の範囲】

【請求項１】高周波電力により反応ガスを励起させ、
半導体でなる基体を含む被処理体に対して所定の処理を
施すための処理手段と、前記処理手段中に設けられ、前記被処理体を載置するた
めの、表面が絶縁物質により被覆された載置手段と、前記処理後、前記被処理体を、前記載置手段より離脱さ
せるための離脱手段と、前記離脱前、前記処理中に前記被処理体の基体内部に蓄
積された電荷を、徐々に放出させるための放出手段と、前記離脱後、前記被処理体を、前記処理手段の外部へ搬
送するための搬送手段とを具備することを特徴とする半
導体製造装置。