JPH06333978A - 基板構造及びその製造方法 - Google Patents
基板構造及びその製造方法Info
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- JPH06333978A JPH06333978A JP11834393A JP11834393A JPH06333978A JP H06333978 A JPH06333978 A JP H06333978A JP 11834393 A JP11834393 A JP 11834393A JP 11834393 A JP11834393 A JP 11834393A JP H06333978 A JPH06333978 A JP H06333978A
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Abstract
(57)【要約】
【目的】 複数の基板を結合電極を介して電気的に結合
する基板構造及びその製造方法に関し、圧縮された結合
電極が隣接する結合電極と接触するのを簡単且つ容易に
防止することが可能であり、結合電極の軟化と硬化を繰
り返すことにより第１の半導体基板と第２の半導体基板
との間に位置ずれが生じるのを防止することが可能とな
る基板構造及びその製造方法の提供を目的とする。 【構成】 結合電極を介して複数の基板を結合する基板
構造において、隣接する結合電極4a同士の短絡を防止す
る絶縁物からなる仕切り板５をこの結合電極4aの間に形
成した第１の基板１と、この仕切り板５を嵌め込む溝6b
を結合電極9aの間に形成した第２の基板６とから構成さ
れるように構成する。
する基板構造及びその製造方法に関し、圧縮された結合
電極が隣接する結合電極と接触するのを簡単且つ容易に
防止することが可能であり、結合電極の軟化と硬化を繰
り返すことにより第１の半導体基板と第２の半導体基板
との間に位置ずれが生じるのを防止することが可能とな
る基板構造及びその製造方法の提供を目的とする。 【構成】 結合電極を介して複数の基板を結合する基板
構造において、隣接する結合電極4a同士の短絡を防止す
る絶縁物からなる仕切り板５をこの結合電極4aの間に形
成した第１の基板１と、この仕切り板５を嵌め込む溝6b
を結合電極9aの間に形成した第２の基板６とから構成さ
れるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、複数の基板を結合電極
を介して電気的に結合する基板構造及びその製造方法に
関するものである。
を介して電気的に結合する基板構造及びその製造方法に
関するものである。
【０００２】複数の基板を結合電極を介して電気的に結
合する基板構造においては、結合電極同士或いは結合電
極と基板とを接触させ、結合電極を圧縮してこれらの基
板を結合する構造が一般的であるが、隣接する圧縮され
た結合電極同士が接触して短絡することがある。
合する基板構造においては、結合電極同士或いは結合電
極と基板とを接触させ、結合電極を圧縮してこれらの基
板を結合する構造が一般的であるが、隣接する圧縮され
た結合電極同士が接触して短絡することがある。
【０００３】以上のような状況から、基板を結合した場
合に隣接する結合電極同士が接触して短絡するのを防止
することが可能な基板構造及びその製造方法が要望され
ている。
合に隣接する結合電極同士が接触して短絡するのを防止
することが可能な基板構造及びその製造方法が要望され
ている。
【０００４】
【従来の技術】従来の第１の基板構造について図６〜図
７により、第２の基板構造について図８〜図９により詳
細に説明する。
７により、第２の基板構造について図８〜図９により詳
細に説明する。
【０００５】図６〜図７は従来の第１の基板の製造方法
を工程順に示す側断面図、図８〜図９は従来の第２の基
板の製造方法を工程順に示す側断面図である。従来の第
１の基板を製造するにはまず図６(a) に示すように、シ
リコンからなる半導体基板21上に素子形成領域21a を形
成し、形成しようとする結合電極の高さ、例えば膜厚が
５μm のレジスト膜22とパターニングマスク23を積層し
て形成する。
を工程順に示す側断面図、図８〜図９は従来の第２の基
板の製造方法を工程順に示す側断面図である。従来の第
１の基板を製造するにはまず図６(a) に示すように、シ
リコンからなる半導体基板21上に素子形成領域21a を形
成し、形成しようとする結合電極の高さ、例えば膜厚が
５μm のレジスト膜22とパターニングマスク23を積層し
て形成する。
【０００６】ついで図６(b) に示すように、このパター
ニングマスク23をマスクとしてレジスト膜22を有機アル
カリ溶液によりエッチングし、形成しようとする結合電
極の外径、例えば５μm の内径を有する開口窓22a を形
成する。
ニングマスク23をマスクとしてレジスト膜22を有機アル
カリ溶液によりエッチングし、形成しようとする結合電
極の外径、例えば５μm の内径を有する開口窓22a を形
成する。
【０００７】ここで図６(c) に示すように、結合電極の
材料、例えばはんだからなる結合電極膜24を全面に堆積
すると、パターニングマスク23の表面及びレジスト膜22
に形成した開口窓22a 内に堆積される。
材料、例えばはんだからなる結合電極膜24を全面に堆積
すると、パターニングマスク23の表面及びレジスト膜22
に形成した開口窓22a 内に堆積される。
【０００８】ついでレジスト膜22の除去液を用いてレジ
スト膜22を除去すると、パターニングマスク23及びその
表面に堆積されているはんだがリフトオフされ、図７
(a) に示すようにレジスト膜に形成した開口窓内に堆積
されていたはんだからなる結合電極24a が、半導体基板
21の素子形成領域21a の表面に形成される。
スト膜22を除去すると、パターニングマスク23及びその
表面に堆積されているはんだがリフトオフされ、図７
(a) に示すようにレジスト膜に形成した開口窓内に堆積
されていたはんだからなる結合電極24a が、半導体基板
21の素子形成領域21a の表面に形成される。
【０００９】ここで図７(b) に示すように結合電極24a
を対向させて接触し、図７(c) に示すように結合電極24
a を60％に圧縮して結合電極24a を一体化して半導体基
板21を結合する。
を対向させて接触し、図７(c) に示すように結合電極24
a を60％に圧縮して結合電極24a を一体化して半導体基
板21を結合する。
【００１０】従来の第２の基板を構造するにはまず図８
(a) に示すように、シリコンからなる半導体基板31上に
素子形成領域31a を形成し、形成しようとする結合電極
の高さ、例えば膜厚が10μm のレジスト膜32とパターニ
ングマスク33を積層して形成する。
(a) に示すように、シリコンからなる半導体基板31上に
素子形成領域31a を形成し、形成しようとする結合電極
の高さ、例えば膜厚が10μm のレジスト膜32とパターニ
ングマスク33を積層して形成する。
【００１１】ついで図８(b) に示すように、このパター
ニングマスク33をマスクとしてレジスト膜32を有機アル
カリ溶液によりエッチングし、形成しようとする結合電
極の外径、例えば５μm の内径を有する開口窓32a を形
成する。
ニングマスク33をマスクとしてレジスト膜32を有機アル
カリ溶液によりエッチングし、形成しようとする結合電
極の外径、例えば５μm の内径を有する開口窓32a を形
成する。
【００１２】ここで図８(c) に示すように、結合電極の
材料、例えばはんだからなる結合電極膜34を全面に堆積
すると、パターニングマスク33の表面及びレジスト膜32
に形成した開口窓32a 内に堆積される。
材料、例えばはんだからなる結合電極膜34を全面に堆積
すると、パターニングマスク33の表面及びレジスト膜32
に形成した開口窓32a 内に堆積される。
【００１３】ついでレジスト膜32の除去液を用いてレジ
スト膜32を除去すると、パターニングマスク33及びその
表面に堆積されているはんだがリフトオフされ、図９
(a) に示すようにレジスト膜に形成した開口窓内に堆積
されていたはんだからなる結合電極34a が、半導体基板
31の素子形成領域31a の表面に形成される。
スト膜32を除去すると、パターニングマスク33及びその
表面に堆積されているはんだがリフトオフされ、図９
(a) に示すようにレジスト膜に形成した開口窓内に堆積
されていたはんだからなる結合電極34a が、半導体基板
31の素子形成領域31a の表面に形成される。
【００１４】ここで図９(b) に示すように結合電極34a
の先端を半導体基板41の表面に形成した素子形成領域41
a に対向させて接触し、図９(c) に示すように結合電極
34aを60％に圧縮して半導体基板31と半導体基板41とを
結合する。
の先端を半導体基板41の表面に形成した素子形成領域41
a に対向させて接触し、図９(c) に示すように結合電極
34aを60％に圧縮して半導体基板31と半導体基板41とを
結合する。
【００１５】結合電極24a や34a の材料としては、はん
だやインジウム(In)が用いられており、それぞれ溶融さ
せる場合と溶融させないで軟化した状態で圧着する場合
がある。
だやインジウム(In)が用いられており、それぞれ溶融さ
せる場合と溶融させないで軟化した状態で圧着する場合
がある。
【００１６】
【発明が解決しようとする課題】以上説明した従来の基
板構造においては、結合電極の圧縮率が大きな場合には
隣接する結合電極が接触して短絡する恐れがあるという
問題点があり、また結合電極を溶融しないで軟化した状
態で圧着した場合には、使用状態と不使用状態との間の
熱サイクルにより結合電極が軟化と硬化を繰り返し、第
１の半導体基板と第２の半導体基板との間に位置ずれが
生じることがあるという問題点があった。
板構造においては、結合電極の圧縮率が大きな場合には
隣接する結合電極が接触して短絡する恐れがあるという
問題点があり、また結合電極を溶融しないで軟化した状
態で圧着した場合には、使用状態と不使用状態との間の
熱サイクルにより結合電極が軟化と硬化を繰り返し、第
１の半導体基板と第２の半導体基板との間に位置ずれが
生じることがあるという問題点があった。
【００１７】本発明は以上のような状況から、圧縮され
た結合電極が隣接する結合電極と接触するのを簡単且つ
容易に防止することが可能であり、結合電極の軟化と硬
化を繰り返すことにより第１の半導体基板と第２の半導
体基板との間に位置ずれが生じるのを防止することが可
能となる基板構造及びその製造方法の提供を目的とした
ものである。
た結合電極が隣接する結合電極と接触するのを簡単且つ
容易に防止することが可能であり、結合電極の軟化と硬
化を繰り返すことにより第１の半導体基板と第２の半導
体基板との間に位置ずれが生じるのを防止することが可
能となる基板構造及びその製造方法の提供を目的とした
ものである。
【００１８】
【課題を解決するための手段】本発明の基板構造は、結
合電極を介して複数の基板を結合する基板構造におい
て、隣接する結合電極同士の短絡を防止する絶縁物から
なる仕切り板をこの結合電極の間に形成した第１の基板
と、この仕切り板を嵌め込む溝を結合電極の間に形成し
た第２の基板とから構成されるように構成する。
合電極を介して複数の基板を結合する基板構造におい
て、隣接する結合電極同士の短絡を防止する絶縁物から
なる仕切り板をこの結合電極の間に形成した第１の基板
と、この仕切り板を嵌め込む溝を結合電極の間に形成し
た第２の基板とから構成されるように構成する。
【００１９】本発明の基板構造の製造方法は、第１の基
板の素子形成領域の表面に結合電極を形成する工程と、
この結合電極の間にこの仕切り板を形成する工程と、第
２の基板の結合電極を形成する素子形成領域の間に、こ
の仕切り板を嵌め込む溝を形成する工程と、この溝の間
に結合電極を形成する工程とを含むように構成する。
板の素子形成領域の表面に結合電極を形成する工程と、
この結合電極の間にこの仕切り板を形成する工程と、第
２の基板の結合電極を形成する素子形成領域の間に、こ
の仕切り板を嵌め込む溝を形成する工程と、この溝の間
に結合電極を形成する工程とを含むように構成する。
【００２０】
【作用】即ち本発明においては第１の基板の素子形成領
域の表面に結合電極を形成し、この結合電極の間に仕切
り板を形成し、第２の基板の結合電極を形成する素子形
成領域の間に、この仕切り板を嵌め込む溝を形成し、こ
の仕切り板をこの溝に嵌め込み、第１の基板の結合電極
と第２の基板の結合電極とを接触して圧縮し、第１の基
板と第２の基板とを一体に結合するので、隣接する結合
電極同士が接触して短絡するのを防止することができ、
結合電極の軟化と硬化を繰り返すことにより第１の基板
と第２の基板との間に位置ずれが生じるのを防止するこ
とが可能となる。
域の表面に結合電極を形成し、この結合電極の間に仕切
り板を形成し、第２の基板の結合電極を形成する素子形
成領域の間に、この仕切り板を嵌め込む溝を形成し、こ
の仕切り板をこの溝に嵌め込み、第１の基板の結合電極
と第２の基板の結合電極とを接触して圧縮し、第１の基
板と第２の基板とを一体に結合するので、隣接する結合
電極同士が接触して短絡するのを防止することができ、
結合電極の軟化と硬化を繰り返すことにより第１の基板
と第２の基板との間に位置ずれが生じるのを防止するこ
とが可能となる。
【００２１】
【実施例】以下図１〜図５により本発明の信号処理回路
を形成した第１の基板と、受光素子を形成した第２の基
板を結合する一実施例について詳細に説明する。
を形成した第１の基板と、受光素子を形成した第２の基
板を結合する一実施例について詳細に説明する。
【００２２】図１は本発明による一実施例の基板構造を
示す側断面図、図２〜図３は本発明による一実施例の第
１の基板の製造方法を工程順に示す側断面図、図４〜図
５は本発明による一実施例の第２の基板の製造方法を工
程順に示す側断面図である第１の基板を製造するには、
まず図２(a) に示すように、シリコンからなる半導体基
板１上に素子形成領域1aを形成し、つぎに図２(b) に示
すように、形成しようとする結合電極の高さ、例えば膜
厚が５μm のレジスト膜２とパターニングマスク３を積
層して形成する。
示す側断面図、図２〜図３は本発明による一実施例の第
１の基板の製造方法を工程順に示す側断面図、図４〜図
５は本発明による一実施例の第２の基板の製造方法を工
程順に示す側断面図である第１の基板を製造するには、
まず図２(a) に示すように、シリコンからなる半導体基
板１上に素子形成領域1aを形成し、つぎに図２(b) に示
すように、形成しようとする結合電極の高さ、例えば膜
厚が５μm のレジスト膜２とパターニングマスク３を積
層して形成する。
【００２３】ついで図２(c) に示すように、このパター
ニングマスク３をマスクとしてレジスト膜２を有機アル
カリ溶液によりエッチングし、形成しようとする結合電
極の外径、例えば５μm の内径を有する開口窓2aを形成
する。
ニングマスク３をマスクとしてレジスト膜２を有機アル
カリ溶液によりエッチングし、形成しようとする結合電
極の外径、例えば５μm の内径を有する開口窓2aを形成
する。
【００２４】ここで図３(a) に示すように、結合電極の
材料、例えば、はんだからなる結合電極膜４を全面に堆
積すると、パターニングマスク３の表面及びレジスト膜
２に形成した開口窓2a内に堆積される。
材料、例えば、はんだからなる結合電極膜４を全面に堆
積すると、パターニングマスク３の表面及びレジスト膜
２に形成した開口窓2a内に堆積される。
【００２５】ついでレジスト膜２の除去液を用いてレジ
スト膜２を除去すると、パターニングマスク３及びその
表面に堆積されているはんだがリフトオフされ、図３
(b) に示すようにレジスト膜に形成した開口窓内に堆積
されていたはんだからなる結合電極4aが、半導体基板１
の素子形成領域1aの表面に形成される。
スト膜２を除去すると、パターニングマスク３及びその
表面に堆積されているはんだがリフトオフされ、図３
(b) に示すようにレジスト膜に形成した開口窓内に堆積
されていたはんだからなる結合電極4aが、半導体基板１
の素子形成領域1aの表面に形成される。
【００２６】つぎに結合電極4aを形成したのと同様のリ
ソグラフィー技術を用いてポリイミド膜を堆積し、リフ
トオフして図３(c) に示すようにポリイミドからなる幅
2.5μm 、高さ10μm の仕切り板５を半導体基板１の表
面のこれらの結合電極4aの間に形成する。
ソグラフィー技術を用いてポリイミド膜を堆積し、リフ
トオフして図３(c) に示すようにポリイミドからなる幅
2.5μm 、高さ10μm の仕切り板５を半導体基板１の表
面のこれらの結合電極4aの間に形成する。
【００２７】第２の基板を製造するには、まず図４(a)
に示すように、水銀・カドミウム・テルルからなる半導
体基板６上に素子形成領域6aを形成し、つぎに図４(b)
に示すようにこれらの素子形成領域6aの間に上記の仕切
り板５を挿入する幅３μm 、深さ５μm の溝6bを形成す
る。
に示すように、水銀・カドミウム・テルルからなる半導
体基板６上に素子形成領域6aを形成し、つぎに図４(b)
に示すようにこれらの素子形成領域6aの間に上記の仕切
り板５を挿入する幅３μm 、深さ５μm の溝6bを形成す
る。
【００２８】これらの溝6bは四弗化炭素（ＣＦ4)のプラ
ズマなどを用いるドライエッチングにより形成する。つ
ぎに図４(c) に示すように、形成しようとする結合電極
の高さ、例えば膜厚が５μm のレジスト膜７とパターニ
ングマスク８を積層して形成する。
ズマなどを用いるドライエッチングにより形成する。つ
ぎに図４(c) に示すように、形成しようとする結合電極
の高さ、例えば膜厚が５μm のレジスト膜７とパターニ
ングマスク８を積層して形成する。
【００２９】ついで図５(a) に示すように、このパター
ニングマスク８をマスクとしてレジスト膜７を有機アル
カリ溶液によりエッチングし、形成しようとする結合電
極の外径、例えば５μm の内径を有する開口窓7aを形成
する。
ニングマスク８をマスクとしてレジスト膜７を有機アル
カリ溶液によりエッチングし、形成しようとする結合電
極の外径、例えば５μm の内径を有する開口窓7aを形成
する。
【００３０】ここで図５(b) に示すように、結合電極の
材料、例えば、はんだからなる結合電極膜９を全面に堆
積すると、パターニングマスク８の表面及びレジスト膜
７に形成した開口窓7a内に堆積される。
材料、例えば、はんだからなる結合電極膜９を全面に堆
積すると、パターニングマスク８の表面及びレジスト膜
７に形成した開口窓7a内に堆積される。
【００３１】ついでレジスト膜７の除去液を用いてレジ
スト膜７を除去すると、パターニングマスク８及びその
表面に堆積されているはんだがリフトオフされ、図５
(c) に示すようにレジスト膜に形成した開口窓内に堆積
されていたはんだからなる結合電極9aが、半導体基板６
の素子形成領域6aの表面に形成される。
スト膜７を除去すると、パターニングマスク８及びその
表面に堆積されているはんだがリフトオフされ、図５
(c) に示すようにレジスト膜に形成した開口窓内に堆積
されていたはんだからなる結合電極9aが、半導体基板６
の素子形成領域6aの表面に形成される。
【００３２】このようにして製造した半導体基板１と半
導体基板６とを一体化するには、仕切り板５を溝6bに挿
入し、結合電極4a及び結合電極9aを接触させ、図１(c)
に示すように結合電極4a及び9aをほぼ50％に圧縮して一
体化する。
導体基板６とを一体化するには、仕切り板５を溝6bに挿
入し、結合電極4a及び結合電極9aを接触させ、図１(c)
に示すように結合電極4a及び9aをほぼ50％に圧縮して一
体化する。
【００３３】
【発明の効果】以上の説明から明らかなように、本発明
によれば極めて簡単な構成の変更により隣接する結合電
極の接触による短絡を防止することが可能となる利点が
あり、著しい経済的及び、信頼性向上の効果が期待でき
る基板構造及びその製造方法の提供が可能である。
によれば極めて簡単な構成の変更により隣接する結合電
極の接触による短絡を防止することが可能となる利点が
あり、著しい経済的及び、信頼性向上の効果が期待でき
る基板構造及びその製造方法の提供が可能である。
【図１】 本発明による一実施例の基板構造を示す側断
面図
面図
【図２】 本発明による一実施例の第１の基板の製造方
法を工程順に示す側断面図(1)
法を工程順に示す側断面図(1)
【図３】 本発明による一実施例の第１の基板の製造方
法を工程順に示す側断面図(2)
法を工程順に示す側断面図(2)
【図４】 本発明による一実施例の第２の基板の製造方
法を工程順に示す側断面図(1)
法を工程順に示す側断面図(1)
【図５】 本発明による一実施例の第２の基板の製造方
法を工程順に示す側断面図(2)
法を工程順に示す側断面図(2)
【図６】 従来の第１の基板の製造方法を工程順に示す
側断面図(1)
側断面図(1)
【図７】 従来の第１の基板の製造方法を工程順に示す
側断面図(2)
側断面図(2)
【図８】 従来の第２の基板の製造方法を工程順に示す
側断面図(1)
側断面図(1)
【図９】 従来の第２の基板の製造方法を工程順に示す
側断面図(2)
側断面図(2)
１ 半導体基板 1a 素子形成領域 ２ レジスト膜 2a 開口窓 ３ パターニングマスク ４ 結合電極膜 4a 結合電極 ５ 仕切り板 ６ 半導体基板 6a 素子形成領域 6b 溝 ７ レジスト膜 7a 開口窓 ８ パターニングマスク ９ 結合電極膜 9a 結合電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 須藤 元 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 梶原 信之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】 結合電極を介して複数の基板を結合する
基板構造において、隣接する結合電極(4a)同士の短絡を
防止する絶縁物からなる仕切り板(5) を前記結合電極(4
a)の間に形成した第１の基板(1) と、 前記仕切り板(5) を嵌め込む溝(6b)を結合電極(9a)の間
に形成した第２の基板(6) と、 から構成されることを特徴とする基板構造。 - 【請求項２】 請求項１記載の基板構造の製造方法であ
って、 前記第１の基板(1) の素子形成領域(1a)の表面に前記結
合電極(4a)を形成する工程と、 該結合電極(4a)の間に前記仕切り板(5) を形成する工程
と、 前記第２の基板(6) の素子形成領域(6a)の間に、前記仕
切り板(5) を嵌め込む溝(6b)を形成する工程と、 該溝(6b)の間に結合電極(9a)を形成する工程と、 を含むことを特徴とする基板構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11834393A JPH06333978A (ja) | 1993-05-20 | 1993-05-20 | 基板構造及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11834393A JPH06333978A (ja) | 1993-05-20 | 1993-05-20 | 基板構造及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06333978A true JPH06333978A (ja) | 1994-12-02 |
Family
ID=14734342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11834393A Withdrawn JPH06333978A (ja) | 1993-05-20 | 1993-05-20 | 基板構造及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06333978A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0923051A (ja) * | 1995-05-29 | 1997-01-21 | Sgs Thomson Microelectron Sa | 表面取付形パッケージとして用いられるマイクロモジュール |
| JP2009033176A (ja) * | 2007-07-26 | 2009-02-12 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| CN113860584A (zh) * | 2021-07-30 | 2021-12-31 | 电子科技大学 | 一种污水处理系统 |
-
1993
- 1993-05-20 JP JP11834393A patent/JPH06333978A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0923051A (ja) * | 1995-05-29 | 1997-01-21 | Sgs Thomson Microelectron Sa | 表面取付形パッケージとして用いられるマイクロモジュール |
| JP2009033176A (ja) * | 2007-07-26 | 2009-02-12 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
| CN113860584A (zh) * | 2021-07-30 | 2021-12-31 | 电子科技大学 | 一种污水处理系统 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |