JPH06331706A - Ｌｓｉの動作検証回路 - Google Patents
Ｌｓｉの動作検証回路Info
- Publication number
- JPH06331706A JPH06331706A JP5115638A JP11563893A JPH06331706A JP H06331706 A JPH06331706 A JP H06331706A JP 5115638 A JP5115638 A JP 5115638A JP 11563893 A JP11563893 A JP 11563893A JP H06331706 A JPH06331706 A JP H06331706A
- Authority
- JP
- Japan
- Prior art keywords
- lsi
- master
- signal
- slave
- lsis
- Prior art date
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- Withdrawn
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- Tests Of Electronic Circuits (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【目的】ＬＳＩ全体の処理時間を短縮する。
【構成】このＬＳＩの動作検証回路は、相互に接続され
た２つのＬＳＩ１、２に対して、ＬＳＩ１をマスター、
ＬＳＩ２をスレーブとするような“１”および“０”の
信号をそれぞれ入力する反転回路１５と、２つのＬＳＩ
１、２にそれぞれ設けられ、所定信号の入力毎に論理演
算を順次実行しその都度デバッグ用信号ａ、ｂを出力す
る論理回路網５、６と、スレーブ側のＬＳＩ２内部で動
作し、自身の論理回路網６からのデバッグ用信号ｂと、
ＬＳＩ１より外部のＢＵＳ１６を通じて入力されたデバ
ック用信号ａとを比較してその比較結果をマスター側の
論理演算部５に出力する比較回路１０とを具備してい
る。
た２つのＬＳＩ１、２に対して、ＬＳＩ１をマスター、
ＬＳＩ２をスレーブとするような“１”および“０”の
信号をそれぞれ入力する反転回路１５と、２つのＬＳＩ
１、２にそれぞれ設けられ、所定信号の入力毎に論理演
算を順次実行しその都度デバッグ用信号ａ、ｂを出力す
る論理回路網５、６と、スレーブ側のＬＳＩ２内部で動
作し、自身の論理回路網６からのデバッグ用信号ｂと、
ＬＳＩ１より外部のＢＵＳ１６を通じて入力されたデバ
ック用信号ａとを比較してその比較結果をマスター側の
論理演算部５に出力する比較回路１０とを具備してい
る。
Description
【０００１】
【産業上の利用分野】本発明は、例えば電子計算機など
に用いられるＬＳＩの動作検証回路に関する。
に用いられるＬＳＩの動作検証回路に関する。
【０００２】
【従来の技術】従来から、ＬＳＩの開発技術はめざまし
い発展を続けており、近年では、集積度３００万トラン
ジスタ以上を実現した超ＬＳＩなども市場に出回るよう
になった。このような超ＬＳＩには集積度の高い論理回
路が形成されるため、この論理回路に対する論理検証を
短時間で行い、ＬＳＩ全体の処理時間を早めることが急
務となっている。
い発展を続けており、近年では、集積度３００万トラン
ジスタ以上を実現した超ＬＳＩなども市場に出回るよう
になった。このような超ＬＳＩには集積度の高い論理回
路が形成されるため、この論理回路に対する論理検証を
短時間で行い、ＬＳＩ全体の処理時間を早めることが急
務となっている。
【０００３】電子計算機のシステムの１つとして、装備
されているＬＳＩが正常に動作しないときを想定して同
じ演算を同時に実行するＬＳＩを複数設けてなるフォー
ルトトレラントシステムなどが知られている。
されているＬＳＩが正常に動作しないときを想定して同
じ演算を同時に実行するＬＳＩを複数設けてなるフォー
ルトトレラントシステムなどが知られている。
【０００４】このフォールトトレラントシステムでは、
複数のＬＳＩに同時にデータを入力して演算させ、それ
ぞれの演算結果を相互に出力し、それぞれのＬＳＩが比
較ソフトウェアを読み込み、各ＬＳＩが他のＬＳＩの演
算結果と一致するか否かを判定して動作検証している。
複数のＬＳＩに同時にデータを入力して演算させ、それ
ぞれの演算結果を相互に出力し、それぞれのＬＳＩが比
較ソフトウェアを読み込み、各ＬＳＩが他のＬＳＩの演
算結果と一致するか否かを判定して動作検証している。
【０００５】ところで、このシステムの場合、各ＬＳＩ
が演算結果を出力してソフトウェアが比較結果を導き出
すまで各ＬＳＩは次の処理に移れないことから、この時
間がロスとなって処理時間を短縮することができなかっ
た。
が演算結果を出力してソフトウェアが比較結果を導き出
すまで各ＬＳＩは次の処理に移れないことから、この時
間がロスとなって処理時間を短縮することができなかっ
た。
【０００６】
【発明が解決しようとする課題】このようにＬＳＩが自
身の演算結果を他に出力して動作検証を行わせる場合、
すべての演算が終了した時点でその結果を一括して出力
し、ソフトウェアにより比較された結果が返信されるま
で各ＬＳＩは次の動作に移れないため処理時間を短くで
きないという問題があった。
身の演算結果を他に出力して動作検証を行わせる場合、
すべての演算が終了した時点でその結果を一括して出力
し、ソフトウェアにより比較された結果が返信されるま
で各ＬＳＩは次の動作に移れないため処理時間を短くで
きないという問題があった。
【０００７】本発明はこのような課題を解決するために
なされたもので、ＬＳＩの故障を最短時間で検出し、全
体の処理時間を短縮することのできるＬＳＩの動作検証
回路を提供することを目的としている。
なされたもので、ＬＳＩの故障を最短時間で検出し、全
体の処理時間を短縮することのできるＬＳＩの動作検証
回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明のＬＳＩの動作検
証回路は上記した目的を達成するために、相互に接続さ
れた２つのＬＳＩにそれぞれ設けられ、所定信号の入力
毎に論理演算を順次実行し、その都度デバッグ用信号を
出力する論理演算部と、前記２つのＬＳＩに対して、一
方をマスター、他をスレーブとするような２値の信号を
それぞれ入力するマスター・スレーブ切替手段と、この
マスター・スレーブ切替手段によりスレーブとされた側
で動作し、自身の論理演算部からのデバッグ用信号とマ
スター側のＬＳＩから出力されたデバック用信号とを比
較してその比較結果を外部またはマスター側の論理演算
部に出力する比較手段とを具備している。
証回路は上記した目的を達成するために、相互に接続さ
れた２つのＬＳＩにそれぞれ設けられ、所定信号の入力
毎に論理演算を順次実行し、その都度デバッグ用信号を
出力する論理演算部と、前記２つのＬＳＩに対して、一
方をマスター、他をスレーブとするような２値の信号を
それぞれ入力するマスター・スレーブ切替手段と、この
マスター・スレーブ切替手段によりスレーブとされた側
で動作し、自身の論理演算部からのデバッグ用信号とマ
スター側のＬＳＩから出力されたデバック用信号とを比
較してその比較結果を外部またはマスター側の論理演算
部に出力する比較手段とを具備している。
【０００９】
【作用】２つのＬＳＩにそれぞれ設けられた論理演算部
では、所定信号の入力毎に論理演算が順次実行される。
では、所定信号の入力毎に論理演算が順次実行される。
【００１０】一方、マスター・スレーブ切替手段から
は、２つのＬＳＩに対して、一方をマスター、他をスレ
ーブとする２値の信号が入力されており、２つのＬＳＩ
内部で論理演算が実行された結果であるデバッグ用信号
が、その都度、スレーブ側のＬＳＩの比較手段により比
較される。この比較結果は、このＬＳＩ外部またはマス
ター側の論理演算部に出力される。
は、２つのＬＳＩに対して、一方をマスター、他をスレ
ーブとする２値の信号が入力されており、２つのＬＳＩ
内部で論理演算が実行された結果であるデバッグ用信号
が、その都度、スレーブ側のＬＳＩの比較手段により比
較される。この比較結果は、このＬＳＩ外部またはマス
ター側の論理演算部に出力される。
【００１１】すなわち、マスター・スレーブそれぞれの
ＬＳＩが所定信号の入力毎に同時に論理演算を実行した
結果を、スレーブ側のＬＳＩ内部で、都度、ハード的に
論理検証するので、互いのうち一方に演算のエラーや故
障などがあったときには、すべての演算結果を終えなく
とも故障検出ができる。
ＬＳＩが所定信号の入力毎に同時に論理演算を実行した
結果を、スレーブ側のＬＳＩ内部で、都度、ハード的に
論理検証するので、互いのうち一方に演算のエラーや故
障などがあったときには、すべての演算結果を終えなく
とも故障検出ができる。
【００１２】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００１３】図１は本発明に係る一実施例のＬＳＩの動
作検証回路の構成を示す図である。同図において、１、
２はＬＳＩであり、内部にはそれぞれ論理回路網５、
６、入出力回路７、８および比較回路９、１０などが設
けられている。入出力回路７、８はそれぞれ出力バッフ
ァ１１、１２と入力バッファ１３、１４とからなる。１
５は反転回路であり、２値のセレクト信号（“０”また
は“１”など）が入力されその信号を反転してＬＳＩ１
にのみ出力する。この反転回路１５によりＬＳＩ１、２
がそれぞれマスターまたはスレーブにモードセットされ
る。
作検証回路の構成を示す図である。同図において、１、
２はＬＳＩであり、内部にはそれぞれ論理回路網５、
６、入出力回路７、８および比較回路９、１０などが設
けられている。入出力回路７、８はそれぞれ出力バッフ
ァ１１、１２と入力バッファ１３、１４とからなる。１
５は反転回路であり、２値のセレクト信号（“０”また
は“１”など）が入力されその信号を反転してＬＳＩ１
にのみ出力する。この反転回路１５によりＬＳＩ１、２
がそれぞれマスターまたはスレーブにモードセットされ
る。
【００１４】ここでＬＳＩ１、２の各構成は同じもので
あるので、ＬＳＩ２を例にとってＬＳＩ内部の各構成に
ついて説明する。
あるので、ＬＳＩ２を例にとってＬＳＩ内部の各構成に
ついて説明する。
【００１５】ＬＳＩ２の論理回路網５は図示しない所定
信号の入力により演算や処理などを実行する。入出力回
路８は出力バッファ１２と入力バッファ１４とからな
り、セレクト信号が入力される。出力バッファ１２は論
理回路網６からの演算結果であるデバッグ用信号ｂを外
部に出力するために一時記憶する。入力バッファ１４
は、外部のＢＵＳ１６を通じて入力されるデバッグ用信
号ａを一時記憶する。比較回路１０は論理回路網６から
のデバッグ用信号ｂと、入力バッファ９に記憶されたデ
バッグ用信号ａとを比較し、この比較結果を比較結果信
号ｃとして、例えばＬＳＩ１の論理回路網５など、外部
に出力する。このように２つのＬＳＩ１、２は、デバッ
グ用信号用のＢＵＳ１６や比較結果信号用の信号線など
で相互に接続されている。
信号の入力により演算や処理などを実行する。入出力回
路８は出力バッファ１２と入力バッファ１４とからな
り、セレクト信号が入力される。出力バッファ１２は論
理回路網６からの演算結果であるデバッグ用信号ｂを外
部に出力するために一時記憶する。入力バッファ１４
は、外部のＢＵＳ１６を通じて入力されるデバッグ用信
号ａを一時記憶する。比較回路１０は論理回路網６から
のデバッグ用信号ｂと、入力バッファ９に記憶されたデ
バッグ用信号ａとを比較し、この比較結果を比較結果信
号ｃとして、例えばＬＳＩ１の論理回路網５など、外部
に出力する。このように２つのＬＳＩ１、２は、デバッ
グ用信号用のＢＵＳ１６や比較結果信号用の信号線など
で相互に接続されている。
【００１６】このＬＳＩの動作検証回路では、外部から
のセレクト信号によりＬＳＩ１、２のモードが決定す
る。
のセレクト信号によりＬＳＩ１、２のモードが決定す
る。
【００１７】例えばセレクト信号“０”を入力した場
合、ＬＳＩ１へのセレクト信号“０”は反転回路１５に
より反転されてセレクト信号“１”となりＬＳＩ１に入
力されて、ＬＳＩ１はマスターモードで動作するように
なる。
合、ＬＳＩ１へのセレクト信号“０”は反転回路１５に
より反転されてセレクト信号“１”となりＬＳＩ１に入
力されて、ＬＳＩ１はマスターモードで動作するように
なる。
【００１８】一方、ＬＳＩ２にはセレクト信号“０”が
そのまま入力されてスレーブモードで動作するようにな
る。
そのまま入力されてスレーブモードで動作するようにな
る。
【００１９】ＬＳＩ１がマスターモードで動作している
ときは、論理回路網５の演算結果であるデバッグ用信号
ａは出力バッファ１１を介してＬＳＩ１の外部に出力さ
れ、スレーブモードで動作しているＬＳＩ２のバッファ
１４を介して比較回路１０に入力される。
ときは、論理回路網５の演算結果であるデバッグ用信号
ａは出力バッファ１１を介してＬＳＩ１の外部に出力さ
れ、スレーブモードで動作しているＬＳＩ２のバッファ
１４を介して比較回路１０に入力される。
【００２０】一方、ＬＳＩ２の論理回路網６でもＬＳＩ
１と同時に論理演算が実行されており、この演算結果で
あるデバッグ用信号ｂが比較回路１０に入力される。
１と同時に論理演算が実行されており、この演算結果で
あるデバッグ用信号ｂが比較回路１０に入力される。
【００２１】比較回路１０では、２つのデバッグ用信号
ａ、ｂが入力された時点で、互いを比較し、その比較結
果を比較結果信号ｃとしてＬＳＩ１の論理回路網５に出
力する。
ａ、ｂが入力された時点で、互いを比較し、その比較結
果を比較結果信号ｃとしてＬＳＩ１の論理回路網５に出
力する。
【００２２】つまり、ＬＳＩ２では、ＬＳＩ１からのデ
バッグ用信号（データ）ａとＬＳＩ２自身のデータｂと
を比較してその結果をＬＳＩ１にフィードバックし、Ｌ
ＳＩ１の論理回路網５に入力している。ＬＳＩ１の論理
回路網５は比較結果信号ｃを基に、比較結果が不一致の
場合には、演算のエラーが検出されたことを確認し、そ
のエラーについての処理を行う。エラー検出後の処理に
ついてはＬＳＩ毎に固有の機能があるので、特に定めら
れるものではないが、例えばＬＳＩ１、２が再度同じ演
算を行うための入力指示を外部に対して行うとか、エラ
ーメッセージを出力して外部からの指示待ちの状態にな
るとか、演算結果はそのままにして各論理回路網５、６
自体が次の処理に進むなどいろいろ考えられる。
バッグ用信号（データ）ａとＬＳＩ２自身のデータｂと
を比較してその結果をＬＳＩ１にフィードバックし、Ｌ
ＳＩ１の論理回路網５に入力している。ＬＳＩ１の論理
回路網５は比較結果信号ｃを基に、比較結果が不一致の
場合には、演算のエラーが検出されたことを確認し、そ
のエラーについての処理を行う。エラー検出後の処理に
ついてはＬＳＩ毎に固有の機能があるので、特に定めら
れるものではないが、例えばＬＳＩ１、２が再度同じ演
算を行うための入力指示を外部に対して行うとか、エラ
ーメッセージを出力して外部からの指示待ちの状態にな
るとか、演算結果はそのままにして各論理回路網５、６
自体が次の処理に進むなどいろいろ考えられる。
【００２３】なお、ＬＳＩ１の入力バッファ１３は、セ
レクト信号“１”で動作しないため、比較回路９には、
自身のデバッグ用信号ａしか入力されず、比較動作を行
わないため配線はどこにも接続していない。
レクト信号“１”で動作しないため、比較回路９には、
自身のデバッグ用信号ａしか入力されず、比較動作を行
わないため配線はどこにも接続していない。
【００２４】またデバッグ用信号ａ、ｂおよび比較結果
信号ｃなどは、それぞれ１本ずつしか記述していない
が、通常、論理回路網５、６の演算数に応じて存在する
のが一般的である。したがって比較に要する入出力回路
８および比較回路１０などもその信号の入力数分だけ設
ける必要がある。
信号ｃなどは、それぞれ１本ずつしか記述していない
が、通常、論理回路網５、６の演算数に応じて存在する
のが一般的である。したがって比較に要する入出力回路
８および比較回路１０などもその信号の入力数分だけ設
ける必要がある。
【００２５】このように本実施例のＬＳＩの動作検証回
路によれば、２つのＬＳＩ１、２がそれぞれマスター・
スレーブとなり、信号毎にマスター側のＬＳＩ１が順序
よく演算を行い、同時にスレーブ側のＬＳＩ２が演算を
行い、１つの演算が終了すると、その都度、スレーブ側
で２つの演算結果が比較されてマスター側にフィードバ
ックされるので、演算が誤動作した時点で故障検出する
ことができ、従来のソフトウェア処理に比べて演算結果
が一括処理でない分、故障診断時間を短縮することがで
きる。またデータを比較するのにソフトウェアを用いな
いことから、診断回路自体に誤りが起こる確率がきわめ
て低くなると共に、データのロード動作やステータスの
取得動作など時間のかかる動作を行うことが不要になり
データ処理全体の時間も短縮できる。
路によれば、２つのＬＳＩ１、２がそれぞれマスター・
スレーブとなり、信号毎にマスター側のＬＳＩ１が順序
よく演算を行い、同時にスレーブ側のＬＳＩ２が演算を
行い、１つの演算が終了すると、その都度、スレーブ側
で２つの演算結果が比較されてマスター側にフィードバ
ックされるので、演算が誤動作した時点で故障検出する
ことができ、従来のソフトウェア処理に比べて演算結果
が一括処理でない分、故障診断時間を短縮することがで
きる。またデータを比較するのにソフトウェアを用いな
いことから、診断回路自体に誤りが起こる確率がきわめ
て低くなると共に、データのロード動作やステータスの
取得動作など時間のかかる動作を行うことが不要になり
データ処理全体の時間も短縮できる。
【００２６】
【発明の効果】以上説明したように本発明のＬＳＩの動
作検証回路によれば、２つのＬＳＩを相互に接続した構
成で論理演算や他の処理を実行する場合、一方のＬＳＩ
に演算のエラーや故障などがあった場合に演算動作中で
も故障検出を行えるようになると共に、今までのように
ＬＳＩの演算結果を相互に比較計算するソフトウェアが
不要になるので、ＬＳＩ全体の処理時間を短縮すること
ができる。
作検証回路によれば、２つのＬＳＩを相互に接続した構
成で論理演算や他の処理を実行する場合、一方のＬＳＩ
に演算のエラーや故障などがあった場合に演算動作中で
も故障検出を行えるようになると共に、今までのように
ＬＳＩの演算結果を相互に比較計算するソフトウェアが
不要になるので、ＬＳＩ全体の処理時間を短縮すること
ができる。
【図１】本発明に係る一実施例のＬＳＩの動作検証回路
の構成を示す図である。
の構成を示す図である。
１、２…ＬＳＩ、５、６…論理回路網、７、８…入出力
回路、９、１０…比較回路、１１、１２…出力バッフ
ァ、１３、１４…入力バッファ、１５…反転回路、１６
…ＢＵＳ。
回路、９、１０…比較回路、１１、１２…出力バッフ
ァ、１３、１４…入力バッファ、１５…反転回路、１６
…ＢＵＳ。
Claims (1)
- 【請求項１】 相互に接続された２つのＬＳＩにそれぞ
れ設けられ、所定信号の入力毎に論理演算を順次実行
し、その都度デバッグ用信号を出力する論理演算部と、 前記２つのＬＳＩに対して、一方をマスター、他をスレ
ーブとするような２値の信号をそれぞれ入力するマスタ
ー・スレーブ切替手段と、 このマスター・スレーブ切替手段によりスレーブとされ
た側で動作し、自身の論理演算部からのデバッグ用信号
とマスター側のＬＳＩから出力されたデバック用信号と
を比較してその比較結果を外部またはマスター側の論理
演算部に出力する比較手段とを具備したことを特徴とす
るＬＳＩの動作検証回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5115638A JPH06331706A (ja) | 1993-05-18 | 1993-05-18 | Ｌｓｉの動作検証回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5115638A JPH06331706A (ja) | 1993-05-18 | 1993-05-18 | Ｌｓｉの動作検証回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06331706A true JPH06331706A (ja) | 1994-12-02 |
Family
ID=14667598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5115638A Withdrawn JPH06331706A (ja) | 1993-05-18 | 1993-05-18 | Ｌｓｉの動作検証回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06331706A (ja) |
-
1993
- 1993-05-18 JP JP5115638A patent/JPH06331706A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |