JPH06331702A - 集積回路の試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 高速動作が可能な集積回路の試験装置を安価
に提供する。 【構成】 波形データを取り込んで記憶する複数の任意
波形発生器用メモリ１０４，１０５と、任意波形発生器
用メモリ１０４，１０５から取り込んだ波形データに基
づいて入力信号を生成する任意波形発生器１０７と、集
積回路１００から取り込んだ出力信号を評価用データに
変換するデジタイザ１０８と、このデジタイザ１０８か
ら取り込んだ評価用出力データを記憶する複数のデジタ
イザ用メモリ１１０，１１１と、任意波形発生器用メモ
リ１０４，１０５に波形データを格納するとともにデジ
タイザ用メモリ１１０，１１１から取り込んだ評価用デ
ータを用いて所定の演算を行うデジタルシグナルプロセ
ッサ１０２とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定の波形データに基
づいて生成した入力信号を集積回路に供給し、このとき
の集積回路の出力信号を用いて当該集積回路の評価を行
う、集積回路の試験装置に関するものである。

【０００２】

【従来の技術】この種の試験装置の従来例について、図
４および図５を用いて説明する。

【０００３】図４は、従来の試験装置の一構成例を示す
ブロック図である。

【０００４】図４において、任意波形発生器４０３は、
バス４１０を介してコントロールＣＰＵ（Central Proc
essing Unit ）４０１から入力した波形データに基づい
て入力信号を生成し、集積回路１００に入力させる。ま
た、この波形データを、コントロールＣＰＵ４０１から
バス４１０を介してメモリ４０４に格納した後、任意波
形発生器４０３に取り込むこととしてもよい。

【０００５】デジタイザ４０５は、集積回路１００の出
力信号を取り込み、評価用データに変換して出力する。
そして、この評価用データは、バス４１０を介してコン
トロールＣＰＵ４０１に取り込まれる。また、この評価
用データを、メモリ４０６に格納した後で、バス４１０
を介してコントロールＣＰＵ４０１に取り込むこととし
てもよい。

【０００６】デジタルシグナルプロセッサ４０２は、コ
ントロールＣＰＵ４０１から入力されたデータに基づい
て所定の演算処理を行い、処理結果をコントロールＣＰ
Ｕ４０１に送る。

【０００７】このような試験装置では、ごく一部の複雑
な演算処理のみをデジタルシグナルプロセッサ４０２が
行い、他の処理はすべてコントロールＣＰＵ４０１が行
っている。また、デジタルシグナルプロセッサ４０２で
生成された波形データを任意波形発生器４０３に送る場
合や、デジタイザ４０５で生成した評価用データをデジ
タルシグナルプロセッサ４０２に取り込む場合も、コン
トロールＣＰＵ４０１を介してデータ転送を行う必要が
ある。

【０００８】また、図５は、従来の試験装置の他の構成
例を示すブロック図である。

【０００９】図５において、コントロールＣＰＵ５０１
は、所定のデータを、バス５１１を介して、メモリ５０
６に格納する。メモリ５０６は、格納されたデータを、
デジタルシグナルプロセッサ５０４に送る。デジタルシ
グナルプロセッサ５０４は、プログラムメモリ５０５に
記憶された処理手順にしたがって波形データを生成し、
この波形データを任意波形発生器５０３に送る。任意波
形発生器５０３は、入力した波形データに基づいて入力
信号を生成し、集積回路１００に入力させる。

【００１０】集積回路１００が出力した出力信号は、デ
ジタイザ５０５に取り込まれて評価用データに変換され
る。そして、この評価用データは、デジタルシグナルプ
ロセッサ５０８に取り込まれる。デジタルシグナルプロ
セッサ５０８は、プログラムメモリ５０９に記憶された
処理手順にしたがって、評価用データに演算処理を施
し、演算結果をメモリ５１０に格納する。その後、メモ
リ５１０に格納されたデータは、バス５１１を介してコ
ントロールＣＰＵ５０１に取り込まれる。

【００１１】アレイプロセッサ５０２は、コントロール
ＣＰＵ５０１から入力されたデータに基づいて所定の演
算を行い、演算結果をコントロールＣＰＵ５０１に送
る。

【００１２】このような試験装置では、２個のデジタル
シグナルプロセッサ５０４，５０８を用いて入力信号の
処理と出力信号の処理とを別個に行なっている。また、
これらのデジタルシグナルプロセッサ５０４，５０８で
多くの処理を行うこととし、コントロールＣＰＵ４０１
で行う処理量を少なくしている。

【００１３】

【発明が解決しようとする課題】図４に示したような試
験装置は、コントロールＣＰＵ４０１が行う処理が多い
ので、処理時間が長くなるという欠点を有していた。ま
た、デジタルシグナルプロセッサ４０２で生成された波
形データを任意波形発生器４０３に送る場合や、デジタ
イザ４０５で生成された評価用データをデジタルシグナ
ルプロセッサ４０２に取り込む場合にも、コントロール
ＣＰＵ４０１を介在させなければならないので、データ
の転送に要する時間が長くなるという欠点も有してい
た。

【００１４】これに対して、図５に示した試験装置で
は、デジタルシグナルプロセッサ５０４，５０８が行う
処理が多いので処理時間を短縮することができる。ま
た、波形データや評価用データをバスで転送しないの
で、このバスで転送されるデータ量を減少させることが
でき、したがって転送時間を短縮することができる。さ
らに、デジタルシグナルプロセッサ５０４から任意波形
発生器４０３へのデータ転送やデジタイザ５０７からデ
ジタルシグナルプロセッサ５０８へのデータ転送をコン
トロールＣＰＵ５０１を介さずに行うことができること
によっても、転送時間が短縮される。

【００１５】しかしながら、デジタルシグナルプロセッ
サは非常に高価であるため、図５に示した試験装置のよ
うにこれを２個も使用することは、コスト上昇の原因と
なっていた。

【００１６】また、図５に示した試験装置は、図４の試
験装置よりは高速であるものの、試験装置全体としての
の動作速度の向上には限界があった。これは、任意波形
発生器５０３やデジタイザ５０７と比較して、デジタル
シグナルプロセッサ５０４，５０８の高速化が困難であ
るためである。すなわち、任意波形発生器５０３やデジ
タイザ５０７ｌは高速の動作が可能であるにも拘らず、
デジタルシグナルプロセッサ５０４，５０８の動作速度
が遅いために、試験装置の最高動作周波数を上げること
ができないという欠点を有していた。

【００１７】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、高速動作が可能な集積回路の
試験装置を安価に提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明に係わる集積回路
の試験装置は、所定の波形データに基づいて生成した入
力信号を集積回路に供給し、このときの集積回路の出力
信号を用いて当該集積回路の評価を行う、集積回路の試
験装置において、前記波形データを取り込んで記憶す
る、複数の任意波形発生器用メモリと、これらの任意波
形発生器用メモリから取り込んだ前記波形データに基づ
いて前記入力信号を生成する任意波形発生器と、前記集
積回路から取り込んだ前記出力信号を評価用データに変
換するデジタイザと、このデジタイザから取り込んだ前
記評価用出力データを記憶する、複数のデジタイザ用メ
モリと、前記波形データを生成して前記任意波形発生器
用メモリに格納するとともに、前記デジタイザ用メモリ
から取り込んだ前記評価用データを用いて所定の演算を
行うデジタルシグナルプロセッサと、このデジタルシグ
ナルプロセッサが行なう、前記波形データを生成するた
めの演算内容および前記評価データを用いて行なう演算
の内容を記憶するデジタルシグナルプロセッサ用メモリ
と、を備えたことを特徴とする。

【００１９】

【作用】本発明によれば、複数個の任意波形発生器用メ
モリを備えているので、デジタルシグナルプロセッサと
任意波形発生器用メモリとの間のデータ転送および任意
波形発生器用メモリと任意波形発生器との間のデータ転
送を同時に行うことができる。また、複数個のデジタイ
ザ用メモリを備えているので、デジタイザとデジタイザ
用メモリとの間のデータ転送およびデジタイザ用メモリ
とデジタルシグナルプロセッサとの間のデータ転送を同
時に行うことができる。

【００２０】したがって、任意波形発生器用メモリと任
意波形発生器との間のデータ転送を行っている期間中や
デジタイザとデジタイザ用メモリとの間のデータ転送を
行っている期間中もデジタルシグナルプロセッサを動作
させることができるので、処理速度の向上を図ることが
できる。

【００２１】

【実施例】以下、本発明の一実施例について、図１〜図
３を用いて説明する。図１は、本実施例に係わる集積回
路の試験装置の構成を概略的に示すブロック図である。

【００２２】同図において、コントロールＣＰＵ１０１
は、デジタルシグナルプロセッサ用のプログラムメモリ
１０３へのプログラムの格納等を行う。

【００２３】デジタルシグナルプロセッサ１０２は、プ
ログラムメモリ１０３に格納されたプログラムにしたが
って、任意波形発生器１０７（後述）に入力信号を生成
させるためのデータ（波形データ）を生成する。また、
評価用データ（集積回路１００から入力した出力信号を
デジタル化したデータ）をデジタイザ用メモリ１１０，
１１１から入力して、加減乗除算や、マトリックス演
算、変数の内部メモリへの記憶、条件判定（「ＩＦ」や
「ＦＯＲ」等）、サブルーチンの呼び出し等の演算処理
を行う。そして、このような演算処理の結果に基づいて
集積回路１００の評価を行い、この評価結果をコントロ
ールＣＰＵ１０１に対して出力する。なお、これらの処
理は、並行して行うことができる。

【００２４】任意波形発生器用メモリ１０４，１０５
は、それぞれ、バス１１３を介してデジタルシグナルプ
ロセッサ１０２から波形データを入力し、記憶する。

【００２５】任意波形発生器用マルチプレクサ１０６
は、任意波形発生器用メモリ１０４，１０５の一方の出
力を選択し、選択された任意波形発生器用メモリの出力
（波形データ）を任意波形発生器１０７に送る。

【００２６】任意波形発生器１０７は、マルチプレクサ
１０６から入力した波形データを用いて入力信号（アナ
ログ信号）を生成し、集積回路１００に対して出力す
る。

【００２７】デジタイザ１０８は、集積回路１００から
取り込んだ出力信号（アナログ信号）を評価用データに
変換して出力する。

【００２８】デジタイザ用マルチプレクサ１０９は、デ
ジタイザ１０８から入力した評価用データを、デジタイ
ザ用メモリ１１０またはデジタイザ用メモリ１１１の一
方に対して出力する。

【００２９】デジタイザ用メモリ１１０，１１１は、マ
ルチプレクサ１０９から入力した評価用データを記憶す
る。そして、これらのデジタイザ用メモリ１１０，１１
１に記憶された評価用データは、デジタルシグナルプロ
セッサ１０２によって読み出される。

【００３０】デジタル部１１２は、コントロールＣＰＵ
１０１やデジタルシグナルプロセッサ１０２から入力し
た制御信号に基づいて、マルチプレクサ１０６の入力の
選択、マルチプレクサ１０９の出力の選択、任意波形発
生器１０７やデジタイザ１０８の動作開始・終了の指示
等の制御を行う。

【００３１】図２は、任意波形発生器１０７の内部構成
を概略的に示すブロック図である。

【００３２】同図に示したように、この任意波形発生器
１０７は、マルチプレクサ１０６から入力したデジタル
信号を、まずＤ／Ａコンバータ２０１でアナログ信号に
変換し、次にローパスフィルタ２０２−１〜２０２−ｎ
のいずれかを通過させ（どのローパスフィルタを通過さ
せるかはデジタル部１１２により制御される）、最後に
アッテネータ２０３で減衰させて、集積回路１００に対
して出力するように構成されている。

【００３３】図３は、デジタイザ１０８の内部構成を概
略的に示すブロック図である。

【００３４】同図に示したように、このデジタイザ１０
８は、まず集積回路から入力したアナログの出力信号を
アンプ３０１で増幅し、次にローパスフィルタ３０２−
１〜３０２−ｎのいずれかを通過させ（どのローパスフ
ィルタを通過させるかはデジタル部１１２により制御さ
れる）、最後にＡ／Ｄコンバータ３０３でデジタル化し
て、マルチプレクサ１０９に対して出力するように構成
されている。

【００３５】次に、本実施例に係わる集積回路の試験装
置の動作について説明する。

【００３６】まず、コントロールＣＰＵ１０１が、試験
の内容に応じたプログラムを、バス１１３およびデジタ
ルシグナルプロセッサ１０２を介して、プログラムメモ
リ１０３内に格納する。

【００３７】デジタル部１１２の制御により、デジタル
シグナルプロセッサ１０２で生成された波形データが、
このデジタルシグナルプロセッサ１０２から出力され、
バス１１３を介して任意波形発生器用メモリ１０４，１
０５の一方（ここでは任意波形発生器用メモリ１０４と
する）に順次格納される。この任意波形発生器用メモリ
１０４内の全格納領域に波形データが格納されると、デ
ジタル部１１２の制御により、この任意波形発生器用メ
モリ１０４に格納されたデータがマルチプレクサ１０６
に対して出力される。このとき、デジタル部１１２は、
任意波形発生器用メモリ１０４の出力がマルチプレクサ
１０６によって選択されるように、このマルチプレクサ
１０６を制御する。続いて、デジタル部１１２は、任意
波形発生器１０７の動作を開始させる。そして、任意波
形発生器１０７の出力する入力信号を集積回路１００が
取り込むように、この集積回路１００を制御する。

【００３８】また、任意波形発生器用メモリ１０４が波
形データを出力している間、デジタル部１１２は、デジ
タルシグナルプロセッサ１０２が出力する波形データを
任意波形発生器用メモリ１０５に格納させる。そして、
この任意波形発生器用メモリ１０５内の全格納領域に波
形データが格納されると（このとき任意波形発生器用メ
モリ１０４内のデータはすべて出力されているものとす
る）、デジタル部１１２はマルチプレクサ１０６を切り
換えて、任意波形発生器用メモリ１０５の出力が選択さ
れるようにする。以下、同様にして、波形データを格納
する任意波形発生器用メモリと出力する任意波形発生器
用メモリとを順次切り換える。

【００３９】集積回路１００は、上述のようにして入力
信号を入力すると、この入力信号を用いて所定の動作を
行い、出力信号を出力する。デジタル部１１２は、集積
回路１００から入力した制御信号によって、出力信号が
出力されたことを認識する。そして、出力信号の出力が
開始されると、デジタル部１１２は、デジタイザ１０８
の動作を開始させて評価用データを出力させるととも、
この評価用データの出力先としてデジタイザ用メモリ１
１０，１１１の一方が選択されるようにマルチプレクサ
１０９を制御する（ここではデジタイザ用メモリ１１０
が選択されるものとする）。デジタイザ用メモリ１１０
内の全格納領域に評価用データが格納されると、デジタ
ル部１１２の制御により、デジタイザ用メモリ１１０に
格納されたデータが順次出力され、デジタルシグナルプ
ロセッサ１０２によって取り込まれる。

【００４０】また、デジタイザ用メモリ１１０が評価用
データを出力している間、デジタル部１１２は、デジタ
イザ１０８が出力する評価用データがデジタイザ用メモ
リ１１１に格納されるように、マルチプレクサ１０９を
切り換える。そして、このデジタイザ用メモリ１１１内
の全格納領域に評価用データが格納されると（このとき
デジタイザ用メモリ１１０内のデータはすべて出力され
ているものとする）、デジタル部１１２はデジタイザ用
メモリ１１１からの出力を開始するとともに、マルチプ
レクサ１０８の出力先を切り換えて、デジタイザ用メモ
リ１１０に評価用データが格納されるようにする。以
下、同様にして、評価用データを格納するデジタイザ用
メモリと出力するデジタイザ用メモリとを順次切り換え
る。

【００４１】デジタルシグナルプロセッサ１０２は、プ
ログラムメモリ１０３内のプログラムにしたがって、上
述したような波形データの生成と評価用データの処理
（すなわち集積回路の評価のための処理）とを平行して
行う。

【００４２】このように、本実施例の試験装置によれ
ば、２個の任意波形発生器用メモリを備えているので、
一方のメモリが波形データを出力しているときは他方の
メモリに対して格納を行うことができる。したがって、
任意波形発生器用メモリから任意波形発生器１０７に波
形データが取り込まれている最中でもデジタルシグナル
プロセッサ１０２が動作を中断して待機する必要がない
ので、波形データを生成する際の効率を高め、これによ
り処理速度を向上させることができる。

【００４３】同様に、デジタイザ用メモリをそれぞれ２
個ずつ備えているので、一方のメモリが評価用データを
出力しているときは他方のメモリに対して格納を行うこ
とができ、これにより処理速度を向上させることができ
る。

【００４４】そして、このようにデジタルシグナルプロ
セッサ１０２が動作を中断させる必要がないことにより
処理効率が向上するので、デジタルシグナルプロセッサ
１０２が１個しかなくても高速処理が可能となる。した
がって、試験装置を安価に製造することができる。

【００４５】また、このデジタルシグナルプロセッサ１
０２から任意波形発生器１０７へのデータ転送およびデ
ジタイザ１０８からデジタルシグナルプロセッサ１０２
へのデータ転送をコントロールＣＰＵ１０１を介さずに
行うことができるように構成されており、この点でも処
理速度が向上する。

【００４６】さらに、このような構成によれば、コント
ロールＣＰＵ１０１を用いて行う処理を低減させること
ができ、この点でも処理速度が向上する。

【００４７】なお、本実施例では任意波形発生器用メモ
リおよびデジタイザ用メモリの数をそれぞれ２個ずつと
したが、３個以上であってもよいことはもちろんであ
る。

【００４８】また、本実施例ではデジタルシグナルプロ
セッサを１個のみ使用することとしたが、２個以上のデ
ジタルシグナルプロセッサをバス１１３に接続すること
としてもよい。この場合、コストを低減することができ
るという効果は損なわれるが、処理速度をいっそう向上
させることができる。

【００４９】

【発明の効果】以上詳細に説明したように、本発明によ
れば、高速動作が可能な集積回路の試験装置を安価に提
供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる集積回路の試験装置
の構成を概略的に示すブロック図である。

【図２】図１に示した集積回路の試験装置の任意波形発
生器の内部構成を示すブロック図である。

【図３】図１に示した集積回路の試験装置のデジタイザ
の内部構成を示すブロック図である。

【図４】従来の集積回路の試験装置の構成を概略的に示
すブロック図である。

【図５】従来の集積回路の試験装置の構成を概略的に示
すブロック図である。

【符号の説明】

１００ 集積回路 １０１ コントロールＣＰＵ １０２ デジタルシグナルプロセッサ １０３ プログラムメモリ １０４，１０５ 任意波形発生器用メモリ １０６ 任意波形発生器用マルチプレクサ １０７ 任意波形発生器 １０８ デジタイザ １０９ デジタイザ用マルチプレクサ １１０，１１１ デジタイザ用メモリ １１２ デジタル部 １１３ バス

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定の波形データに基づいて生成した入力
   信号を集積回路に供給し、このときの集積回路の出力信
   号を用いて当該集積回路の評価を行う、集積回路の試験
   装置において、 前記波形データを取り込んで記憶する、複数の任意波形
   発生器用メモリと、 これらの任意波形発生器用メモリから取り込んだ前記波
   形データに基づいて前記入力信号を生成する任意波形発
   生器と、 前記集積回路から取り込んだ前記出力信号を評価用デー
   タに変換するデジタイザと、 このデジタイザから取り込んだ前記評価用出力データを
   記憶する、複数のデジタイザ用メモリと、 前記波形データを生成して前記任意波形発生器用メモリ
   に格納するとともに、前記デジタイザ用メモリから取り
   込んだ前記評価用データを用いて所定の演算を行うデジ
   タルシグナルプロセッサと、 このデジタルシグナルプロセッサが行なう、前記波形デ
   ータを生成するための演算内容および前記評価データを
   用いて行なう演算の内容を記憶するデジタルシグナルプ
   ロセッサ用メモリと、 を備えたことを特徴とする集積回路の試験装置。