JPH06326124A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH06326124A JPH06326124A JP11189993A JP11189993A JPH06326124A JP H06326124 A JPH06326124 A JP H06326124A JP 11189993 A JP11189993 A JP 11189993A JP 11189993 A JP11189993 A JP 11189993A JP H06326124 A JPH06326124 A JP H06326124A
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- semiconductor device
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- gate electrode
- polysilicon gate
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Abstract
(57)【要約】
【目的】 ＮＭＯＳ半導体装置のポリシリコンゲート電
極の形成にあたり、膜厚、不純物注入ドーズ量、熱処理
温度を適切に設定して形成することにより、ゲート空乏
化が起きず、しきい値電圧やフラットバンド電圧のシフ
ト、耐圧劣化、高速動作に対する障害といった諸問題を
解決する。 【構成】 Ａｓ注入によりポリシリコンゲート電極を形
成するＮＭＯＳ半導体装置の製造方法において、注入ド
ーズ量を３Ｅ１５ｃｍ-2以上で不純物注入を行ないかつ
その後８００℃以上で熱処理を行なう工程、あるいは、
注入ドーズ量を２Ｅ１５ｃｍ-2以上で不純物注入を行な
いかつその後８５０℃以上で熱処理を行なう工程を含
み、膜厚２００ｎｍ以上のポリシリコンゲート電極を形
成することにより、特性の優れたＮＭＯＳ半導体装置が
得られる。
極の形成にあたり、膜厚、不純物注入ドーズ量、熱処理
温度を適切に設定して形成することにより、ゲート空乏
化が起きず、しきい値電圧やフラットバンド電圧のシフ
ト、耐圧劣化、高速動作に対する障害といった諸問題を
解決する。 【構成】 Ａｓ注入によりポリシリコンゲート電極を形
成するＮＭＯＳ半導体装置の製造方法において、注入ド
ーズ量を３Ｅ１５ｃｍ-2以上で不純物注入を行ないかつ
その後８００℃以上で熱処理を行なう工程、あるいは、
注入ドーズ量を２Ｅ１５ｃｍ-2以上で不純物注入を行な
いかつその後８５０℃以上で熱処理を行なう工程を含
み、膜厚２００ｎｍ以上のポリシリコンゲート電極を形
成することにより、特性の優れたＮＭＯＳ半導体装置が
得られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関するものであり、特に、ゲート空乏化が起こら
ず、低抵抗のゲート電極を備えたＮＭＯＳ半導体装置と
その製造方法に関するものである。
方法に関するものであり、特に、ゲート空乏化が起こら
ず、低抵抗のゲート電極を備えたＮＭＯＳ半導体装置と
その製造方法に関するものである。
【０００２】
【従来の技術】一般にＬＳＩプロセスにおいては、微細
化が進むにつれてその工程数が増加する傾向にある。そ
の中でも特にＭＯＳ半導体プロセスの場合には、微細化
に伴う短チャネル効果やホットキャリア効果といった種
々の問題が生じてくる。
化が進むにつれてその工程数が増加する傾向にある。そ
の中でも特にＭＯＳ半導体プロセスの場合には、微細化
に伴う短チャネル効果やホットキャリア効果といった種
々の問題が生じてくる。
【０００３】たとえば、現在のＣＭＯＳデバイスにおい
ては、共通ゲートとしてｎ＋を導入したポリシリコンゲ
ートが広く用いられている。そのため、ｎチャネル側を
表面チャネル型、ｐチャネル側を埋込チャネル型にする
ことが多い。しかしながら、微細化が進み、サブハーフ
ミクロン以下のプロセスになると、埋込チャネル型では
短チャネル効果の抑制が困難になるため、ｐチャネル側
も表面チャネル型に移行せざるを得ない状況になる。こ
の場合、新たにデュアルゲートすなわちｐ＋、ｎ＋注入
ポリシリコンゲート（ｐチャネル側のゲートにｐ＋、ｎ
チャネル側のゲートにｎ＋の不純物イオンの注入を行な
って、二元的に低抵抗化を図ったポリシリコンゲート）
や、サリサイドの採用が必要となり、工程数は増加して
しまう。
ては、共通ゲートとしてｎ＋を導入したポリシリコンゲ
ートが広く用いられている。そのため、ｎチャネル側を
表面チャネル型、ｐチャネル側を埋込チャネル型にする
ことが多い。しかしながら、微細化が進み、サブハーフ
ミクロン以下のプロセスになると、埋込チャネル型では
短チャネル効果の抑制が困難になるため、ｐチャネル側
も表面チャネル型に移行せざるを得ない状況になる。こ
の場合、新たにデュアルゲートすなわちｐ＋、ｎ＋注入
ポリシリコンゲート（ｐチャネル側のゲートにｐ＋、ｎ
チャネル側のゲートにｎ＋の不純物イオンの注入を行な
って、二元的に低抵抗化を図ったポリシリコンゲート）
や、サリサイドの採用が必要となり、工程数は増加して
しまう。
【０００４】さらに、微細化に伴う短チャネル効果を抑
制するために、素子構造を埋込型から表面型にするだけ
でなく、ソース／ドレイン接合深さをより浅くすること
も広く検討されている。
制するために、素子構造を埋込型から表面型にするだけ
でなく、ソース／ドレイン接合深さをより浅くすること
も広く検討されている。
【０００５】ｐ＋、ｎ＋注入ゲートの採用にあたり、ゲ
ートの低抵抗化としては一般にイオン注入が用いられて
いる。しかし、ｎ＋注入ポリシリコンゲートにおいてｎ
＋不純物としてＡｓ（砒素）を用いた場合には、ｎ＋不
純物としてＰ（燐）を用いた場合や、ｐ＋注入ポリシリ
コンゲートにおいてｐ＋不純物としてＢ（硼素）を用い
た場合と比較してポリシリコン中の拡散速度が低い。こ
のため十分な低抵抗化ができず、ゲートが空乏化してし
まうという問題が生じていた。この結果、しきい値電圧
やフラットバンド電圧のシフト、耐圧劣化、高速動作へ
の障害といった諸問題が生じ、所望のＭＯＳ特性（トラ
ンジスタ特性）が得られなかった。
ートの低抵抗化としては一般にイオン注入が用いられて
いる。しかし、ｎ＋注入ポリシリコンゲートにおいてｎ
＋不純物としてＡｓ（砒素）を用いた場合には、ｎ＋不
純物としてＰ（燐）を用いた場合や、ｐ＋注入ポリシリ
コンゲートにおいてｐ＋不純物としてＢ（硼素）を用い
た場合と比較してポリシリコン中の拡散速度が低い。こ
のため十分な低抵抗化ができず、ゲートが空乏化してし
まうという問題が生じていた。この結果、しきい値電圧
やフラットバンド電圧のシフト、耐圧劣化、高速動作へ
の障害といった諸問題が生じ、所望のＭＯＳ特性（トラ
ンジスタ特性）が得られなかった。
【０００６】また、工程数を低減するために注入ゲート
とソース／ドレイン領域の形成を同時イオン注入で行な
いたいという要求もある。しかし、ゲートの空乏化を抑
制することとソース／ドレインを浅い接合にすることは
トレードオフの関係にあり、同時イオン注入によりこれ
らを所望の特性が得られるよう制御することは困難であ
った。
とソース／ドレイン領域の形成を同時イオン注入で行な
いたいという要求もある。しかし、ゲートの空乏化を抑
制することとソース／ドレインを浅い接合にすることは
トレードオフの関係にあり、同時イオン注入によりこれ
らを所望の特性が得られるよう制御することは困難であ
った。
【０００７】さらに注入条件、活性化条件に関する問題
として、ソース／ドレイン領域の残留欠陥の発生があ
る。残留欠陥とはＡｓ注入によってアモルファス化され
た領域（ソース／ドレイン領域上部）が熱処理によって
再結晶化する際に、Ａ／Ｃ界面（アモルファスと結晶と
の界面）に残留する欠陥のことである。この欠陥は接合
界面に比較的近い位置にあるために、接合リーク電流の
原因となる。これを避けるための方法として、プリアモ
ルファス化が提案されている。この方法は高エネルギー
シリコンイオン注入を用いて、不純物注入前にソース／
ドレイン接合位置より十分深いところにＡ／Ｃ界面を形
成し、残留欠陥の影響を避けようとするものである。こ
の方法は残留欠陥の影響を防止するという意味では極め
て有効であると考えられるが、工程数の増加は避けられ
ない。
として、ソース／ドレイン領域の残留欠陥の発生があ
る。残留欠陥とはＡｓ注入によってアモルファス化され
た領域（ソース／ドレイン領域上部）が熱処理によって
再結晶化する際に、Ａ／Ｃ界面（アモルファスと結晶と
の界面）に残留する欠陥のことである。この欠陥は接合
界面に比較的近い位置にあるために、接合リーク電流の
原因となる。これを避けるための方法として、プリアモ
ルファス化が提案されている。この方法は高エネルギー
シリコンイオン注入を用いて、不純物注入前にソース／
ドレイン接合位置より十分深いところにＡ／Ｃ界面を形
成し、残留欠陥の影響を避けようとするものである。こ
の方法は残留欠陥の影響を防止するという意味では極め
て有効であると考えられるが、工程数の増加は避けられ
ない。
【０００８】
【発明が解決しようとする課題】以上のように注入ポリ
シリコンゲートおよびソース／ドレイン領域の形成には
種々の相入れない要因があるが、出願人は数多くの実験
を繰り返すことにより、多くのパラメータに対して適切
に条件設定を行なうことで、上述したすべての問題点を
克服し得る条件が存在することを見出した。本発明にお
いては、注入ポリシリコンゲートおよびソース／ドレイ
ン領域の形成条件を規定することにより、ゲートの空乏
化が起こらない注入ゲートを形成すること、および、前
記注入ゲートと残留欠陥のない浅い接合を有するソース
／ドレイン領域を同時イオン注入により形成することに
より、ゲート品質を向上し、また、ソース／ドレイン接
合リーク電流を低減し、かつ、工程数の低減して歩留ま
りの良い半導体装置およびその製造方法を提供すること
を目的とする。
シリコンゲートおよびソース／ドレイン領域の形成には
種々の相入れない要因があるが、出願人は数多くの実験
を繰り返すことにより、多くのパラメータに対して適切
に条件設定を行なうことで、上述したすべての問題点を
克服し得る条件が存在することを見出した。本発明にお
いては、注入ポリシリコンゲートおよびソース／ドレイ
ン領域の形成条件を規定することにより、ゲートの空乏
化が起こらない注入ゲートを形成すること、および、前
記注入ゲートと残留欠陥のない浅い接合を有するソース
／ドレイン領域を同時イオン注入により形成することに
より、ゲート品質を向上し、また、ソース／ドレイン接
合リーク電流を低減し、かつ、工程数の低減して歩留ま
りの良い半導体装置およびその製造方法を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明は、Ａｓイオン注
入によりポリシリコンゲート電極を形成するＮＭＯＳ半
導体装置の製造方法において、注入ドーズ量３Ｅ１５ｃ
ｍ-2以上で不純物注入を行ないかつその後８００℃以上
で熱処理を行なう工程、あるいは、注入ドーズ量２Ｅ１
５ｃｍ-2以上で不純物注入を行ないかつその後８５０℃
以上で熱処理を行なう工程を含み、膜厚２００ｎｍ以上
のポリシリコンゲート電極を形成することを特徴とす
る。
入によりポリシリコンゲート電極を形成するＮＭＯＳ半
導体装置の製造方法において、注入ドーズ量３Ｅ１５ｃ
ｍ-2以上で不純物注入を行ないかつその後８００℃以上
で熱処理を行なう工程、あるいは、注入ドーズ量２Ｅ１
５ｃｍ-2以上で不純物注入を行ないかつその後８５０℃
以上で熱処理を行なう工程を含み、膜厚２００ｎｍ以上
のポリシリコンゲート電極を形成することを特徴とす
る。
【００１０】さらに本発明は、Ａｓイオン注入によりポ
リシリコンゲート電極を形成するＮＭＯＳ半導体装置の
製造方法において、注入ドーズ量３Ｅ１５ｃｍ-2以上で
不純物注入を行ないかつその後８５０℃以上で熱処理を
行なう工程を含み、膜厚３５０ｎｍ以上のポリシリコン
ゲート電極を形成することを特徴とする。
リシリコンゲート電極を形成するＮＭＯＳ半導体装置の
製造方法において、注入ドーズ量３Ｅ１５ｃｍ-2以上で
不純物注入を行ないかつその後８５０℃以上で熱処理を
行なう工程を含み、膜厚３５０ｎｍ以上のポリシリコン
ゲート電極を形成することを特徴とする。
【００１１】さらに本発明は、Ａｓイオン注入によりポ
リシリコンゲート電極およびソース／ドレイン領域を形
成するＮＭＯＳ半導体装置の製造方法において、注入エ
ネルギー３０〜４０ＫｅＶ、注入ドーズ量２Ｅ１５〜３
Ｅ１５ｃｍ-2で不純物注入を行ないかつその後８００〜
９００℃で熱処理を行なう工程を含み、膜厚２００〜３
５０ｎｍのポリシリコンゲート電極および深さ１５０ｎ
ｍ以下の接合を有するソース／ドレイン領域を形成する
ことを特徴とする。
リシリコンゲート電極およびソース／ドレイン領域を形
成するＮＭＯＳ半導体装置の製造方法において、注入エ
ネルギー３０〜４０ＫｅＶ、注入ドーズ量２Ｅ１５〜３
Ｅ１５ｃｍ-2で不純物注入を行ないかつその後８００〜
９００℃で熱処理を行なう工程を含み、膜厚２００〜３
５０ｎｍのポリシリコンゲート電極および深さ１５０ｎ
ｍ以下の接合を有するソース／ドレイン領域を形成する
ことを特徴とする。
【００１２】さらに本発明は、Ａｓイオン注入によりポ
リシリコンゲート電極およびソース／ドレイン領域を形
成するＮＭＯＳ半導体装置の製造方法において、注入エ
ネルギー３０〜４０ＫｅＶ、注入ドーズ量２Ｅ１５〜３
Ｅ１５ｃｍ-2で不純物注入を行ないかつその後９００℃
付近で６０ｍｉｎ．程度熱処理を行なう工程を含み、膜
厚２００〜３５０ｎｍのポリシリコンゲート電極および
深さ１５０ｎｍ以下の接合を有するソース／ドレイン領
域を形成することを特徴とする。
リシリコンゲート電極およびソース／ドレイン領域を形
成するＮＭＯＳ半導体装置の製造方法において、注入エ
ネルギー３０〜４０ＫｅＶ、注入ドーズ量２Ｅ１５〜３
Ｅ１５ｃｍ-2で不純物注入を行ないかつその後９００℃
付近で６０ｍｉｎ．程度熱処理を行なう工程を含み、膜
厚２００〜３５０ｎｍのポリシリコンゲート電極および
深さ１５０ｎｍ以下の接合を有するソース／ドレイン領
域を形成することを特徴とする。
【００１３】さらに本発明は、ＮＭＯＳ半導体装置にお
いて、上述した各製造方法により製造されたことを特徴
とする。
いて、上述した各製造方法により製造されたことを特徴
とする。
【００１４】
【作用】この発明によれば、ゲート空乏化が起きないた
め、しきい値電圧やフラットバンド電圧のシフト、耐圧
劣化、高速動作に対する傷害といった諸問題が解決され
る。
め、しきい値電圧やフラットバンド電圧のシフト、耐圧
劣化、高速動作に対する傷害といった諸問題が解決され
る。
【００１５】さらにこの発明によれば、ポリシリコンゲ
ートの低抵抗化、およびソース／ドレイン領域の形成を
同時注入により行なうことができるので、製造工程の簡
略化が図られる。
ートの低抵抗化、およびソース／ドレイン領域の形成を
同時注入により行なうことができるので、製造工程の簡
略化が図られる。
【００１６】さらにこの発明によれば、Ａ／Ｃ界面の残
留欠陥が発生しないため、プリアモルファス化の工程を
省略することができ、また、接合リーク電流が極めて低
い半導体装置を得ることができる。
留欠陥が発生しないため、プリアモルファス化の工程を
省略することができ、また、接合リーク電流が極めて低
い半導体装置を得ることができる。
【００１７】
【実施例】以下実施例により本発明のＮＭＯＳ半導体装
置における注入ポリシリコンゲート電極の形成方法を詳
細に説明する。なお、試料については通常のＭＯＳ型半
導体装置のゲート電極の形成と同様に形成することがで
きる。すなわち、基板上にゲート酸化膜を形成し、その
上にポリシリコン層を形成した後、ゲート電極となる部
分を残すようにポリシリコン層を選択的に除去する。さ
らに、ソース／ドレイン領域となる部分に不純物を拡散
し、全面に絶縁膜を形成すればよい。また、本実施例に
おける試料の作成条件は以下のとおりである。 基 板：Ｐ型２０Ωｃｍ シリコンウェハ（不純物密
度；６Ｅ１５ｃｍ-2） ゲート酸化膜厚 ：１２０Å
（ウェット酸化） ポリシリコン膜厚：２０００Å，３５００Å
置における注入ポリシリコンゲート電極の形成方法を詳
細に説明する。なお、試料については通常のＭＯＳ型半
導体装置のゲート電極の形成と同様に形成することがで
きる。すなわち、基板上にゲート酸化膜を形成し、その
上にポリシリコン層を形成した後、ゲート電極となる部
分を残すようにポリシリコン層を選択的に除去する。さ
らに、ソース／ドレイン領域となる部分に不純物を拡散
し、全面に絶縁膜を形成すればよい。また、本実施例に
おける試料の作成条件は以下のとおりである。 基 板：Ｐ型２０Ωｃｍ シリコンウェハ（不純物密
度；６Ｅ１５ｃｍ-2） ゲート酸化膜厚 ：１２０Å
（ウェット酸化） ポリシリコン膜厚：２０００Å，３５００Å
【００１８】図１は、Ａｓ注入ゲートＭＯＳキャパシタ
における諸量の注入エネルギーに対する依存性を示すグ
ラフであり、ポリシリコン膜厚２０００Åおよび３５０
０Å、ドーズ量６Ｅ１５ｃｍ-2、活性化温度９００℃
（６０ｍｉｎ．）で作成した試料についてのものであ
る。図中点線はゲート空乏化および不純物突き抜けが起
こらない場合の各理論値である。（ａ）乃至（ｄ）のい
ずれも理論値によく一致しており、注入エネルギーに対
して顕著な依存性は見られない。これは、適度な活性化
条件下では注入不純物がポリシリコン膜内にほぼ均一に
拡散するために、注入エネルギー依存性を示さず、ま
た、ゲート空乏化も起こらないことを示している。ま
た、（ｂ）により不純物の酸化膜突き抜けがないことも
理解できる。これは、不純物としてＡｓを用いた場合に
は、質量数が大きく投影飛程が浅いため、通常用いられ
る注入エネルギーでは突き抜けが起こらないことを表わ
している。
における諸量の注入エネルギーに対する依存性を示すグ
ラフであり、ポリシリコン膜厚２０００Åおよび３５０
０Å、ドーズ量６Ｅ１５ｃｍ-2、活性化温度９００℃
（６０ｍｉｎ．）で作成した試料についてのものであ
る。図中点線はゲート空乏化および不純物突き抜けが起
こらない場合の各理論値である。（ａ）乃至（ｄ）のい
ずれも理論値によく一致しており、注入エネルギーに対
して顕著な依存性は見られない。これは、適度な活性化
条件下では注入不純物がポリシリコン膜内にほぼ均一に
拡散するために、注入エネルギー依存性を示さず、ま
た、ゲート空乏化も起こらないことを示している。ま
た、（ｂ）により不純物の酸化膜突き抜けがないことも
理解できる。これは、不純物としてＡｓを用いた場合に
は、質量数が大きく投影飛程が浅いため、通常用いられ
る注入エネルギーでは突き抜けが起こらないことを表わ
している。
【００１９】図２は、ポリシリコン膜厚２０００Åおよ
び３５００Å、注入エネルギー４０ＫｅＶ、ドーズ量３
Ｅ１５、６Ｅ１５ｃｍ-2とした場合のＭＯＳキャパシタ
緒量の活性化温度依存性を示す。活性化時間は６０ｍｉ
ｎ．一定とした。図中点線はゲート空乏化および不純物
突き抜けが起こらない場合の各理論値である。（ａ）、
（ｃ）、（ｄ）から、活性化温度８００℃の場合、ポリ
シリコン膜厚３５００Åではドーズ量の大小によらずゲ
ート空乏化が起きるが、ポリシリコン膜厚２０００Åで
はドーズ量３Ｅ１５ｃｍ-2でわずかな空乏化が起こる程
度であることがわかる。なお、図２（ａ）においては、
蓄積容量Ｃｍａｘが小さいほど空乏化が起き、（ｃ）、
（ｄ）においてはそれぞれフラットバンド電圧、しきい
値電圧が高いほど空乏化が起きていることがわかる。こ
のように８００℃を境界として空乏化の起き易さが非常
に変化する理由は、この温度が急激な拡散の起こる臨界
点であることを示している。したがってこれ以上の温度
であれば、注入不純物はポリシリコン膜中に均一に拡散
し、注入エネルギー依存性を示さない。つまり、注入エ
ネルギーはゲート形成条件にほとんど影響を与えないと
考えることができる。活性化温度が８５０℃の場合に
は、少なくともドーズ量３Ｅ１５ｃｍ-2以上であればポ
リシリコン膜厚３５００Åでも空乏化は起こらない。こ
の温度では不純物はほぼ均一に拡散するため、ポリシリ
コン膜厚２０００Åでは、 （２０００／３５００）×３Ｅ１５ ｃｍ-2 以上であれば、ゲート空乏化は起こらないことが理解で
きる。
び３５００Å、注入エネルギー４０ＫｅＶ、ドーズ量３
Ｅ１５、６Ｅ１５ｃｍ-2とした場合のＭＯＳキャパシタ
緒量の活性化温度依存性を示す。活性化時間は６０ｍｉ
ｎ．一定とした。図中点線はゲート空乏化および不純物
突き抜けが起こらない場合の各理論値である。（ａ）、
（ｃ）、（ｄ）から、活性化温度８００℃の場合、ポリ
シリコン膜厚３５００Åではドーズ量の大小によらずゲ
ート空乏化が起きるが、ポリシリコン膜厚２０００Åで
はドーズ量３Ｅ１５ｃｍ-2でわずかな空乏化が起こる程
度であることがわかる。なお、図２（ａ）においては、
蓄積容量Ｃｍａｘが小さいほど空乏化が起き、（ｃ）、
（ｄ）においてはそれぞれフラットバンド電圧、しきい
値電圧が高いほど空乏化が起きていることがわかる。こ
のように８００℃を境界として空乏化の起き易さが非常
に変化する理由は、この温度が急激な拡散の起こる臨界
点であることを示している。したがってこれ以上の温度
であれば、注入不純物はポリシリコン膜中に均一に拡散
し、注入エネルギー依存性を示さない。つまり、注入エ
ネルギーはゲート形成条件にほとんど影響を与えないと
考えることができる。活性化温度が８５０℃の場合に
は、少なくともドーズ量３Ｅ１５ｃｍ-2以上であればポ
リシリコン膜厚３５００Åでも空乏化は起こらない。こ
の温度では不純物はほぼ均一に拡散するため、ポリシリ
コン膜厚２０００Åでは、 （２０００／３５００）×３Ｅ１５ ｃｍ-2 以上であれば、ゲート空乏化は起こらないことが理解で
きる。
【００２０】以上の結果から、膜厚２００ｎｍ以上のポ
リシリコンゲート電極をＡｓイオン注入を用いて低抵抗
化する場合、３Ｅ１５ｃｍ-2以上の注入ドーズ量で、か
つ、８００℃以上の熱処理、すなわち活性化を行なうこ
と、あるいは、２Ｅ１５ｃｍ-2以上の注入ドーズ量で、
かつ、８５０℃以上の熱処理、すなわち活性化を行なう
ことにより、ゲート空乏化の起こらない十分低抵抗化さ
れたゲート電極を作成することが可能となる。
リシリコンゲート電極をＡｓイオン注入を用いて低抵抗
化する場合、３Ｅ１５ｃｍ-2以上の注入ドーズ量で、か
つ、８００℃以上の熱処理、すなわち活性化を行なうこ
と、あるいは、２Ｅ１５ｃｍ-2以上の注入ドーズ量で、
かつ、８５０℃以上の熱処理、すなわち活性化を行なう
ことにより、ゲート空乏化の起こらない十分低抵抗化さ
れたゲート電極を作成することが可能となる。
【００２１】また、膜厚３５０ｎｍ以上のポリシリコン
ゲート電極をＡｓイオン注入を用いて低抵抗化する場
合、３Ｅ１５ｃｍ-2以上の注入ドーズ量で、かつ、８５
０℃以上の熱処理、すなわち活性化を行なうことによ
り、ゲート空乏化の起こらない十分低抵抗化されたゲー
ト電極を作成することが可能となる。
ゲート電極をＡｓイオン注入を用いて低抵抗化する場
合、３Ｅ１５ｃｍ-2以上の注入ドーズ量で、かつ、８５
０℃以上の熱処理、すなわち活性化を行なうことによ
り、ゲート空乏化の起こらない十分低抵抗化されたゲー
ト電極を作成することが可能となる。
【００２２】なお、上記の膜厚２００ｎｍ以上、３５０
ｎｍ以上という各値はそれぞれ、上述した種々の条件と
共働して優れた特性のポリシリコンゲート電極を形成す
るに寄与するものである。
ｎｍ以上という各値はそれぞれ、上述した種々の条件と
共働して優れた特性のポリシリコンゲート電極を形成す
るに寄与するものである。
【００２３】次に、ＮＭＯＳ半導体装置の製造方法に関
する他の実施例を説明する。この実施例においては、深
さ１５０ｎｍ以下の浅い接合を有するソース／ドレイン
の形成と、膜厚２００〜３５０ｎｍの注入ポリシリコン
ゲートの形成を、Ａｓの同時イオン注入で行なうもので
ある。
する他の実施例を説明する。この実施例においては、深
さ１５０ｎｍ以下の浅い接合を有するソース／ドレイン
の形成と、膜厚２００〜３５０ｎｍの注入ポリシリコン
ゲートの形成を、Ａｓの同時イオン注入で行なうもので
ある。
【００２４】なお、上記の膜厚２００〜３５０ｎｍおよ
び深さ１５０ｎｍ以下という各値はそれぞれ、以下に述
べる種々の条件と共働して優れた特性のポリシリコンゲ
ート電極およびソース／ドレイン領域を形成するに寄与
するものである。
び深さ１５０ｎｍ以下という各値はそれぞれ、以下に述
べる種々の条件と共働して優れた特性のポリシリコンゲ
ート電極およびソース／ドレイン領域を形成するに寄与
するものである。
【００２５】
【００２６】表１には、ＳＩＭＳ分析により求めたソー
ス／ドレインの接合深さと注入条件との関係を示す。こ
のときの熱処理条件は、９００℃、６０ｍｉｎ．であ
る。１５０ｎｍ以下の接合深さを得るためには、注入エ
ネルギーを３０〜４０ＫｅＶ、かつ、ドーズ量を１Ｅ１
５〜３Ｅ１５ｃｍ-2にする必要がある。また、熱処理条
件を９００℃、６０ｍｉｎ．以下としてもよい。ただ
し、ドーズ量１Ｅ１５ｃｍ-2以下では抵抗が高くなりす
ぎてしまい、不適当である。この条件と、上述した第１
の実施例における条件とから、注入エネルギーを３０〜
４０ＫｅＶ、ドーズ量を２Ｅ１５〜３Ｅ１５ｃｍ-2の範
囲で適切に設定し、熱処理（活性化）を８００〜９００
℃で行なうことにより、深さ１５０ｎｍ以下の浅い接合
を有するソース／ドレインと、膜厚２００〜３５０ｎｍ
の範囲でゲート空乏化のないポリシリコンゲートの同時
イオン注入による形成が可能となる。
ス／ドレインの接合深さと注入条件との関係を示す。こ
のときの熱処理条件は、９００℃、６０ｍｉｎ．であ
る。１５０ｎｍ以下の接合深さを得るためには、注入エ
ネルギーを３０〜４０ＫｅＶ、かつ、ドーズ量を１Ｅ１
５〜３Ｅ１５ｃｍ-2にする必要がある。また、熱処理条
件を９００℃、６０ｍｉｎ．以下としてもよい。ただ
し、ドーズ量１Ｅ１５ｃｍ-2以下では抵抗が高くなりす
ぎてしまい、不適当である。この条件と、上述した第１
の実施例における条件とから、注入エネルギーを３０〜
４０ＫｅＶ、ドーズ量を２Ｅ１５〜３Ｅ１５ｃｍ-2の範
囲で適切に設定し、熱処理（活性化）を８００〜９００
℃で行なうことにより、深さ１５０ｎｍ以下の浅い接合
を有するソース／ドレインと、膜厚２００〜３５０ｎｍ
の範囲でゲート空乏化のないポリシリコンゲートの同時
イオン注入による形成が可能となる。
【００２７】ＮＭＯＳ半導体装置の製造方法に関するさ
らに好適な他の実施例を説明する。この実施例において
は、残留欠陥のない１５０ｎｍ以下の浅い接合を有する
ソース／ドレインの形成と、膜厚２００〜３５０ｎｍの
注入ポリシリコンゲートの形成をＡｓの同時イオン注入
で行なうものである。
らに好適な他の実施例を説明する。この実施例において
は、残留欠陥のない１５０ｎｍ以下の浅い接合を有する
ソース／ドレインの形成と、膜厚２００〜３５０ｎｍの
注入ポリシリコンゲートの形成をＡｓの同時イオン注入
で行なうものである。
【００２８】 ただし、条件Ａ乃至Ｃにおいて、いずれも活性化温度は
９００℃、活性化時間は６０ｍｉｎ．であり、ドーズ量
はそれぞれ、 条件Ａ：１Ｅ１５ｃｍ-2， 条件Ｂ：３Ｅ１５ｃｍ-2， 条件Ｃ：５Ｅ１５ｃｍ-2， である。また、条件ＤおよびＥにおいて、いずれもドー
ズ量は３Ｅ１５ｃｍ-2であり、活性化温度および活性化
時間はそれぞれ、 条件Ｄ：８５０℃、６０ｍｉｎ， 条件Ｅ：９００℃、６０ｍｉｎ， である。
９００℃、活性化時間は６０ｍｉｎ．であり、ドーズ量
はそれぞれ、 条件Ａ：１Ｅ１５ｃｍ-2， 条件Ｂ：３Ｅ１５ｃｍ-2， 条件Ｃ：５Ｅ１５ｃｍ-2， である。また、条件ＤおよびＥにおいて、いずれもドー
ズ量は３Ｅ１５ｃｍ-2であり、活性化温度および活性化
時間はそれぞれ、 条件Ｄ：８５０℃、６０ｍｉｎ， 条件Ｅ：９００℃、６０ｍｉｎ， である。
【００２９】表２に、ＴＥＭ断面観察により求めたＡ／
Ｃ界面の残留欠陥の有無と、注入条件との関係を示す。
表２において、たとえば条件Ｄで注入エネルギー４０Ｋ
ｅＶの場合にはＡ／Ｃ界面に残留欠陥が生じることがわ
かるが、この欠陥の生じた深さを観測すると、表面から
ほぼ０．０８μｍ付近であった。Ａ／Ｃ界面での残留欠
陥の発生を無くすには、注入エネルギーを３０〜４０Ｋ
ｅＶ、ドーズ量を２Ｅ１５〜３Ｅ１５ｃｍ-2の範囲で適
切に設定し、熱処理（活性化）を９００℃、６０ｍｉ
ｎ．程度で行なえばよい。これにより、深さ１５０ｎｍ
以下の浅い接合を有するソース／ドレインの形成と、膜
厚２００〜３５０ｎｍの範囲でゲート空乏化のないポリ
シリコンゲートの形成を、同時イオン注入により形成す
ることが可能となる。この実施例によって製造した半導
体装置においては、Ａ／Ｃ界面の残留欠陥がないため、
接合リーク電流が極めて低く抑えられ、上述した実施例
に比べ、さらに有効となる。
Ｃ界面の残留欠陥の有無と、注入条件との関係を示す。
表２において、たとえば条件Ｄで注入エネルギー４０Ｋ
ｅＶの場合にはＡ／Ｃ界面に残留欠陥が生じることがわ
かるが、この欠陥の生じた深さを観測すると、表面から
ほぼ０．０８μｍ付近であった。Ａ／Ｃ界面での残留欠
陥の発生を無くすには、注入エネルギーを３０〜４０Ｋ
ｅＶ、ドーズ量を２Ｅ１５〜３Ｅ１５ｃｍ-2の範囲で適
切に設定し、熱処理（活性化）を９００℃、６０ｍｉ
ｎ．程度で行なえばよい。これにより、深さ１５０ｎｍ
以下の浅い接合を有するソース／ドレインの形成と、膜
厚２００〜３５０ｎｍの範囲でゲート空乏化のないポリ
シリコンゲートの形成を、同時イオン注入により形成す
ることが可能となる。この実施例によって製造した半導
体装置においては、Ａ／Ｃ界面の残留欠陥がないため、
接合リーク電流が極めて低く抑えられ、上述した実施例
に比べ、さらに有効となる。
【００３０】なお、本発明においては注入する不純物を
Ａｓに限って説明したが、条件を適切に設定することに
より、他の不純物（たとえばＢＦ2など）についても本
発明を適用できることはいうまでもない。
Ａｓに限って説明したが、条件を適切に設定することに
より、他の不純物（たとえばＢＦ2など）についても本
発明を適用できることはいうまでもない。
【００３１】
【発明の効果】以上のように本発明においては、ＮＭＯ
Ｓ半導体装置のポリシリコンゲート電極およびソース／
ドレインの形成にあたり、膜厚、不純物注入エネルギ
ー、不純物注入ドーズ量、熱処理温度、熱処理時間のう
ち所定のものを適切に設定して形成するようにしたの
で、ゲート空乏化が起きず、しきい値電圧やフラットバ
ンド電圧のシフト、耐圧劣化、高速動作に対する障害と
いった諸問題が解決される。
Ｓ半導体装置のポリシリコンゲート電極およびソース／
ドレインの形成にあたり、膜厚、不純物注入エネルギ
ー、不純物注入ドーズ量、熱処理温度、熱処理時間のう
ち所定のものを適切に設定して形成するようにしたの
で、ゲート空乏化が起きず、しきい値電圧やフラットバ
ンド電圧のシフト、耐圧劣化、高速動作に対する障害と
いった諸問題が解決される。
【００３２】また、ポリシリコンゲートの低抵抗化、お
よびソース／ドレイン領域の形成を同時注入により行な
うことができるので、製造工程の簡略化が図られる。
よびソース／ドレイン領域の形成を同時注入により行な
うことができるので、製造工程の簡略化が図られる。
【００３３】さらに、Ａ／Ｃ界面の残留欠陥が発生しな
いため、プリアモルファス化の工程を省略することがで
き、また、接合リーク電流が極めて低い半導体装置を得
ることができる。
いため、プリアモルファス化の工程を省略することがで
き、また、接合リーク電流が極めて低い半導体装置を得
ることができる。
【図１】ＭＯＳキャパシタ諸量の注入エネルギー依存性
を示すグラフである。（ａ）は注入エネルギーＥｉｍｐ
に対する蓄積容量Ｃｍａｘ、（ｂ）は注入エネルギーＥ
ｉｍｐに対する基板表面の不純物濃度Ｎａ、（ｃ）は注
入エネルギーＥｉｍｐに対するフラットバンド電圧Ｖｆ
ｂ、（ｄ）は注入エネルギーＥｉｍｐに対するしきい値
電圧Ｖｔｈを示す。
を示すグラフである。（ａ）は注入エネルギーＥｉｍｐ
に対する蓄積容量Ｃｍａｘ、（ｂ）は注入エネルギーＥ
ｉｍｐに対する基板表面の不純物濃度Ｎａ、（ｃ）は注
入エネルギーＥｉｍｐに対するフラットバンド電圧Ｖｆ
ｂ、（ｄ）は注入エネルギーＥｉｍｐに対するしきい値
電圧Ｖｔｈを示す。
【図２】ＭＯＳキャパシタ緒量の活性化温度依存性を示
すグラフである。（ａ）は活性化温度Ｔａｃｔに対する
蓄積容量Ｃｍａｘ、（ｂ）は活性化温度Ｔａｃｔに対す
る基板表面の不純物濃度Ｎａ、（ｃ）は活性化温度Ｔａ
ｃｔに対するフラットバンド電圧Ｖｆｂ、（ｄ）は活性
化温度Ｔａｃｔに対するしきい値電圧Ｖｔｈを示す。
すグラフである。（ａ）は活性化温度Ｔａｃｔに対する
蓄積容量Ｃｍａｘ、（ｂ）は活性化温度Ｔａｃｔに対す
る基板表面の不純物濃度Ｎａ、（ｃ）は活性化温度Ｔａ
ｃｔに対するフラットバンド電圧Ｖｆｂ、（ｄ）は活性
化温度Ｔａｃｔに対するしきい値電圧Ｖｔｈを示す。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年４月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】ＭＯＳキャパシタ諸量の注入エネルギー依存性
を示すグラフであり、注入エネルギーＥｉｍｐに対する
蓄積容量Ｃｍａｘを示す。
を示すグラフであり、注入エネルギーＥｉｍｐに対する
蓄積容量Ｃｍａｘを示す。
【図２】ＭＯＳキャパシタ諸量の注入エネルギー依存性
を示すグラフであり、注入エネルギーＥｉｍｐに対する
基板表面の不純物濃度Ｎａを示す。
を示すグラフであり、注入エネルギーＥｉｍｐに対する
基板表面の不純物濃度Ｎａを示す。
【図３】ＭＯＳキャパシタ諸量の注入エネルギー依存性
を示すグラフであり、注入エネルギーＥｉｍｐに対する
フラットバンド電圧Ｖｆｂを示す。
を示すグラフであり、注入エネルギーＥｉｍｐに対する
フラットバンド電圧Ｖｆｂを示す。
【図４】ＭＯＳキャパシタ諸量の注入エネルギー依存性
を示すグラフであり、注入エネルギーＥｉｍｐに対する
しきい値電圧Ｖｔｈを示す。
を示すグラフであり、注入エネルギーＥｉｍｐに対する
しきい値電圧Ｖｔｈを示す。
【図５】ＭＯＳキャパシタ緒量の活性化温度依存性を示
すグラフであり、活性化温度Ｔａｃｔに対する蓄積容量
Ｃｍａｘを示す。
すグラフであり、活性化温度Ｔａｃｔに対する蓄積容量
Ｃｍａｘを示す。
【図６】ＭＯＳキャパシタ緒量の活性化温度依存性を示
すグラフであり、活性化温度Ｔａｃｔに対する基板表面
の不純物濃度Ｎａを示す。
すグラフであり、活性化温度Ｔａｃｔに対する基板表面
の不純物濃度Ｎａを示す。
【図７】ＭＯＳキャパシタ緒量の活性化温度依存性を示
すグラフであり、活性化温度Ｔａｃｔに対するフラット
バンド電圧Ｖｆｂを示す。
すグラフであり、活性化温度Ｔａｃｔに対するフラット
バンド電圧Ｖｆｂを示す。
【図８】ＭＯＳキャパシタ緒量の活性化温度依存性を示
すグラフであり、活性化温度Ｔａｃｔに対するしきい値
電圧Ｖｔｈを示す。
すグラフであり、活性化温度Ｔａｃｔに対するしきい値
電圧Ｖｔｈを示す。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ａ
Claims (5)
- 【請求項１】Ａｓイオン注入によりポリシリコンゲート
電極を形成するＮＭＯＳ半導体装置の製造方法におい
て、注入ドーズ量３Ｅ１５ｃｍ-2以上で不純物注入を行
ないかつその後８００℃以上で熱処理を行なう工程、あ
るいは、注入ドーズ量２Ｅ１５ｃｍ-2以上で不純物注入
を行ないかつその後８５０℃以上で熱処理を行なう工程
を含み、膜厚２００ｎｍ以上のポリシリコンゲート電極
を形成することを特徴とするＮＭＯＳ半導体装置の製造
方法。 - 【請求項２】Ａｓイオン注入によりポリシリコンゲート
電極を形成するＮＭＯＳ半導体装置の製造方法におい
て、注入ドーズ量３Ｅ１５ｃｍ-2以上で不純物注入を行
ないかつその後８５０℃以上で熱処理を行なう工程を含
み、膜厚３５０ｎｍ以上のポリシリコンゲート電極を形
成することを特徴とするＮＭＯＳ半導体装置の製造方
法。 - 【請求項３】Ａｓイオン注入によりポリシリコンゲート
電極およびソース／ドレイン領域を形成するＮＭＯＳ半
導体装置の製造方法において、注入エネルギー３０〜４
０ＫｅＶ、注入ドーズ量２Ｅ１５〜３Ｅ１５ｃｍ-2で不
純物注入を行ないかつその後８００〜９００℃で熱処理
を行なう工程を含み、膜厚２００〜３５０ｎｍのポリシ
リコンゲート電極および深さ１５０ｎｍ以下の接合を有
するソース／ドレイン領域を形成することを特徴とする
ＮＭＯＳ半導体装置の製造方法。 - 【請求項４】Ａｓイオン注入によりポリシリコンゲート
電極およびソース／ドレイン領域を形成するＮＭＯＳ半
導体装置の製造方法において、注入エネルギー３０〜４
０ＫｅＶ、注入ドーズ量２Ｅ１５〜３Ｅ１５ｃｍ-2で不
純物注入を行ないかつその後９００℃付近で６０ｍｉ
ｎ．程度熱処理を行なう工程を含み、膜厚２００〜３５
０ｎｍのポリシリコンゲート電極および深さ１５０ｎｍ
以下の接合を有するソース／ドレイン領域を形成するこ
とを特徴とするＮＭＯＳ半導体装置の製造方法。 - 【請求項５】前記請求項１、２、３、または４に記載の
製造方法により製造されたことを特徴とするＮＭＯＳ半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11189993A JP3231475B2 (ja) | 1993-05-13 | 1993-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11189993A JP3231475B2 (ja) | 1993-05-13 | 1993-05-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326124A true JPH06326124A (ja) | 1994-11-25 |
| JP3231475B2 JP3231475B2 (ja) | 2001-11-19 |
Family
ID=14572925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11189993A Expired - Fee Related JP3231475B2 (ja) | 1993-05-13 | 1993-05-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3231475B2 (ja) |
-
1993
- 1993-05-13 JP JP11189993A patent/JP3231475B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3231475B2 (ja) | 2001-11-19 |
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