JPH06319197A

JPH06319197A - Ｄ級ｂｉｃｍｏｓ補聴器出力増幅器用出力リミター

Info

Publication number: JPH06319197A
Application number: JP5244475A
Authority: JP
Inventors: Ciro Milazzo; ミラッゾシロ
Original assignee: IGUZAA CORP; Exar Corp
Current assignee: IGUZAA CORP; Exar Corp
Priority date: 1992-09-30
Filing date: 1993-09-30
Publication date: 1994-11-15
Also published as: EP0590903B1; ATE164033T1; DE69317344D1; US5389829A; EP0590903A1; US5506532A; DE69317344T2

Abstract

(57)【要約】【目的】本発明は、Ｄ級増幅器の出力駆動トランジス
タとパルス幅変調器との間に具備させるハードリミター
について開示したものである。【構成】このリミターは、負荷出力トランスデューサ
の両端に現れる電圧の大きさと直接に対応する、パルス
幅変調器の出力のデューティサイクルを制御することに
よってその動作を達成するものである。パルス幅変調
（ＰＷＭ）がなされた信号は一対のワンショット回路
（単一パルス発生器）の出力と比較される。もし、ＰＷ
Ｍ信号の正のパルスあるいは負のパルスがワンショット
パルスよりも短い場合には、ＰＷＭパルスをワンショッ
トパルスで置き換える。これによって、ＰＷＭ信号のデ
ューティサイクルの最大値および最小値が設定され、か
くして、対応する出力電圧の正および負の値が制限され
る。

Description

【発明の詳細な説明】

【０００１】本出願は米国特許出願番号第０７／７６５
４８１号、発明の名称「補聴器用Ｄ級ＢＩＣＭＯＳ出力
増幅器」の一部継続出願である。

【０００２】

【産業上の利用分野】本発明は補聴器用のＤ級出力増幅
器に関するものである。製造技術および回路設計技術の
進歩によって、補聴器の大きさはかなり小さくなり、ま
たその機能が向上した。近年において、補聴器の出力増
幅器としてＤ級技術を用いたものが設計され、また製造
されて成功をおさめている。これについては、米国特許
第4,６８9,８１９、およびＦ．コリアス他による「プロ
グラム可能な補聴器用のＣＭＯＳ技術による４個１組の
ＩＣ」（ＩＥＥＥ，ＪＳＳＣ，３０１ページ、１９８９
年）を参照のこと。

【０００３】

【従来の技術と発明が解決しようとする課題】Ｄ級増幅
器は、従来のＡ級あるいはＢ級増幅器のように、電力消
費と歪との間で妥協を図る必要なしに低電力消費と低高
調波歪とを同時に得られる技術である。Ａ級増幅器は、
低歪を得ることができるが、大きなアイドル電流を流す
ことが必要である。一方、Ｂ級増幅器は、ずっと低いア
イドル電流ですむが、低信号レベルにおけるクロス・オ
ーバ歪の問題がある。しかし、Ｄ級増幅器はＡ級および
Ｂ級増幅器と比較してかなり複雑である。従来の技術に
おいて、Ｂ級増幅器の出力電圧を制限するには出力トラ
ンスデューサと直列に可変抵抗器を設ける必要があっ
た。しかし、この方法はＤ級の出力増幅器に用いるには
適していない。Ｂ級出力増幅器では、増幅器への可聴周
波信号が存在しないときには、負荷トランスデューサに
は電流が流れない。従って、負荷と直列に抵抗を配備し
ても、これによって待機時の消費電力が増加することは
ない。一方、Ｄ級出力では、可聴周波信号が存在しない
ときであっても常に負荷に大きな電流が流れる。Ｄ級出
力回路では、負荷トランスデューサの誘導性を用いて待
機時の電力消費を低減させている。もし、抵抗性リミタ
ーを出力トランスデューサに直列に配備させたとした
ら、これによって可聴周波信号が存在しないときにおい
ても、定状的な電力消費が発生してしまい、Ｄ級が有し
ている低消費電力であるという特長が失われてしまう。
従って、Ｄ級用としてはハード・リミターを用いること
が必要である。

【０００４】Ｄ級増幅器は高周波三角波を発生する発振
器が用いられる。高周波方形波を発生させる発振器を用
いるようにすることも可能である。後者を用いた場合に
は、変調処理に必要な３角波は方形波を積分することに
得る。増幅すべき入力がこの３角波に加えられ、これら
の合成信号が基準電圧レベルと比較される。この処理は
通常パルス幅変調として知られているものであり、この
処理によって、比較器の出力からは入力信号に応じてデ
ューティサイクルが連続的に変化する方形波パルス列が
得られる。この信号は次にトランスデューサに供給され
て、ここでこの信号は振幅レベルに変換され、入力信号
が増幅されて復元される。すべての補聴器にとって重要
な問題は、安定性である。バッテリの内部インピーダン
スが０ではないためにバッテリの出力電圧がトランスデ
ューサを流れる電流によって変調されてしまう。これが
もしより低いレベルの信号が処理される前置回路に帰還
されると、不安定性を発生する因となる。Ｄ級出力増幅
器を用いるシステムもまた同様にこの問題を有してい
る。従来のＤ級出力増幅器では、補償を行うことによっ
て、バッテリの内部インピーダンスがシステムの安定性
に与える悪影響を打ち消していた。この補償による方法
は、高周波においては、ある程度成功しているものの、
低周波においてはこれまで提案された方法では良い結果
が得られない。増幅器の安定性の問題に加え、これらの
出力増幅器は前置増幅器やフィルタなどの外部回路ブロ
ックあるいはマイクロフォンへの供給電圧に望ましくな
い信号が与えられないように除去するための外付けの抵
抗−キャパシター（ＲＣ）低域フィルタが必要である。
このようなＲＣフィルタは、多くの場合大容量のキャパ
シタを必要とし、そのために補聴器全体の寸法が大きく
なってしまう。

【０００５】今日、補聴器には1.２から1.６ボルトの単
一セルによるバッテリが用いられている。バッテリの技
術は非常に進歩したが、単一セルを用いたバッテリで
は、電圧と電流容量とに制約があるため、これが今日で
も依然として補聴器を設計する際の主要な問題となって
いる。従って、補聴器回路は低電圧で動作することがで
き、電力消費が小さくなければならない。最近、スイッ
チングモードで動作するＣＭＯＳデバイスが低電流で動
作する特質を利用する試みがなされている。しかし、ア
ナログ補聴器システムにおいてＣＭＯＳ回路で実現でき
ることには制限がある。しかし、低電圧アナログ応用に
本質的により適しているバイポーラ回路を用いると、伝
量消費を許容できるレベルにしながら、より高性能な補
聴器を設計することが可能である。

【０００６】

【課題を解決するための手段】本発明は、パルス幅変調
器と、Ｄ級増幅器の出力駆動トランジスタとの間に配備
されるハード・リミターを提供するものである。リミタ
ーは、負荷出力トランスデューサの両端に発生する電圧
の大きさと直接に対応するパルス幅変調器の出力のデュ
ーティサイクルを制御することによってその動作を行
う。パルス幅変調器（ＰＷＭ）信号は１対のワンショッ
ト回路（単一パルス発生器）の出力と比較される。も
し、ＰＷＭ信号の正あるいは負のパルスがワンショット
パルスよりも短いときには、ワンショットパルスがＰＷ
Ｍパルスに置き換えられる。これによって、ＰＷＭ信号
のデューティサイクルの最大値および最小値が設定さ
れ、これによって対応する出力電圧の正および負の値が
制限される。ワンショットのパルス幅の制御は好適には
可変抵抗によって行う。また、本発明は、発振周期にお
いてパルス変調器増幅器からのパルスが存在しないよう
な状況、すなわち、信号がデューティサイクルの１００
％（あるいは０％）を越えたために、パルス入力が与え
られず、従ってワンショットがトリガされないような状
況における処理を行うための独立した制御回路を提供す
るものである。このような状況において、この制御回路
はパルス幅変調器の出力をモニタし、もし発振期間にお
いてパルス幅変調器からパルスが出力されていないこと
を検知したときには、制御回路自身からデフォルトのパ
ルスを発生するようになされている。

【０００７】本発明は、同一のシリコン基板上にバイポ
ーラとＣＭＯＳの両方を形成することが可能なバイポー
ラ・相補型金属酸化膜半導体（ＢＩＣＯＭＳ）技術を用
いて作成される。回路のリミター部では、アナログ動作
（コンパレータやワンショットなど）に対してはバイポ
ーラデバイスを用い、ディジタル論理動作に対してはＣ
ＭＯＳデバイスを用いる。Ｄ級増幅器のその他の主要部
分においては、トランスデューサを駆動する出力回路で
ＣＭＯＳインバータが用いられるのを除き、その他の部
分ではバイポーラデバイスが用いられる。バイポーラ回
路の主要部へは電圧安定化回路を介してバッテリライン
から電源が供給され、その他のディジタル論理部、ＣＭ
ＯＳ出力ドライバ、およびレベル変換器の一部へは、バ
ッテリラインから直接に電力が供給される。このように
することによって、バッテリラインを介して信号が補聴
器システムの前段にフィードバックされるのを確実に防
ぐことができる。これによって、バッテリの内部インピ
ーダンスの広い範囲にわたって安定は動作が可能とな
る。バイポーラによる前置ブロック回路は低電圧バイポ
ーラ設計技術を用いて内部電圧安定化回路が生成する１
ボルト程度の低い電圧で動作するように設計される。電
圧安定化回路はバイポーラのベース・エミッタ電圧を基
準電圧として使用し、これにその出力電圧を追随させる
ことによって温度変動や、プロセズばらつきに対してバ
イポーラ回路が余裕をもって動作できるようになされて
いる。

【０００８】本発明の特質と利点についてより良い理解
のために、添付の図面を参照しながら以下に本発明につ
いて詳細な説明を行う。

【０００９】

【実施例】本発明は、バイポーラデバイスとＣＭＯＳデ
バイスの両方を同一シリコン基板に形成することが可能
な、バイポーラ・相補金属酸化膜半導体（ＢＩＣＯＭ
Ｓ）プロセス技術を用いて製造される補聴器の出力増幅
集積回路を提供するものである。図１は、本発明の好適
な１実施例を示したブロック図である。図には、ＢＩＣ
ＭＯＳ出力増幅器を長方形１０で囲んで示してあり、集
積回路チップと、それに関連して補聴器システムを完成
するのに必要な外部部品とが示されている。音声信号
は、マイクロフォン１２によってピックアップされてか
ら、前置増幅器１４によって増幅される。前置増幅器で
増幅された音声周波信号は端子“音声”から出力増幅器
１０に入力され、出力増幅器１０によって増幅されて、
出力端子間に接続された通常の補聴器トランスデューサ
１６を駆動する。このシステムは、1.１５から1.６ボル
トのバッテリ１８から電力が供給される。内部の電圧安
定化回路２０はバッテリ１８から電力を取り込み、安定
化されたおよそ１ボルトの電圧を内部電源バスＶＲＧ上
に供給する。これは、内部アナログ回路の主要部におい
て電源電圧として使用される。

【００１０】発振器２２は、バスＶＲＧから電力を取り
入れ、超音波帯のデューティサイクルが５０％の方形波
を出力ノードＯＳＣ＋とＯＳＣ−との間に発生させる。
加算積分回路および基準生成器２４もまたバスＶＲＧか
ら電力を取り入れて、その入力端に入力された波形を積
分し三角波形をその出力ノードＳＵＭから出力する。同
時に、ノードＳＵＭに入力された波形の平均値に正確に
等しい基準電圧を基準出力端ＲＥＦ１から発生させる。
この基準電圧は、コンパレータ２６によってしきい電圧
として使用される。音声信号は、前置増幅器１４の出力
に容量結合されている端子「音声」からシステム中に入
力され、所定の重みづけ比率でノードＳＵＭにおいて三
角波と加算される。これについては、後に詳細に説明す
る。こうして、音声信号と、積分処理によって生成され
た超音波帯三角波形からなる波形がノードＳＵＭに現れ
る。音声周波信号が端子「音声」から入力されていない
場合には、ノードＳＵＭにおける信号は、等しい時間間
隔で、ノードＲＥＦ１の基準電圧に対してそれを上下に
よぎる。何らかの音声信号が入力されると、超音波帯三
角波形が基準電圧からシフトされ、従って、軸に交差し
てから次に交差するまでの「軸交差」の時間間隔が変化
する。この「軸交差」という用語はこの発明の記述全体
を通して、ノードＳＵＭに現れる合成信号の値がノード
ＲＥＦ１に現れる基準電圧の値をよぎる瞬間を表すのに
用いる。

【００１１】コンパレータ２６もまた電力をＶＲＧから
取り入れて、その入力ノードＳＵＭの合成波形をそのも
う一方の入力端であるＲＥＦ１から入力されるしきい電
圧と比較し、入力が軸交差を起こす瞬間にコンパレータ
出力を遷移させる。この出力波形は、入力端子「音声」
の音声信号によって生じる軸交差のシフトに応じて、デ
ューティサイクルが、変化する超音波帯の方形波となっ
ている。大きな音声信号が入力されると、軸交差を大き
くシフトさせるので、より大きなデューティサイクルの
変化が生じる。このように、発振器から与えられた超音
波帯パルスの幅を音声信号の大きさに応じて調節するこ
とによって、パルス幅変調処理が達成される。コンパレ
ータからのパルス幅変調（ＰＷＭ）がなされた信号は、
レベル変換器（コンパレータブロックの内部）に供給さ
れ、ここで低レベル発振から、遅延回路２９のＣＭＯＳ
入力を駆動するのに必要なレールからレールへの振幅に
変換される。遅延回路２９およびリミター３１について
は後に説明する。リミターを通過した後に、ＰＷＭ信号
はＣＭＯＳ出力ドライバー３０に入力される。出力ドラ
イバは３つのインーバからなるテーパーチェインの等し
い２組によって構成されている。このチェインの最後の
インバータは電気音響トランスデューサ１６を駆動する
のに充分な大きさを有している。リミター本発明は、補聴器のＤ級電力増幅器に配備されるように
設計されたハード・リミター機能を提供する。リミター
１１０は、図２に示されているように、パルス幅変調器
（ＰＷＭ）１１２の出力と、電力駆動トランジスタ１１
４の入力との間に置かれている。なお、ＰＷＭブロック
はパルス幅変調されたデータ出力とともに、クロック出
力も生成するように変更されている。

【００１２】Ｄ級増幅器では、ＰＷＭ出力のデューティ
サイクルと、負荷の両端に現れる信号電圧との間には直
接的な対応が存在する。この関係は次の方程式で表わさ
れる。Ｖｏｕｔ＝（Ｖｂａｔ−Ｖｓｗｉｔｃｈ）＊（５０％−
Ｄ／Ｃ）／５０％ここで、Ｖｏｕｔは負荷両端での信号電圧であり、また
Ｖｂａｔはバッテリ電圧、Ｖｓｗｉｔｃｈは出力ドライ
バスイッチの全電圧降下、Ｄ／Ｃは負荷に供給されるパ
ルスのデューティサイクルである。従って、量（５０％
−Ｄ／Ｃ）の大きさ制限するシステムが、負荷の信号
電圧の大きさを制限することになる。図３は、本発明の
リミター１１０の基本的概念を示した簡略ブロック図で
ある。リミターの入力はＰＷＭ回路の出力から与えられ
る。入力パルスのデューティサイクルは、０％（入力が
常に低レベルである状態；正のパルスが全く存在しな
い）から５０％（正のパルスと負のパルスの幅が等し
い）、さらに１００％（入力が常に高レベル；負のパル
スが全く存在しない）までの範囲の値を取り得る。正の
パルスが立ち上がるごとに、ワンショット２１０が発せ
られて、抵抗Ｒ１の設定値によって定まる長さを有する
出力パルスが生成される。ワンショット２１０の出力
は、入力ＰＷＭデータ信号とＮＯＲゲート２１２におい
て結合される。もし、入力パルスの長さの方がワンショ
ットの長さよりも長いときには、ＮＯＲゲート２１２の
出力の正のパルスは入力パルスと同一となる。もし、入
力パルスの長さがワンショットパルスよりも短い場合に
は、ＮＯＲゲート２１２の出力の正のパルスは、ワンシ
ョットと同一となる。この結果、ＮＯＲゲート２１２の
出力の最小のデューティサイクルは、（ＯＳＰ／Ｔ）＊
１００％に限られることとなる。ただし、ＯＳＰは、ワ
ンショットパルスの長さであり、ＴはＰＷＭ発振の周期
である。ワンショット２１０およびＮＯＲゲート２１２
が正のパルスに対して実行する動作と同じことが、負の
パルスの場合にはワンショット２１４およびＮＯＲゲー
ト２１６によって実行される。従って、２つのワンショ
ットに対する出力パルスの周期が等しくなっている限
り、リミター動作は対称的に行われ、正の出力もまた負
の出力も、いずれも同じ大きさにクリップされる。図４
のタイミング図はこの動作を表したものである。短い正
のパルス３１０および負のパルス３１２が、出力波形で
は、それぞれワンショットパルス３１４および３１６で
置き換えられていることがわかろう。このように、ワン
ショットパルスよりも短いパルスは正も負もどちらも出
力波形としては現れることがない。

【００１３】図３に示した回路は、音声入力信号レベル
が十分に低いときには、リミター回路によって出力がク
リップされることなく、適切な動作を行う。もし、入力
信号がリミターがなかったとした場合でもクリップを起
こしてしまうほど大きい場合には、出力に「階段状」の
パターンが現れる。図５にこの様子が示されている。図
５には、まずＤ級の音声入力が示されており、次にリミ
ター回路がなかったときの場合の出力が示してある。図
からわかるように、山４１０と谷４１２の部分で回路の
出力に制限があることによって生じるクリップ動作が起
こっている。この図のすぐ下に示した波形は図３のワン
ショットリミター回路を用いたとしたときの動作を示し
たものである。リミター動作が点４１４において破綻を
起こしている。山と谷４１６において、ＰＷＭは０％お
よび１００％変調となり、もはやワンショットをトリガ
させるパルスは発生されない。その結果、リミター動作
がもはや起こらず、点４１６における振幅は自然に制限
が起こる範囲まで急激に増大してしまう。このように、
本来ならば同一の出力レベルが得られなければならない
入力信号に対して２つの異なる最大振幅レベルが得られ
る結果となる。もし、ワンショットがトリガーされない
と、出力のデューティサイクルは、０％（常に低レベ
ル）あるいは１００％（常に高レベル）となる。

【００１４】図６に示した回路は、このような問題を解
決するために開発されたものである。制御回路ブロック
５１０はＮＯＲゲート２１２の出力がクロックパルス期
間内に全く低レベルになることがないような場合が発生
すると、トリガーパルスをゲート２１２を介してワンシ
ョット２１０に送るように設計されている。図７は、制
御回路５１０の入力、クロック、および制御回路出力と
の間の必要な関係を示している。なお、制御回路５１４
およびＯＲゲート５１６は逆の極性のパルスに対して同
様な動作を行う。図７からわかるように、各クロックサ
イクル６１０、６１２、６１３、６１４の期間において
は入力パルスが存在している。一方、図からわかるよう
に、クロックサイクル６１５においては入力パルスが存
在していない。制御回路５１０はＰＷＭデータ出力が正
のクロックパルスのある一定期間内において高レベルに
ならない場合には、必ずパルスを送ってワンショット２
１０にトリガーをかける。これと相補的に、逆の極性の
場合には、負のクロックパルスのある一定期間内におい
てＰＷＭデータ出力が低レベルにならない場合には、制
御回路５１４は２１４の方のワンショットにパルスを送
ってトリガーをかける。

【００１５】図８は、制御クロック信号とパルス幅変調
されたＰＷＭ出力信号との間の好適な関係を示したもの
である。正の制御クロックパルスの中央近くで正の短い
ＰＷＭ出力パルスが発生されるようになっている必要が
あり、一方、負の制御クロックパルスの中央近くで負の
短いＰＷＭ出力パルスが発生されるようになっている必
要がある。データとクロックパルスとの間のこの関係
は、制御回路の動作上必要となるものである。もし、デ
ータパルスがクロックパルスの終わり近くで発生したと
すると、データパルスが非常に短い場合にはデータ信号
あるいはクロック信号のジッタによってデータパルスが
完全にクロックパルスの外側に出てしまうことが起こり
得る。すると、データパルス自身に加えて、さらに別の
パルスがワンショットに送られてしまう。もしこのよう
な制約がなかったとしたら、リミタークロックを発振器
から直接に取るようにすることができ、第２の積分回路
およびコンパレータを用意する必要はないであろう。図
９−１１は、クロックおよびデータとの間の上記の必要
な関係を得るための２つの方法を示したものである。図
９に示されているように、積分回路８１０、加算機８１
２、およびコンパレータ８１４によってＰＷＭデータが
生成され、一方、第２の積分回路８１６およびコンパレ
ータ８１８を用いてＰＷＭデータと同期したリミターク
ロックが生成される。図１２はこの回路の代表的な波形
を示したものである。

【００１６】図１０は２倍の発振器周波数を用いて、こ
れを２分の１に分割することによってし、デューティサ
イクルが正確に５０％となっている所望の周波数を得る
システムに適した方法を示したものである。このような
方法はキリオンによる特許第4,６８9,８１９に記載され
ている。この方法では、１つの出力が位相シフトが０°
で、もう１つが出力の位相シイフトが−９０°であるよ
うな計２つの出力を有する、２倍から１倍のクロックデ
バイダー８２０が用いられる。このように−９０°の位
相シフトを組み込むことによってＰＷＭデータを加算機
８２４およびコンパレータ８２６を介して生成するため
の経路中で生じる積分回路８２２からの出力の−９０°
の位相シフトに対する補償が行われる。その結果、図９
に示した方法による場合と同様に、リミタークロックお
よびＰＷＭデータの位相を互いに位相させることができ
る。図１３は、回路１０の代表的な波形を示したもので
ある。図１１は１つのクロックがもう一方のクロックに
対して−９０°の位相関係を有する２つのクロックを２
つのフリップフロップ８２８、８３０とインバータ８３
２だけで発生させる方法を示したものである。出力増幅
器を構成する回路ブロックについて以下に詳細に説明す
る。図１の発振器２２の回路を図１４に示した。発振器
はエミッタ結合型となっている。バイポーラトランジス
タＱ２およびＱ３とこれらのコレクタ負荷抵抗Ｒ２およ
びＲ３とによって差動増幅器が構成され、これが電流源
トランジスタＱ７によってバイアスされている。Ｑ１、
Ｑ４、Ｒ１、およびＲ４によって構成される差動増幅器
の正帰還構成が施されることによって、回路はＲ２およ
びＲ３に発生する電圧振幅、オンチップキャパシタＣ１
の値、および電流源トランジスタＱ６、Ｑ８から供給さ
れる放電電流とによって定まる周波数で発振を起こす。
Ｑ６およびＱ８のベースに加えるべきバイアス電圧は、
バイアスノード「バイアス」を介してこの回路ブロック
に供給される。これについては、図１５と関連して後に
さらに説明する。

【００１７】２分の１回路の各要素と全く同一の対をな
すようにもう一方の２分の１回路を構成することによっ
て全体として対称的な動作が達成される。このようにし
て、超音波帯の対称的な波形が発振器ノードＯＳ１およ
びＯＳ２との間で得られる。ダイオードとして接続され
たＱ５と、バイアス抵抗Ｒ５とによってバイアス電圧が
生成されてＱ７のベースに対して供給され、これによっ
てＱ７のコレクタ電流が定まる。Ｒ２（またはＲ３）に
おける電圧降下は発振周波数を決定する１つの要因であ
り、Ｒ５を調節することによって周波数を変えることが
可能である。従って、出力に用いられる特定の型のトラ
ンスデューサにとって最も適した周波数で回路を動作さ
せるようにし、これによって出力スイッチングの高周波
損失を最小化することが可能である。いろいろな型のト
ランスデューサを用いた実験では、出力端子に接続され
たトランスデューサの具体的な種類に応じて発振周波数
を５０ｋＨｚから２００ｋＨｚの範囲内に設定するとア
イドル電流に関して最もよい結果が得られる。Ｒ５の値
の調節は、メタルマスクによる選択の方法、ツェーナを
用いてＲ５お不要部分を短絡させる方法、Ｒ５にタップ
接続させて複数のパッドを設ける方法などのいろいろな
方法のうちの１つを用いて行うことが可能である。

【００１８】図１の加算積分回路および基準生成器２４
についての詳細が図１５に示されている。トランジスタ
Ｑ１およびＱ２、および抵抗Ｒ５、Ｒ７、Ｒ８とによっ
て差動増幅器が構成され、これが電流源トランジスタＱ
８によってバイアスされている。発振器の出力信号は、
この回路のループ利得が限られることが主たる原因とな
って、完全な方形波とはならない。そこで、この発振器
出力信号を差動増幅器で増幅することによって波形が方
形波に近いものにされる。Ｒ６、Ｒ９およびＣ１によっ
て加算積分回路が構成されている。この簡単な回路によ
って超音波帯の方形波の積分が行われ、この積分によっ
て得られた三角波に音声信号が重みづけして加算され
る。加算積分回路に入力される波形の重みづけ比率は、
Ｒ６およびＲ９と比較して、Ｒ５および音声ソース・イ
ンピーダンスが無視できるものと仮定すると、積分抵抗
Ｒ６、Ｒ９の相対値によって定まる。積分キャパシタＣ
１の値は、超音波帯の方形波を単純に積分することによ
って、十分に直線性が良い三角波が出力端子ＳＵＭから
生成されるように選択される。トランジスタＱ３、抵抗
Ｒ３、Ｒ４、Ｒ１４、Ｒ２、キャパシタＣ２、および電
流源トランジスタＱ６、Ｑ７とによって基準生成器回路
が形成されており、積分出力ＳＵＭの波形の平均値と正
確に等しい電圧レベルをプロセスばらつきに関係なしに
出力端子ＲＥＦ１に生成する。Ｒ３およびＣ２の値は、
出力端ＲＥＦ１を見たときのインピーダンスが出力端Ｓ
ＵＭを見たときのインピーダンスと、実際上等しくなる
ように選択される。このようにブロックを構成すること
によって、軸交差時において、同じ瞬時電圧と同じイン
ピーダンスが２つの出力端から後続のブロックに対して
与えられる。また、Ｃ２を有することによって、ＶＲＧ
バス上に現れる高周波雑音信号はすべてＲＥＦ１出力と
ＳＵＭ出力との両方に現れる（雑音信号がＳＵＭに現れ
るのは主に積分キャパシタＣ１の存在による）。従っ
て、後続の回路が十分な同相成分阻止能力を有する差動
入力を備えていれば、ＳＵＭとＲＥＦ１の２つの出力間
の差動雑音電圧がほとんどゼロとなるために、ＳＵＭと
ＲＥＦ１とに現れる雑音信号が問題となることはない。
この段の電流源トランジスタのベースへのバイアス電圧
はノード「バイアス」を介して供給される。

【００１９】同様な回路がＲＥＦ２に対しても備えられ
ており、ＩＮＴ２を追随するようになされている。Ｑ
２、Ｑ８、Ｒ７、Ｒ１０、およびＣ３によって第２の三
角波が生成されて、図１のクロックコンパレータ２７に
ノードＩＮＴ２を介して入力される。Ｑ４、Ｑ９、Ｒ１
１、Ｒ１２、およびＲ１３によって、ノードＩＮＴ２の
波形の平均値に正確に等しい電圧レベルが、ノードＲＥ
Ｆ２に生成される。基準電圧および三角波はコンパレー
タに供給されて、ここで三角波信号がパルスに変換され
る。データコンパレータの出力パルスのデューティサイ
クルは音声入力電圧に比例する。クロックコンパレータ
の出力パルスのデューティサイクルは５０％に固定され
ている。図１６および１７は図１のコンパレータブロッ
ク２６および２７のうちの１つを示したものである。図
１６は主要なコンパレータ段を示したものであり、一
方、図１７はこのコンパレータのレベル変換出力段を示
したものである。コンパレータは、４つのカスケード接
続された差動段から構成されている。この回路構成は、
十分な利得と良好な入力オフセット特性が得られるよう
に、また低電圧、低電流レベルで動作するように設計さ
れている。Ｑ１６、Ｑ１７、およびそれぞれの負荷抵抗
Ｒ１５、Ｒ１６によって差動入力段が形成されており、
これが電流源トランジスタＱ１８によってバイアスされ
ている。２段目はＱ１９、Ｑ２０、Ｒ１７、Ｒ１８、お
よびＱ２１によって構成されている。同様に、３段目、
４段目がＱ２２、Ｑ２３、Ｒ１９、Ｒ２０、Ｑ２４、お
よびＱ２５、Ｑ２６、Ｒ２１、Ｑ２７とによってそれぞ
れ形成されている。電流源トランジスタのバイアス電圧
はダイオード接続されたＱ１５と抵抗Ｒ１４とによって
設定される。また、このバイアス電圧は他の回路ブロッ
クに対してバイアスノードを介して供給されるようにな
っている。データコンパレータ２６に対しては、差動入
力ＩＮＴおよびＲＥＦが積分および基準生成ブロックの
ＳＵＭとＲＥＦ１出力に接続されている。クロックコン
パレータ２７に対しては、作動入力ＩＮＴおよびＲＥＦ
が積分回路および基準生成回路のＩＮＴ２およびＲＥＦ
２出力に接続されている。

【００２０】コンパレータ出力ＣＯ１およびＣＯ２は入
力の軸交差が起こるたびごとにその状態を変える。音声
信号成分が積分回路のＩＮＴ出力に存在しないときに
は、軸交差は超音波帯三角波の図１のノードＩＮＴにお
ける立ち上がり時と立ち下がり時において等しい時間間
隔で起こる。この条件は「アイドリング」と呼ばれ、こ
のとき、コンパレータは出力ＣＯ１とＣＯ２とに５０％
のデューティサイクルを有する方形波を生成する。軸交
差時に、同じ瞬時電圧と同じインピーダンスがＩＮＴお
よびＲＥＦ入力に現れるので、アイドリングデューティ
サイクルはプロセスばらつきに依存せずに、またなんら
の部品トリミングを行わずとも必ず５０％となる。５０
％デューティサイクルから、なんらかのずれが生じると
すれば、それは部品の不整合によるものであり、この不
整合は集積回路のレイアウト設計の段階で部品の配置お
よび幾何学的構造に対して十分に注意を払うことによっ
て最小化することが可能である。クロトタイプの回路で
はアイドリングデューティサイクルは理想的な値である
５０％から２％以下の偏位を示したに過ぎない。図１に
戻り、音声信号が集積回路の端子「音声」から入力され
ると、加算積分回路２４が加算演算を行った結果とし
て、ノードＩＮＴの三角波がノードＲＥＦの基準電圧か
らシフトする。こうして、音声信号の大きさに応じて軸
交差の時間間隔が変化する。コンパレータ２６は軸交差
が起こるときにスイッチングを起こし、出力ノードＣＯ
１およびＣＯ２にデューティサイクルが音声信号の大き
さに追随して変化する互いに逆位相の方形波信号を発生
させる。こうして、音声信号の大きさの変化が方形波の
デューティサイクルの変化に変換されたパルス幅変調が
行われて、その結果がノードＣＯ１およびＣＯ２から出
力される。

【００２１】当該技術においてよく知られているよう
に、このようなパルス幅変調信号は変調信号の低周波成
分と被変調信号の高周波成分とからなっている。もとの
音声情報はパルス幅変調された信号を単に低域通過フィ
ルタを通すことによって再生することが可能である（人
間の耳は、１８乃至２０ｋＨｚ以上の音を聞き取ること
ができないので、人間の耳自身がこの低域通過フィルタ
の役割を果たす。また、実際問題として、トランスデュ
ーサ自身も超音波帯周波数を再生することはできな
い。）コンパレータのレベル変換回路を図１７に示し
た。これは２つの等しい部分からなり、コンパレータ出
力の差動方形波を全幅振動の方形波に変換して出力端Ｌ
Ｏ１およびＬＯ２から出力する。図１７の動作を説明す
るために、まず、Ｑ２８、Ｑ２９、Ｑ３２、Ｑ３３、Ｒ
２３、および電流源トランジスタＱ３０、Ｑ３１からな
る２分の１の回路について考えよう。また、入力ＣＯ１
の電圧レベルが入力ＣＯ２の電圧レベルよりも高いもの
としよう。この場合には、ダイオード接続されたＱ２８
が電流源Ｑ３０のコレクタ電流を流す。しかし、Ｑ２９
のベース・エミッタ間電圧がＱ２８のベース・エミッタ
間電圧よりも小さいので、Ｑ２９はより小さな電流しか
流すことができない。従って、電流源トランジスタＱ３
１に余分な電流を流す必要が生じ、またスイッチングト
ランジスタＱ３３のベースの電圧が低くなるようにし
て、遮断させる必要を生じる。Ｒ２３には電流が流れて
いないので、ＬＯ１における出力電圧はＶＣＣバスの電
圧に等しい。Ｑ３２によってＱ３１が決して飽和を起こ
さないようになされており、もし飽和が起こったとする
と同じバイスノードによってバイアスされている電流源
トランジスタの動作を阻害してしまう。

【００２２】ＣＯ１の電圧レベルがＣＯ２よりも小さく
なると、Ｑ２９のベース・エミッタ間電圧がＱ２８のベ
ース・エミッタ間電圧よりも大きくなり、その結果とし
てＱ２９は電流源Ｑ３１が供給することが可能な電流よ
りも大きなコレクタ電流を要求する。このような状態
は、Ｑ３３のベース電圧を上昇させ、Ｑ３３を飽和させ
てしまい、ＬＯ１出力をＧＮＤバスの方に近づける。出
力の低レベルはＱ３３の飽和電圧によって定まり、１０
０ｍＶ以下である。同じ原理がＱ３４、Ｑ３５、Ｑ３
８、Ｑ３９、Ｒ２４、および電流源トランジスタＱ３
６、Ｑ３７およびもう一方の半分の回路適用できるが、
ただし、入力が逆になっており、また構成部品が対応す
るものと置き換わっており、出力の名前が変わってい
る。ＣＭＯＳ出力ドライバを正しく駆動するために、出
力負荷抵抗Ｒ２３およびＲ２４がＶＣＣバスに接続され
ている。コンパレータ入力は、唯一の対称的な差動入力
であり、積分回路からの信号を一方のラインに受信し、
基準電圧を他方のラインに受信する。この差動入力を用
いることによって基準電圧を適切に制御することによっ
て、比較点を設定所望のレベルに設定することが可能と
なる。積分回路信号は、本発明の他の態様による方法に
従って音声入力が存在しないときの超音波帯信号の平均
値に正確に等しくされた基準電圧と比較される。こうし
て、音声信号が存在しないときには、三角波形の基準レ
ベルを中心としてその上下の振れは同じ時間間隔で起こ
り、従って５０％のデューティサイクルを有する方形波
信号がコンパレータの出力から得られる。当業者にはよ
く知られているように、Ｄ級変調器システムにおいて
は、コンパレータの出力パルスのデューティサイクルは
入力変調信号の振幅、すなわちこの場合では音声信号の
振幅に依存する。入力の音声情報は変調器出力のデュー
ティサイクルによって運ばれるということになる。ただ
し、被変調信号（この場合では超音波帯波形である）の
周波数は少なくとも変調信号の最大周波数成分の少なく
とも２倍以上となっていることが必要である。もし、こ
の条件が成り立っているときには、元の音声信号を、デ
ューティサイクルの情報から単純にフィルタに通すだけ
の処理で再生することができる。

【００２３】必要とされるフィルタ処理は人間の耳によ
ってなされる。人間の耳は、その可聴周波数成分範囲を
抽出し、超音波領域の周波数成分を無視する。補聴器に
用いられている通常のトランスデューサは高周波におい
ては誘導性の振る舞いを示す。出力段に用いられている
ＣＭＯＳデバイスは、トランスデューサのもっているこ
の特質をうまく用いて高周波キャリアのエネルギーがバ
ッテリに戻ってくるようにする。ＣＭＯＳ出力トランジ
スタを介して、半周期において、キャリアエネルギーの
かなりの部分がインダクタの磁界中に蓄積され、次の半
周期ではこれがバッテリに送り返される。この過程にお
いてトランスデューサの巻き線間の漏れキャパシタンス
に起因する、あるいはバッテリの内部インピーダンス
や、ＣＭＯＳ出力トランジスタのオン抵抗がゼロではな
いことなどに起因して失われる高周波エネルギーの量は
許容できる程度のものである。同じ原理によって、小型
のインダクタをトランスデューサに直列に挿入すること
によって、回路の電流消費をさらに低減させることが可
能である。また、本発明は発振器ブロックに抵抗を配備
させて、これを調節することによってアイドリング電流
レベルをいろいろな型のトランスデューサに対して最適
化する方法を提供する。

【００２４】データコンパレータ出力は音声入力が存在
しないときに、デューティサイクルがわずかに５０％を
越える傾向がある。図１８に示されている遅延回路２９
はデータの立ち上がりをおよそ２００ｎｓ遅延させ、デ
ューティサイクルを５０％に戻すように調節するのに用
いられる。この遅延回路はリミターシステムにとって本
質的なものというわけではない。単に、この特別な応用
の特性を改善するのに用いられているに過ぎない。図１
９は、遅延回路２９を通る波形を示したものである。遅
延回路の出力は、リミター回路に入力される。このリミ
ターについては、図２０に詳細に示してある。Ｇ１およ
びＧ１１は、それぞれ図６のＯＲゲート５１２および５
１６と同じものである。図６におけるワンショット２１
０の動作がここではフリップフロップＧ２によって実行
され、その出力が可変遅延ＶＤＥＬ１に入力される。Ｇ
２０およびＶＤＥＬ２は、図６のワンショット２１４に
相当する。Ｇ１０およびＧ２１は図６のＮＯＲゲート２
１２および２１６とそれぞれ同じである。ゲートＧ３、
Ｇ４、Ｇ５、Ｇ６、Ｇ７、Ｇ８、Ｇ９、Ｇ１４、および
Ｇ１５は図６におけるＣＣ１の制御回路機能を実行す
る。Ｇ１４とＧ１５の役割は、クロックコンパレータの
出力を方形化することである。フリップフロップＧ７は
クロックが立ち上がる度にセットされる。もし、クロッ
ク期間内に正の入力レベルの発生がないと、クロックが
立ち下がる時においてもＧ７の出力は依然として高レベ
ルのまま維持され、Ｇ３、Ｇ４、およびＧ５が正の出力
パルスを発生し、これによって必要に応じワンショット
がトリガされる。もし、正の入力レベルがクロックパル
ス期間内に全く発生しなかった場合には、Ｇ１０、Ｇ
９、およびＧ８を介してＧ７のリセットピンが低レベル
に設定され、Ｇ７の出力Ｑが低レベルに遷移し、クロッ
クの立ち上がり時においてＧ３、Ｇ４、およびＧ５はパ
ルスを全く発生しない。ゲートＧ１２、Ｇ１３、Ｇ１
６、Ｇ１７、Ｇ１８、Ｇ２２、Ｇ２３、およびＧ２４に
よって、負の入力パルスに対して同じ動作が実行され
る。ＮＡＮＤゲートＧ２６およびＧ２７は出力ドライバ
への入力に対してゲート制御を行うのに用いられる。も
し、イネーブル入力が低レベルに移行すると、２つのド
ライバがともに低レベルに移行し、負荷には信号が供給
されず、また電力も消費されない。このことは、チップ
が低消費電力モードにされて電力増大命令が出るのを待
機するソフトパワーダウンのモードを有しているシステ
ムにおいては有用である。

【００２５】図２１は、図２０のワンショットに用いら
れる可変遅延回路ＶＤＥＬ１およびＶＤＥＬ２の回路を
詳細に示したものである。この回路は、キャパシタＣ１
を高速充電させるための回路（Ｍ３）、低速放電させる
ための回路（Ｑ２）、図１６のものと類似のコンパレー
タ回路、抵抗負荷と図１７に示した差動レベルシフトの
半分に相当するシングルエンド型の出力レベルシフトを
備えた３つのカスケード接続された差動増幅器を有して
いる。抵抗Ｒ１０とＱ１３によって電流源Ｑ５、Ｑ８、
Ｑ１１、およびＱ１２のバイアス電圧が設定される。ま
た、Ｑ１２とＲ９とによって、コンパレータ入力の基準
レベルが設定される。図１および図６の外部抵抗Ｒ１が
ＲＳＥＴからＶＲＧへ接続されている。この外部抵抗は
図２１のＲ１と直列に接続され、これによってトランジ
スタＱ１のバイアス電流が設定される。トリガ入力が低
レベルとなっている間に、ＭＯＳＦＥＴ（Ｍ３）によっ
てキャパシタＣ１が電圧ＶＲＧまで充電され、出力が高
レベルとなる。トリガ入力が高レベルに移行すると、Ｍ
３はオフとなり、またＱ２はオンとなってキャパシタＣ
１をＱ１のバイアス電流と等しい電流で放電させる。こ
うして、外部抵抗によって設定されたバイアス電流によ
ってキャパシタＣ１の電圧が変化する速度が設定され
る。Ｃ１の電圧がコンパレータの基準レベル（この場合
では、およそＶＲＧ−１００ｍＶ）以下まで降下する
と、出力が低レベルに移行する。トリガが低に移行する
と、Ｍ３はＣ１をすばやく充電して、次のトリガパルス
に対して回路の準備を整える。ワンショット動作は図２
０において、可変遅延回路ＶＤＥＬ１およびＶＤＥＬ２
をそれぞれフリップフロップＧ２およびＧ２０のリセッ
トループ中に配備することで達成される。

【００２６】図２２は、図１の出力ドライバブロック３
０について示したものであり、この回路は３つのインバ
ータからなる２組のテーパチエインで構成されている。
第１のチエインはＰＭＯＳトランジスタＭ１、Ｍ３、Ｍ
５およびＮＭＯＳトランジスタＭ２、Ｍ４、Ｍ６とによ
って形成されている。同様に第２のチエインは、Ｍ７、
Ｍ９、Ｍ１１、およびＭ８、Ｍ１０、Ｍ１２によって形
成されている。この回路の基本的な役割は、ＬＯ１およ
びＬＯ２に入力される全幅パルス変調方形波を、出力端
ＲＣ１およびＲＣ２に接続される通常のトランスデュー
サを駆動するのに十分な電流レベルまで増幅することで
ある。チエインにテーパを付けることによって、入力側
の駆動段に対する容量性負荷をそれほど大きなものとは
ならないようにでき、同時に、出力側ではトランスデュ
ーサを最大電圧振幅で駆動するのに十分なオン抵抗を得
ることができる。ＶＣＣおよびＧＮＤバスでは数１０ミ
リボルト以下の互いに逆位相の出力振動が起こり、従っ
てＲＣ１とＲＣ２に接続されたトランスデューサは供給
電圧のおよそ２倍の差動振幅を受けることができる。補
聴器トランスデューサが高周波において誘導性の挙動を
するので、高周波エネルギーのかなりの部分を出力ＭＯ
Ｓトランジスタの小さなオン抵抗を介してバッテリに戻
すことができ、かくして高周波損失を低減することがで
きる。しかし、出力端ＲＣ１およびＲＣ２のパルス幅変
調された信号の音声周波成分はトランスデューサによっ
て聴き取ることが可能な信号に変換される。

【００２７】図１の安定化した電力をほとんどの内部回
路に供給するための電圧安定化回路２０を詳細に図２３
に示した。ノードＶＲＧの出力電圧はＱ５２のベース・
エミッタ間電圧および一部Ｑ５０のベース・エミッタ間
電圧によって設定される。また、出力電圧を安定に保つ
ためのフィードバックループはＱ５０、Ｑ４４、Ｑ４
５、およびＱ５１によって構成される。Ｑ４７、Ｑ４
８、およびＲ２７はダイオード接続されたＱ４６の電流
バイアスを設定するために用いられ、このＱ４６によっ
て電流源トランジスタＱ４３およびＱ４９のバイアス電
圧が生成される。電流源トランジスタＱ４９はＱ５０の
コレクタの能動負荷として動作する。Ｑ４３、およびＱ
４０、Ｑ４１、Ｑ４２、Ｒ２５、Ｒ２６にスタート回路
が形成され、これによってバッテリ電圧が初めてＶＣＣ
とＧＮＤとの間に供給されたときに、回路が確実に適切
な動作を開始することができるようになされている。こ
の安定化回路は、ＶＲＧとＧＮＤバスとの間に接続され
た外付けバイパスキャパシタ（図１のＣＣ１）によって
安定化される。バイポーラトランジスタのベース・エミ
ッタ間電圧から導かれた電圧を用いて、安定化回路の出
力電圧を生成するようにしたことにより、ＶＲＧの追随
性は広範囲のプロセスばらつきや動作温度変動に対して
も内部回路に余裕をもって維持される。

【００２８】内部回路のほとんどの部分に対して安定化
された電圧を供給することによって、集積回路の安定な
動作が広範囲のバッテリ内部インピーダンスの値に対し
て保証される。安定性の問題はバッテリの内部インピー
ダンスによる電圧降下によって発生し、出力レベルが大
きくなるほど悪化する。この問題は、この発明における
場合のように出力端において電圧源によって駆動される
トランスデューサにとっては、低周波において、より顕
著となる。トランスデューサのインピーダンスは、駆動
信号周波数が低くなると著しく減少する傾向がある。駆
動信号振幅が一定に保たれているものとすると、このイ
ンピーダンスの低下はトランスデューサ中にさらに大き
な電流を流し、その結果としてバッテリの内部インピー
ダンスによる電圧降下がさらに大きくなる。この信号が
前置回路にフィードバックされて、信号の歪みとシステ
ムの不安定性をもたらす。この問題は電源供給ラインか
ら前置ブロック（前置ブロックは、発振器２２、積分回
路２４、コンパレータ２６、２分の１レベル変換回路２
８からなっている）への望ましくない成分をフィルタで
遮断除去することによって解決することが可能である。
フィルタ遮断を行う最も普通の方法は、単純な低域通過
フィルタを１つの抵抗と１つのキャパシタを用いて形成
し、電源供給ラインに直列に挿入することである。しか
し、信号周波数がさらに低くなると、さらにフィルタ遮
断が必要となり、従って、より大きなＲＣ時定数のフィ
ルタが必要となる。抵抗は無制限に大きくすることは不
可能であり、その値は、その抵抗で発生する最大電圧降
下をどの程度許容できるかで制限される。従って、低周
波において、よりフィルタ効果を発揮させるには、より
大きな値のキャパシタが必要となり、従って物理的に大
きなキャパシタが必要となる。しかし、安定性の問題は
本発明の電圧安定化回路を用いることによって解決する
ことができ、この安定化回路は比較的小さな値のキャパ
シタを使用して安定化され、また本質的に低周波領域に
おいて安定化動作を維持することができ、雑音含む電源
供給ラインを前置回路から全体的に分離する。高周波領
域においては、電源供給ライン上の速い過渡電流と比較
すると安定化回路の応答は遅いので、必要となるフィル
タ動作は電圧安定化回路の出力ＶＲＧとＧＮＤバスライ
ンとの間の安定化キャパシタＣＥ１によって実現され
る。

【００２９】これに加え、内部回路に広範囲にわたって
平衡回路を用いることにより、同相成分の除去能力を高
く保って電源供給ラインからまわり込む雑音を除去する
ことで、安定性への注意がさらに払われている。これら
すべてが合わさって、本発明を用いた補聴器システムの
安定な動作が広範囲のバッテリ内部インピーダンス、信
号振幅、および信号周波数条件に対ちて保証される。全
体の回路は典型値として0.５％程度の低信号歪み特性を
有していることで特徴づけられる。集積回路の音声入力
から出力までの電圧利得は典型値としては２４ｄＢであ
る。また、電流消費の典型値は２５０μＡ、動作電圧範
囲は1.１５から1.６０Ｖである。電源安定化回路の外部
構成部品への出力電圧の典型値は１Ｖである。また、内
部電圧安定化回路はマイクロフォンや、適切に設計され
た前置増幅器などの外付け部品へ電源を供給するのに用
いるようにすることもでき、これによって、さもなくば
バッテリラインからの不要な信号を除去するために必要
となる外付け抵抗−キャパシタ（ＲＣ）低域通過回路を
用いる必要性をなくすことができる。

【００３０】当業者にとっては明らかであるように、本
発明はその精神と本質的な特徴とから逸脱することなし
に、他の特別な形態で実施することが可能である。例え
ば、４段以下あるいは以上をコンパレータ２６に用いる
ようにできる。従って、本発明の好適な開示は単なる例
示のためであって、請求範囲で述べられている本発明の
範囲を制限するものではない。

【図面の簡単な説明】

【図１】図１は、本発明の好適な１実施例の機能ブロッ
ク図である。

【図２】図２は、本発明のリミターを用いたシステムを
示す図である。

【図３】図３は、図２のリミターのブロック図である。

【図４】図４は、図３のリミターのタイミング図であ
る。

【図５】図５は、リミター動作のパルス波形への効果を
示したタイミング図である。

【図６】図６は、デフォルトパルスを発生するための制
御回路を付加したリミターについての他の実施例を示す
図である。

【図７】図７は、図６のシステムのパルス位置を表した
タイミング図ある。

【図８】図８は、図６のシステムのパルス位置を表した
タイミング図ある。

【図９】図９はリミタークロックを発生するための他の
実施例を示した図である。

【図１０】図１０はリミタークロックを発生するための
さらに他の実施例を示した図である。

【図１１】図１１はリミタークロックを発生するための
さらに他の実施例を示した図である。

【図１２】図１２は図９に示した回路に対するタイミン
グ図である。

【図１３】図１３は図１０に示した回路に対するタイミ
ング図である。

【図１４】図１４は、図１の発振回路を示した図であ
る。

【図１５】図１５は、図１の加算積分回路および基準生
成器回路を示す図である。

【図１６】図１６は、図１のコンパレータ回路を示す図
である。

【図１７】図１７は、図１のコンパレータのレベル変換
器回路を示す図である。

【図１８】図１８は、図１の遅延回路２９を示す図であ
る。

【図１９】図１９は、図１８のタイミング図である。

【図２０】図２０は、図１のリミター３１のブロック図
である。

【図２１】図２１は、図２０の可変遅延回路のブロック
図である。

【図２２】図２２は、図１の出力駆動回路を示す図であ
る。

【図２３】図２３は、図１の電圧安定化回路を示す図で
ある。

Claims

【特許請求の範囲】

【請求項１】Ｄ級パルス幅変調増幅器用の出力リミタ
ーにおいて、該出力リミターが：前記パルス幅変調増幅
器に結合され、前記パルス幅変調増幅器からの入力パル
スに比例したパルスを生成するための第１の手段；およ
び前記第１の手段に結合され、前記第１の手段の出力パ
ルスを所定の最大長さに制限する第２の手段；を備えて
いることを特徴とするＤ級パルス幅変調増幅器用の出力
リミター。
【請求項２】前記第２の手段が前記出力パルスを所定
の最小長さにも制限するようになされていることを特徴
とする請求項第１項に記載の出力リミター。
【請求項３】前記第１手段が：前記パルス幅変調増幅
器に結合された第１のワンショット；前記第１のワンシ
ョットの入力に結合された第１の入力と、前記第１のワ
ンショットの出力に結合された第２の入力とを有する第
１のＮＯＲゲート；前記第１のＮＯＲゲートの出力に結
合された入力を有する第２のワンショット；および前記
第１のＮＯＲゲートの出力に結合された第１の入力と、
前記第２のワンショットの出力に結合された第２の入力
とを有する第２のＮＯＲゲート；を有していることを特
徴とする請求項第１項に記載の出力リミター。
【請求項４】前記第２の手段が可変抵抗器を有してい
ることを特徴とする請求項第１項に記載の出力リミタ
ー。
【請求項５】前記パルス幅変調増幅器と前記第１の手
段に結合され、前記パルス幅変調増幅器のクロック期間
内において前記パルス幅変調増幅器からパルスが発生さ
れない場合に前記第１の手段にパルスを発生するための
制御手段をさらに具備したことを特徴とする請求項第１
項に記載の出力リミター。
【請求項６】前記Ｄ級パルス幅変調増幅器が：前記入
力パルスを発生するための第１のコンパレータ；および
前記クロック期間を前記制御手段に対して発生させるた
めの第２のコンパレータ手段；を有していることを特徴
とする請求項第５項に記載の出力リミター。
【請求項７】前記Ｄ級パルス幅変調増幅器が：第１の
位相出力と第２の位相出力を有するクロックデバイダ；
前記第１の位相出力に結合され、前記入力パルスを発生
するためのコンパレータ；および前記第１の位相出力を
前記制御手段に結合させ、前記クロック期間を供給する
ための出力ライン；を有していることを特徴とする請求
項第５項に記載の出力リミター。
【請求項８】Ｄ級パルス幅変調増幅器用の出力リミタ
ーにおいて、該出力リミターが：前記パルス幅変調増幅
器に結合された第１のワンショット；前記第１のワンシ
ョットの入力に結合された第１の入力と、前記第１のワ
ンショットの出力に結合された第２の入力とを有する第
１のＮＯＲゲート；前記第１のＮＯＲゲートの出力に結
合された入力を有する第２のワンショット；前記第１の
ＮＯＲゲートの出力に結合された第１の入力と、前記第
２のワンショットの出力に結合された第２の入力とを有
する第２のＮＯＲゲート；および前記第１および第２の
ワンショットに結合され、前記第１および第２のワンシ
ョットの出力パルスを所定の最大長さに制限するための
可変抵抗器；を有していることを特徴とする出力リミタ
ー。
【請求項９】前記パルス幅変調増幅器と前記第１の手
段に結合され、前記パルス幅変調増幅器のクロック期間
内において前記パルス幅変調増幅器からパルスが発生さ
れない場合に前記第１の手段にパルスを発生するための
制御手段をさらに具備したことを特徴とする請求項第８
項に記載の出力リミター。
【請求項１０】前記Ｄ級パルス幅変調増幅器が：前記
入力パルスを発生するための第１のコンパレータ；およ
び前記クロック期間を前記制御手段に対して発生させる
ための第２のコンパレータ手段；を有していることを特
徴とする請求項第９項に記載の出力リミター。