JPH0630344A - 固体撮像素子 - Google Patents

Abstract

(57)【要約】 【目的】 チップ面積増大の割合を低減しコストの増大
を抑えたシャッター機能を有する固体撮像素子を提供す
る。 【構成】 パルス間隔が駆動パルスφ_V の０周期及び１
周期の２組のパルスをシフトレジスタ１に入力し、シフ
トレジスタ１の第ｎ段目の出力端子２-(n)を、第ｎ−２
段目の読み出し信号発生用２入力ＡＮＤ回路４-(n-2)、
第ｎ−１段目のリセット信号発生用２入力ＡＮＤ回路３
-(n-1)、第ｎ段目の読み出し及びリセット信号発生用２
入力ＡＮＤ回路４-(n)，３-(n)の各入力端子にそれぞれ
入力して垂直走査回路を構成し、２入力ＡＮＤ回路３-
(n)，４-(n)より２組のパルスのタイミングに同期して
リセット信号及び読み出し信号を発生し、２組のパルス
の位相差に相当する光蓄積時間をもつシャッター動作を
行わせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、簡単な構成のシャッ
ター機能をもつＸ−Ｙアドレス型の固体撮像素子に関す
る。

【０００２】

【従来の技術】従来、固体撮像素子の多機能化としてシ
ャッター機能を素子自体にもたせたものがあり、高速移
動物体の撮影や、フリッカー対策など幅広い用途で用い
られている。Ｘ−Ｙアドレス型固体撮像素子では、信号
のリセットと読み出し操作のタイミングをずらして行う
ことにより、シャッター動作を行うことができる。この
ような動作を実現するために、従来は、例えば1987年テ
レビジョン学会全国大会予稿集４−７に示されるよう
に、リセット及び読み出し操作用の垂直走査回路を２個
別々に設ける方法が知られている。

【０００３】次に、この垂直走査回路を２個別々に設け
てシャッター動作を行わせるようにした固体撮像素子の
構成を図７に基づいて説明する。図７において、101 は
信号掃き出し用垂直走査回路、102 は水平走査回路、10
3 は信号読み出し用垂直走査回路、104 は光電変換素子
を画素として行列状に２次元に配列した受光部である。
このような構成の固体撮像素子においてシャッター動作
を行うには、信号掃き出し用垂直走査回路101 を信号読
み出し用垂直走査回路103 より先行動作させて、掃き出
し走査を行わせる。

【０００４】例えば、信号掃き出し用垂直走査回路101
が、信号読み出し用垂直走査回路103 に対し、ｎライン
分だけ先行して動作しているとすると、まず２次元に配
列された受光部104 の各画素は、信号掃き出し用垂直走
査回路101 の出力パルス及び水平走査回路102 の出力パ
ルスにより、順次光蓄積信号がリセットされる。そして
ｎラインの周期分だけ時間が経過した後、信号読み出し
用垂直走査回路103 及び水平走査回路102 の出力パルス
により、各画素の光蓄積信号が読み出される。以上の動
作により、各画素信号はｎラインの光蓄積時間ののち読
み出されることになり、ｎライン周期分のシャッター時
間でシャッター動作が行われたことになる。

【０００５】この動作時において、各垂直走査回路101
，103 から出力される走査パルスのタイミングを図８
に示す。ここでφ_V は各垂直走査回路101 ，103 を動作
させるための、周期が１水平走査期間（１Ｈ）のクロッ
クであり、また101-1 ，101-2，101-3 は信号掃き出し
用垂直走査回路101 の出力パルス、103-1 ，103-2 ，10
3-3 は信号読み出し用垂直走査回路103 の出力パルスで
あり、出力パルス101-1と103-1 、出力パルス101-2 と1
03-2 、出力パルス101-3 と103-3 が、それぞれ同じ行
に配列された画素行に接続された、リセット及び読み出
しを制御する各水平ラインにそれぞれ与えられるように
なっている。

【０００６】以上説明したように、Ｘ−Ｙアドレス型固
体撮像素子においては、位相のずれた垂直走査パルス列
を実現することにより、シャッター動作が可能となる。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
垂直走査方式を用いてシャッター機能をもたせたＸ−Ｙ
アドレス型固体撮像素子を実現しようとすると、次に述
べるような問題が生じる。すなわち、図７に示したよう
に信号掃き出し用と信号読み出し用の２つの垂直走査回
路をそれぞれ設けた場合、チップ面積が増大し、固体撮
像素子のコストが増大してしまう。

【０００８】本発明は、従来のシャッター機能を備えた
Ｘ−Ｙアドレス型固体撮像素子における上記問題点を解
消するためになされたもので、チップ面積増大の割合を
低減しコストの増大を抑えた簡単な構成のシャッター機
能を有する固体撮像素子を提供することを目的とする。

【０００９】

【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、光電変換素子を画素として行列
状に２次元に配列した受光部と、該受光部の各画素の光
蓄積電荷信号を順次アドレスして読み出すための水平及
び垂直走査回路とを備えた固体撮像素子において、前記
垂直走査回路を、読み出し及びリセットのタイミングで
それぞれ間隔の異なる２個のパルスからなる２組のパル
スを順次シフトして出力させる手段と、該手段によりシ
フトして出力される２組のシフトパルスをそれぞれ組み
合わせて、該シフトパルスに同期して受光部の対応する
画素行を順次選択する読み出し信号及びリセット信号を
発生する手段とで構成するか、あるいは、読み出し及び
リセットのタイミングでそれぞれパルスを順次シフトし
て出力させる手段と、該手段によりシフトして出力され
るシフトパルスとコントロールパルスラインより供給さ
れるコントロールパルスとを組み合わせて、前記読み出
し及びリセットのタイミングでシフトされるパルスに同
期して受光部の対応する画素行を順次選択する読み出し
信号及びリセット信号を発生する手段とで構成するもの
である。

【００１０】このように構成した固体撮像素子において
は、垂直走査回路より出力される読み出し信号及びリセ
ット信号により、読み出し及びリセットのタイミングで
シフトするパルスに同期して受光部の各画素行が選択さ
れ、各選択時点において光蓄積電荷信号の読み出し動作
及びリセット動作が行われる。したがって、複数の垂直
走査回路を必要とせず、チップ面積の増大を低減し、コ
ストの増大を抑えたシャッター機能を有するＸ−Ｙアド
レス型の固体撮像素子を実現できる。

【００１１】

【実施例】次に実施例について説明する。図１は、本発
明に係るシャッター機能を備えた固体撮像素子の第１実
施例の主要部である垂直走査回路の構成を示す回路構成
図である。なお、その他の受光部並びに水平走査回路等
の構成は従来例と同じであり、その説明を省略する。ま
た、図２は、図１に示した垂直走査回路の動作を説明す
るためのパルスタイミングを示す図である。図１におい
て、１は垂直走査回路に用いられるシフトレジスタで、
１-(n-2)，１-(n-1)，１-(n)，１-(n+1)，１-(n+2)，１
-(n+3)，・・・ はシフトレジスタを構成する各段を示して
いる。このシフトレジスタ１は、水平走査期間を１周期
とする駆動パルスφ_V によりパルスをシフトする機能を
有している。そして、この垂直走査回路においては、駆
動パルスφ_V １周期分の“Ｈ”レベル周期をもつ２個の
パルスの間隔が異なる２組のパルスを、シフトレジスタ
１中をシフト動作させると、その各段１-(n)，１-(n+
1)，１-(n+2)，１-(n+3)の各出力端子２-(n)，２-(n+
1)，２-(n+2)，２-(n+3)には、それぞれ図２において、
出力端子と同じ符号２-(n)，２-(n+1)，２-(n+2)，２-
(n+3)で示されるパルスが出力される。この実施例で
は、図２に示すように、２組のパルスのパルス間隔が、
一方は駆動パルスφ_V の０周期分、他方は駆動パルスφ
_V の１周期分となっている。そしてシフトレジスタ１の
第ｎ段目１-(n)の出力端子２-(n)からの出力は、第ｎ−
２段目の読み出し信号６-(n-2)を発生する２入力ＡＮＤ
回路４-(n-2)、第ｎ−１段目のリセット信号５-(n-1)を
発生する２入力ＡＮＤ回路３-(n-1)、第ｎ段目の読み出
し信号６-(n)を発生する２入力ＡＮＤ回路４-(n)、及び
第ｎ段目のリセット信号５-(n)を発生する２入力ＡＮＤ
回路３-(n)の各入力端子に、それぞれ入力されるように
なっている。

【００１２】次に、このように構成された垂直走査回路
の動作を、垂直走査回路の第ｎ段目の出力に注目して説
明する。まずシフトレジスタ１中を、駆動パルスφ_V １
周期分“Ｈ”レベル期間をもつ２個のパルスの間隔が駆
動パルスφ_V の０周期分であるシフトパルスがシフトし
てきた場合について説明する。シフトレジスタ１の第ｎ
段目１-(n)の出力端子２-(n)の出力は、ｔ₁ 〜ｔ₃ の期
間“Ｈ”レベルとなり、第ｎ＋１段目１-(n+1)の出力端
子２-(n+1)の出力は、ｔ₂ 〜ｔ₄ の期間“Ｈ”レベルと
なる。したがって、２入力ＡＮＤ回路３-(n)は、ｔ₂ 〜
ｔ₃ の期間“Ｈ”レベルとなるリセット信号５-(n)を発
生する。

【００１３】次にシフトレジスタ１中を、駆動パルスφ
_V １周期分“Ｈ”レベル期間をもつ２個のパルスの間隔
が駆動パルスφ_V の１周期分であるシフトパルスがシフ
トしてきた場合について説明する。シフトレジスタ１の
第ｎ段目１-(n)の出力端子２-(n)の出力は、ｔ₆ 〜ｔ₇
及びｔ₈ 〜ｔ₉ の期間“Ｈ”レベルとなり、第ｎ＋２段
目１-(n+2)の出力端子２-(n+2)の出力は、ｔ₈ 〜ｔ₉ 及
びｔ₁₀〜ｔ₁₁の期間“Ｈ”レベルとなる。したがって２
入力ＡＮＤ回路４-(n)は、ｔ₈ 〜ｔ₉ の期間“Ｈ”レベ
ルとなる読み出し信号６-(n)を発生する。以下同様にし
て、第ｎ＋１段目のリセット信号を発生する２入力ＡＮ
Ｄ回路３-(n+1)は、ｔ₃ 〜ｔ₄ の期間“Ｈ”レベルとな
るリセット信号５-(n+1)を発生し、第ｎ＋１段目の読み
出し信号を発生する２入力ＡＮＤ回路４-(n+1)は、ｔ₉
〜ｔ₁₀の期間“Ｈ”レベルとなるリセット信号６-(n+1)
を発生する。そして、これらの読み出し信号及びリセッ
ト信号を受光部の行選択線に与えることによって画素行
を順次選択し、各画素の読み出し及びリセット動作を行
わせる。

【００１４】以上説明したように、図１に示した構成の
垂直走査回路によれば、２個のパルス間隔が異なる２組
のパルスの位相差に相当する光蓄積時間をもつシャッタ
ー動作が行えることになり、ＭＯＳ形，ＣＭＤ（Charge
Modulation device），ＳＩＴ（Static Induction Tra
nsistor ）などＸＹアドレス方式で信号を読み出す固体
撮像素子に適用できる。

【００１５】なお上記第１実施例においては、駆動パル
ス１周期分“Ｈ”レベルであるパルスを情報の伝達に用
いたものを示したが、勿論“Ｌ”レベルの部分を情報の
伝達に使うことも可能であり、また２組のパルスのパル
ス間隔も０周期分と１周期分の組み合わせに限定され
ず、他の組み合わせも可能なことは明らかである。

【００１６】図３は、本発明の第２実施例を示す回路構
成図であり、図４は、第２実施例の回路動作を説明する
ためのパルスタイミング図である。図３において、10は
垂直走査回路に用いられるシフトレジスタで、このシフ
トレジスタ10は水平走査期間を１周期とする駆動パルス
φ_V により、パルスをシフトする機能を有している。こ
の垂直走査回路において、駆動パルス１周期分の“Ｈ”
レベル期間をもつ２個のパルスをシフトレジスタ10中を
シフト動作させると、その各段10-(n-1)，10-(n)，10-
(n+1)，10-(n+2)，・・・ の出力端子11-(n-1)，11-(n)，1
1-(n+1)，11-(n+2)，・・・ には、それぞれ図４に出力端
子と同じ符号で示されるパルスが出力される。そしてシ
フトレジスタ10の第ｎ段目10-(n)の出力端子11-(n)から
の出力は、第ｎ段目のリセット信号を発生する２入力Ａ
ＮＤ回路14-(n)の入力端子、及び第ｎ段目の読み出し信
号を発生する２入力ＡＮＤ回路15-(n)の入力端子にそれ
ぞれ入力されるようになっている。

【００１７】図３において、12，13はコントロールパル
スラインで、ライン12には、図４で示すように、“Ｈ”
レベルとなる期間が駆動パルスφ_V １周期分で、周期が
駆動パルスφ_V の２倍のコントロールパルスが与えられ
るようになっており、一方ライン13には、ライン12に与
えられるコントロールパルスの反転パルスが与えられる
ようになっている。そしてコントロールパルスライン12
には、第ｎ−１段目，第ｎ＋１段目，・・・ のリセット信
号発生用２入力ＡＮＤ回路14-(n-1)，14-(n+1)，・・・ の
入力端子、及び第ｎ段目，第ｎ＋２段目，・・・ の読み出
し信号発生用２入力ＡＮＤ回路15-(n)，15-(n+2)，・・・
の入力端子がそれぞれ接続され、一方、コントロールパ
ルスライン13には、第ｎ段目，第ｎ＋２段目，・・・ のリ
セット信号発生用２入力ＡＮＤ回路14-(n)，14-(n+2)，
・・・ の入力端子、及び第ｎ−１段目，第ｎ＋１段目，・・
・ の読み出し信号発生用２入力ＡＮＤ回路15-(n-1)，15
-(n+1)，・・・ の入力端子がそれぞれ接続されている。

【００１８】次に、このように構成された垂直走査回路
の動作について説明する。まず第ｎ段目において、リセ
ットのタイミングでは、第ｎ段目のリセット信号発生用
２入力ＡＮＤ回路14-(n)の入力端子に接続されるシフト
レジスタ出力端子11-(n)とコントロールパルスライン13
は、ｔ₂ 〜ｔ₃ の期間のみ両者が“Ｈ”レベルとなるの
で、２入力ＡＮＤ回路14-(n)は、このｔ₂ 〜ｔ₃ の期間
“Ｈ”レベルとなるリセット信号16-(n)を発生する。一
方、読み出しのタイミングでは、第ｎ段目の読み出し信
号発生用２入力ＡＮＤ回路15-(n)の入力端子に接続され
るシフトレジスタ出力端子11-(n)とコントロールパルス
ライン12は、ｔ₆ 〜ｔ₇ の期間“Ｈ”レベルとなるの
で、２入力ＡＮＤ回路15-(n)は、このｔ₆ 〜ｔ₇ の期間
“Ｈ”レベルとなる読み出し信号17-(n)を発生する。

【００１９】次に第ｎ＋１段目では、２入力ＡＮＤ回路
14-(n+1)の入力端子に接続されるシフトレジスタ出力端
子11-(n+1)とコントロールパルスライン12は、ｔ₃ 〜ｔ
₄ の期間のみ両者は“Ｈ”レベルとなるので、この期間
“Ｈ”レベルとなるリセット信号16-(n+1)を発生する。
また２入力ＡＮＤ回路15-(n+1)の入力端子に接続される
シフトレジスタ出力端子11-(n+1)とコントロールパルス
ライン13は、ｔ₇ 〜ｔ₈ の期間のみ両者は“Ｈ”レベル
となるので、この期間“Ｈ”レベルとなる読み出し信号
17-(n+1)を発生する。

【００２０】以上説明したように、図３に示した第２実
施例によれば、リセット及び読み出しのタイミングでシ
フトされるパルスの位相差に相当する光蓄積時間を２倍
の水平走査期間ステップで可変できるシャッター動作を
行うことができ、ＸＹアドレス方式で信号を読み出す固
体撮像素子に適用できる。

【００２１】なお上記第２実施例においては、コントロ
ールパルスを駆動パルスφ_V の２倍周期とし、且つコン
トロールパルスラインを２本としたものを示したが、本
発明はこれに限定されるものではなく、またコントロー
ルパルスの“Ｈ”レベルとなる期間を変えることによ
り、リセット信号及び読み出し信号の発生期間を変える
ことが可能であることは明らかである。

【００２２】次に、ＣＭＤを画素として用いた固体撮像
素子に、本発明を適用した第３実施例について説明す
る。図５は、本第３実施例の垂直走査回路内のシフトレ
ジスタ及び読み出し，リセットのタイミング信号発生部
の回路構成を示している。図６は、第３実施例の回路動
作を説明するためのパルスタイミング図である。図５に
おいて、20は垂直走査回路内のシフトレジスタで、この
シフトレジスタ20は水平走査期間を１周期とする駆動パ
ルスφ_V によりパルスをシフトする機能を有している。
ここで駆動パルスφ_V の“Ｈ”レベルとなる期間を水平
有効期間、“Ｌ”レベルとなる期間を水平ブランキング
期間とする。この垂直走査回路において、駆動パルス１
周期分の“Ｈ”レベル期間をもつ２個のパルスを、シフ
トレジスタ20中をシフト動作させると、その各段20-(n-
1)，20-(n)，20-(n+1)，20-(n+2)，20-(n+3)，・・・ の出
力端子21-(n-1)，21-(n)，21-(n+1)，21-(n+2)，21-(n+
3)，・・・ には、それぞれ図６において出力端子と同じ符
号で示されるパルスが出力される。そしてシフトレジス
タ20の第ｎ段目の出力端子21-(n)の出力は、第ｎ段目の
読み出し，リセットのタイミング信号を発生する２入力
ＮＡＮＤ回路25-(n)の入力端子に入力されるようになっ
ている。

【００２３】図５において、22，23，24はコントロール
パルスラインで、該ライン22，23，24には、それぞれ図
６で示すように、“Ｈ”レベルとなる期間が駆動パルス
φ_V１周期分で、周期が駆動パルスφ_V の３倍のコント
ロールパルスが与えられるようになっている。そしてコ
ントロールパルスライン22には、第ｎ段目，第ｎ＋３段
目，・・・ の読み出し，リセットのタイミング信号を発生
する２入力ＮＡＮＤ回路25-(n)，25-(n+3)，・・・ の入力
端子が接続され、コントロールパルスライン23には、第
ｎ＋１段目，第ｎ＋４段目，・・・ の読み出し，リセット
のタイミング信号を発生する２入力ＮＡＮＤ回路25-(n+
1)，25-(n+4)，・・・ の入力端子が接続され、更にコント
ロールパルスライン24には、第ｎ−１段目，第ｎ＋２段
目，・・・の読み出し，リセットのタイミング信号を発生
する２入力ＮＡＮＤ回路25-(n-1)，25-(n+2)，・・・ の入
力端子が接続されている。

【００２４】次に、このように構成された垂直走査回路
の動作について説明する。まず第ｎ段目において、第ｎ
段目の読み出し，リセットのタイミング信号発生用２入
力ＮＡＮＤ回路25-(n)の入力端子に接続されるシフトレ
ジスタ出力端子21-(n)とコントロールパルスライン22
は、ｔ₄ 〜ｔ₅ 及びｔ₁₀〜ｔ₁₁の期間のみ両者が“Ｈ”
レベルとなるので、２入力ＮＡＮＤ回路25-(n)の出力端
子は、この期間のみ“Ｌ”レベルとなる読み出し，リセ
ットのタイミング信号26-(n)を発生する。ここでｔ₄ 〜
ｔ₅ の期間がリセットのタイミング、ｔ₁₀〜ｔ₁₁の期間
が信号読み出しのタイミングとなる。以下同様にして、
第ｎ＋１段目，第ｎ＋２段目，・・・ の読み出し，リセッ
トのタイミング信号26-(n+1)，26-(n+2)，・・・ が発生す
る。

【００２５】画素として用いるＣＭＤは、リセットを水
平ブランキング期間、信号読み出しを水平有効期間に行
うので、図６に示した読み出し，リセットのタイミング
信号26-(n)，26-(n+1)，・・・ を、レベルミックス回路を
通して、ＣＭＤ受光部の行選択線に与えることによっ
て、２個のシフトパルスの位相差に相当する光蓄積時間
を、３倍の水平走査期間ステップで可変できるシャッタ
ー動作を行うことができる。

【００２６】なお上記第３実施例のコントロールパルス
の周期及びコントロールパルスラインの数は、第２実施
例と同様に、これに限定されないものであることは明ら
かである。

【００２７】

【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、単一の垂直走査回路で、信号読み出し
及びリセットのタイミングでシフトするパルスに同期し
て画素行を選択し、信号の読み出し動作及びリセット動
作を行う読み出し信号及びリセット信号を発生するよう
に構成したので、簡単な構成でチップ面積の増大の割合
を低減しコストの増大を抑えたシャッター機能を有する
Ｘ−Ｙアドレス型の固体撮像素子を提供することができ
る。

【図面の簡単な説明】

【図１】本発明に係る固体撮像素子の第１実施例の垂直
走査回路を示す回路構成図である。

【図２】第１実施例の垂直走査回路の動作を説明するた
めのパルスタイミング図である。

【図３】第２実施例の垂直走査回路を示す回路構成図で
ある。

【図４】第２実施例の垂直走査回路の動作を説明するた
めのパルスタイミング図である。

【図５】第３実施例の垂直走査回路を示す回路構成図で
ある。

【図６】第３実施例の垂直走査回路の動作を説明するた
めのパルスタイミング図である。

【図７】従来のシャッター機能を備えた固体撮像素子の
構成例を示すブロック構成図である。

【図８】図７に示した従来の固体撮像素子の動作を説明
するためのパルスタイミング図である。

【符号の説明】

１ シフトレジスタ １-(n-2)，１-(n-1)，１-(n)，・・・ シフトレジスタの
各段 ２-(n-2)，２-(n-1)，２-(n)，・・・ シフトレジスタの
出力端子 ３-(n-2)，３-(n-1)，３-(n)，・・・ リセット信号発生
用２入力ＡＮＤ回路 ４-(n-2)，４-(n-1)，４-(n)，・・・ 読み出し信号発生
用２入力ＡＮＤ回路 10 シフトレジスタ 12，13 コントロールパルスライン 14-(n-1)，14-(n)，・・・ リセット信号発生用２入力Ａ
ＮＤ回路 15-(n-1)，15-(n)，・・・ 読み出し信号発生用２入力Ａ
ＮＤ回路 20 シフトレジスタ 22，23，24 コントロールパルスライン 25-(n-1)，25-(n)，・・・ 読み出し，リセットのタイミ
ング信号発生用２入力ＮＡＮＤ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 光電変換素子を画素として行列状に２次
   元に配列した受光部と、該受光部の各画素の光蓄積電荷
   信号を順次アドレスして読み出すための水平及び垂直走
   査回路とを備えた固体撮像素子において、前記垂直走査
   回路を、読み出し及びリセットのタイミングでそれぞれ
   間隔の異なる２個のパルスからなる２組のパルスを順次
   シフトして出力させる手段と、該手段によりシフトして
   出力される２組のシフトパルスをそれぞれ組み合わせ
   て、該シフトパルスに同期して受光部の対応する画素行
   を順次選択する読み出し信号及びリセット信号を発生す
   る手段とで構成したことを特徴とする固体撮像素子。
2. 【請求項２】 光電変換素子を画素として行列状に２次
   元に配列した受光部と、該受光部の各画素の光蓄積電荷
   信号を順次アドレスして読み出すための水平及び垂直走
   査回路とを備えた固体撮像素子において、前記垂直走査
   回路を、読み出し及びリセットのタイミングでそれぞれ
   パルスを順次シフトして出力させる手段と、該手段によ
   りシフトして出力されるシフトパルスとコントロールパ
   ルスラインより供給されるコントロールパルスとを組み
   合わせて、前記読み出し及びリセットのタイミングでシ
   フトされるパルスに同期して受光部の対応する画素行を
   順次選択する読み出し信号及びリセット信号を発生する
   手段とで構成したことを特徴とする固体撮像素子。