JPH06302822A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06302822A JPH06302822A JP5084990A JP8499093A JPH06302822A JP H06302822 A JPH06302822 A JP H06302822A JP 5084990 A JP5084990 A JP 5084990A JP 8499093 A JP8499093 A JP 8499093A JP H06302822 A JPH06302822 A JP H06302822A
- Authority
- JP
- Japan
- Prior art keywords
- film
- pattern
- substrate
- heavy metal
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Thin Film Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 基板の下側より露光して下地パターンにセル
フアラインで上層に転写パターンを形成する方法に関
し，露光の際の解像度を向上し，デバイスの微細化に寄
与することを目的とする。 【構成】 １）基板 1の下側より露光して該基板上に形
成された下地パターン 3にセルフアラインして該下地パ
ターンより上層に被着したレジスト膜 8に転写パターン
8Aを形成する際に，露光光にＸ線を用い，該Ｘ線を遮断
する厚さを有する重金属膜で該下地パターンを形成する
かあるいは該下地パターン上に前記重金属膜を堆積し，
該露光光により発生する反射電子および散乱電子により
該レジスト膜を露光する, ２）前記Ｘ線の波長は該基板
を透過する波長であり，1200〜1800eV のエネルギーに
相当するように構成する。
フアラインで上層に転写パターンを形成する方法に関
し，露光の際の解像度を向上し，デバイスの微細化に寄
与することを目的とする。 【構成】 １）基板 1の下側より露光して該基板上に形
成された下地パターン 3にセルフアラインして該下地パ
ターンより上層に被着したレジスト膜 8に転写パターン
8Aを形成する際に，露光光にＸ線を用い，該Ｘ線を遮断
する厚さを有する重金属膜で該下地パターンを形成する
かあるいは該下地パターン上に前記重金属膜を堆積し，
該露光光により発生する反射電子および散乱電子により
該レジスト膜を露光する, ２）前記Ｘ線の波長は該基板
を透過する波長であり，1200〜1800eV のエネルギーに
相当するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り, 特に, ダブルゲートMOS 型電界効果トランジスタ
(MOS FET) の製造方法に関する。
係り, 特に, ダブルゲートMOS 型電界効果トランジスタ
(MOS FET) の製造方法に関する。
【０００２】なお, 一般的には下地パターンに自己整合
して上層に転写パターンを形成する方法に利用できる。
して上層に転写パターンを形成する方法に利用できる。
【０００３】
(1) 従来の下地パターンに自己整合して上層に転写パタ
ーンを形成する一般的な方法は, 前層においてアライメ
ントマークパターンを形成しておき，それに対してレー
ザ光等を走査してマークの位置検出を行い, ステージを
移動させてアライメントおよび露光を行っていた。 (2) また，アライメントマークを用いない方法として,
サファイア等の透明基板上に形成されたダブルゲートMO
S FET において，基板側より紫外光を照射して下地パタ
ーン (バックゲート) に自己整合してフロントゲート形
成用のレジスト膜を露光する方法も提案されている1)。
ーンを形成する一般的な方法は, 前層においてアライメ
ントマークパターンを形成しておき，それに対してレー
ザ光等を走査してマークの位置検出を行い, ステージを
移動させてアライメントおよび露光を行っていた。 (2) また，アライメントマークを用いない方法として,
サファイア等の透明基板上に形成されたダブルゲートMO
S FET において，基板側より紫外光を照射して下地パタ
ーン (バックゲート) に自己整合してフロントゲート形
成用のレジスト膜を露光する方法も提案されている1)。
【０００４】 1) 特開平 4-290473 号公報 出願人：富士通）
【０００５】
【発明が解決しようとする課題】デバイスの微細化が進
むに伴い，上記従来例(2) で記載したダブルゲートMOSF
ET においても，上下のゲートのより正確なアライメン
トが必要となってきた。上層のフロントゲートと下層の
バックゲートのアライメント精度がそのままデバイス特
性に影響を与えるため，下層のバックゲートに自己整合
して上層のフロントゲートを形成するために，バックゲ
ートをマスクにして裏面より露光する必要性がますます
要求されてきた。
むに伴い，上記従来例(2) で記載したダブルゲートMOSF
ET においても，上下のゲートのより正確なアライメン
トが必要となってきた。上層のフロントゲートと下層の
バックゲートのアライメント精度がそのままデバイス特
性に影響を与えるため，下層のバックゲートに自己整合
して上層のフロントゲートを形成するために，バックゲ
ートをマスクにして裏面より露光する必要性がますます
要求されてきた。
【０００６】ところが，バックゲートに自己整合してフ
ロントゲートを形成するために，バックゲートをマスク
にして裏面より紫外線で露光する従来例では，紫外線領
域ではフロントゲート膜，例えばポリシリコン膜を透過
する光が80％以上の透過率を得るためには露光光の波長
は 600 nm 以上となる。
ロントゲートを形成するために，バックゲートをマスク
にして裏面より紫外線で露光する従来例では，紫外線領
域ではフロントゲート膜，例えばポリシリコン膜を透過
する光が80％以上の透過率を得るためには露光光の波長
は 600 nm 以上となる。
【０００７】このときの露光の解像度Ｒは次式で表され
る。 Ｒ＝Ｃ（λ・ｇ）1/2 ここで，Ｃは定数，λは露光光の波長，ｇは露光される
レジスト膜とマスク（バックゲート）間のギャップ，す
なわち，バックゲート酸化膜厚と素子形成層厚とフロン
トゲート酸化膜厚とフロントゲート膜厚の和である。
る。 Ｒ＝Ｃ（λ・ｇ）1/2 ここで，Ｃは定数，λは露光光の波長，ｇは露光される
レジスト膜とマスク（バックゲート）間のギャップ，す
なわち，バックゲート酸化膜厚と素子形成層厚とフロン
トゲート酸化膜厚とフロントゲート膜厚の和である。
【０００８】この場合の解像度Ｒは 0.7μｍ前後とな
る。しかし，近年さらに微細化が要求されるようになっ
てきた。本発明は基板の下側より露光して下地パターン
にセルフアラインで上層に転写パターンを形成する際
に，露光の際の解像度を向上し，デバイスの微細化に寄
与することを目的とする。
る。しかし，近年さらに微細化が要求されるようになっ
てきた。本発明は基板の下側より露光して下地パターン
にセルフアラインで上層に転写パターンを形成する際
に，露光の際の解像度を向上し，デバイスの微細化に寄
与することを目的とする。
【０００９】
【課題を解決するための手段】上記課題の解決は， １）基板 1の表面に形成された下地パターン 3をマスク
にして該基板の裏面より露光して該下地パターンより上
層に被着したレジスト膜 8に該下地パターンの転写パタ
ーン8Aを形成する際に，露光光にＸ線を用い，該Ｘ線を
遮断する厚さを有する重金属膜で該下地パターンを形成
するかあるいは該下地パターン上に前記重金属膜を堆積
し，該露光光により発生する反射電子および散乱電子に
より該レジスト膜を露光する半導体装置の製造方法，あ
るいは ２）前記Ｘ線の波長は該基板を透過する波長であり，12
00〜1800 eV のエネルギーに相当する前記１）記載の半
導体装置の製造方法，あるいは ３）前記重金属膜は，厚さ3000Å以上のタンタル膜，タ
ングステン膜，モリブデン膜あるいは金膜，またはそれ
らの複合膜である前記１）あるいは２）記載の半導体装
置の製造方法，あるいは ４）前記レジスト膜上に重金属膜を堆積することを特徴
とする前記１）あるいは２）あるいは３）記載の半導体
装置の製造方法により達成される。
にして該基板の裏面より露光して該下地パターンより上
層に被着したレジスト膜 8に該下地パターンの転写パタ
ーン8Aを形成する際に，露光光にＸ線を用い，該Ｘ線を
遮断する厚さを有する重金属膜で該下地パターンを形成
するかあるいは該下地パターン上に前記重金属膜を堆積
し，該露光光により発生する反射電子および散乱電子に
より該レジスト膜を露光する半導体装置の製造方法，あ
るいは ２）前記Ｘ線の波長は該基板を透過する波長であり，12
00〜1800 eV のエネルギーに相当する前記１）記載の半
導体装置の製造方法，あるいは ３）前記重金属膜は，厚さ3000Å以上のタンタル膜，タ
ングステン膜，モリブデン膜あるいは金膜，またはそれ
らの複合膜である前記１）あるいは２）記載の半導体装
置の製造方法，あるいは ４）前記レジスト膜上に重金属膜を堆積することを特徴
とする前記１）あるいは２）あるいは３）記載の半導体
装置の製造方法により達成される。
【００１０】
【作用】本発明では, 解像度を上げてデバイスをさらに
微細化するためには露光光をより短波長にし，物質の吸
収端を利用してコントラストを得るようにするしか方法
はないことに着目し，そのような領域にSOR(シンクロト
ロン放射) 光の波長を選択し，さらにバックゲートの材
質と膜厚を選択してSOR 光を遮断できるようにし，SOR
光を裏面から照射し，その際発生する反射電子, 散乱電
子を利用してフロントゲート層上に被着されたレジスト
膜を感光させ，フロントゲートパターンを形成するよう
にしている。さらに，レジストの感光効率を上げるため
にレジスト上に重金属膜を被着して反射電子, 散乱電子
の発生を増加させるようにしている。
微細化するためには露光光をより短波長にし，物質の吸
収端を利用してコントラストを得るようにするしか方法
はないことに着目し，そのような領域にSOR(シンクロト
ロン放射) 光の波長を選択し，さらにバックゲートの材
質と膜厚を選択してSOR 光を遮断できるようにし，SOR
光を裏面から照射し，その際発生する反射電子, 散乱電
子を利用してフロントゲート層上に被着されたレジスト
膜を感光させ，フロントゲートパターンを形成するよう
にしている。さらに，レジストの感光効率を上げるため
にレジスト上に重金属膜を被着して反射電子, 散乱電子
の発生を増加させるようにしている。
【００１１】このようにして, SOI(Silicon on Insulat
or) 構造のセルフアラインダブルゲートMOS FET の微細
化が可能となる。
or) 構造のセルフアラインダブルゲートMOS FET の微細
化が可能となる。
【００１２】
【実施例】図１(A) 〜(C) は本発明の一実施例の説明図
である。図１(A) において，周知の基板の貼り合わせ技
術を用いて, 以下のSOI 構造のダブルゲートMOS FET を
形成する。
である。図１(A) において，周知の基板の貼り合わせ技
術を用いて, 以下のSOI 構造のダブルゲートMOS FET を
形成する。
【００１３】支持基板としての厚さ 625μｍのシリコン
(Si)基板 1上に, SOI 絶縁膜として二酸化シリコン(SiO
2)膜 2, バックゲート 3, バックゲート絶縁膜としてSi
O2膜4, 素子形成層として厚さ 100Åのシリコン層 5,
フロントゲート絶縁膜として厚さ 100ÅのSiO2膜 6, フ
ロントゲート膜として厚さ 500Åのポリシリコン膜 7が
順に積層された表面に, レジスト膜 8を被着する。
(Si)基板 1上に, SOI 絶縁膜として二酸化シリコン(SiO
2)膜 2, バックゲート 3, バックゲート絶縁膜としてSi
O2膜4, 素子形成層として厚さ 100Åのシリコン層 5,
フロントゲート絶縁膜として厚さ 100ÅのSiO2膜 6, フ
ロントゲート膜として厚さ 500Åのポリシリコン膜 7が
順に積層された表面に, レジスト膜 8を被着する。
【００１４】ここで，バックゲート 3は, スパッタ法と
リソグラフィを用いて厚さ3000Åのタンタル(Ta)膜で形
成する。あるいは, Taの代わりにタングステン(W),モリ
ブデン(Mo)または金(Au)でもよい。
リソグラフィを用いて厚さ3000Åのタンタル(Ta)膜で形
成する。あるいは, Taの代わりにタングステン(W),モリ
ブデン(Mo)または金(Au)でもよい。
【００１５】また，レジスト膜 8は例えばSAL-601 を用
い, スピンコート法により塗布し，ベークして厚さ 0.2
μｍに被着する。次いで, Ｘ線（SOR 光) を1200〜1800
eV のエネルギー（基板を透過する波長に相当するエネ
ルギー）で裏面より照射し，レジスト膜 8を露光する。
い, スピンコート法により塗布し，ベークして厚さ 0.2
μｍに被着する。次いで, Ｘ線（SOR 光) を1200〜1800
eV のエネルギー（基板を透過する波長に相当するエネ
ルギー）で裏面より照射し，レジスト膜 8を露光する。
【００１６】図１(B) において，レジスト膜 8を現像し
て転写パターン8Aを形成する。図１(C) において，転写
パターン8Aをマスクにして, ポリシリコン膜 7をプラズ
マエッチングして, フロントゲート7Aを形成する。
て転写パターン8Aを形成する。図１(C) において，転写
パターン8Aをマスクにして, ポリシリコン膜 7をプラズ
マエッチングして, フロントゲート7Aを形成する。
【００１７】さらに感光感度を高めるために以下のよう
にする。 (1) 露光前にレジスト 8の表面に重金属膜(Ta, W, Mo,A
u 等) を厚さ 300Åに堆積し，レジスト内での反射電
子，散乱電子の発生を増加させるようにする。 (2) ウエハを載せる試料台自体を重金属で作製し，この
上にレジスト膜を下側にして基板を載せ，基板上にSOR
光露光を行う。 (3）基板の厚さを 100〜500 μｍ程度に薄くする。な
お，ウエハはその強度を保つためにスクライブラインの
領域は所定の厚さに保ち, チップ領域のみ選択的にエッ
チングして薄くすることもできる。
にする。 (1) 露光前にレジスト 8の表面に重金属膜(Ta, W, Mo,A
u 等) を厚さ 300Åに堆積し，レジスト内での反射電
子，散乱電子の発生を増加させるようにする。 (2) ウエハを載せる試料台自体を重金属で作製し，この
上にレジスト膜を下側にして基板を載せ，基板上にSOR
光露光を行う。 (3）基板の厚さを 100〜500 μｍ程度に薄くする。な
お，ウエハはその強度を保つためにスクライブラインの
領域は所定の厚さに保ち, チップ領域のみ選択的にエッ
チングして薄くすることもできる。
【００１８】次に, 実施例の効果を示す数値例を従来例
と対比して示す。実効チャネル長が 0.1μｍのダブルゲ
ートSOI MOS FET で寄生容量が 3 fF の場合において，
上下のゲートのずれ量が 0のとき（実施例）の信号遅延
時間は12ps であるが，ずれ量が 0.1μｍのとき（従来
例）の信号遅延時間は 23 psに低下した。
と対比して示す。実効チャネル長が 0.1μｍのダブルゲ
ートSOI MOS FET で寄生容量が 3 fF の場合において，
上下のゲートのずれ量が 0のとき（実施例）の信号遅延
時間は12ps であるが，ずれ量が 0.1μｍのとき（従来
例）の信号遅延時間は 23 psに低下した。
【００１９】
【発明の効果】本発明によれば，基板の下側より露光し
て下地パターンにセルフアラインして上層に転写パター
ンを形成する際に，露光の際の解像度を向上することが
できた。この結果，デバイス，特にダブルゲートMOS FE
T の両方のゲートの位置ズレを抑制し, 特性向上に寄与
することができた。
て下地パターンにセルフアラインして上層に転写パター
ンを形成する際に，露光の際の解像度を向上することが
できた。この結果，デバイス，特にダブルゲートMOS FE
T の両方のゲートの位置ズレを抑制し, 特性向上に寄与
することができた。
【図１】 本発明の一実施例の説明図
1 SOI 構造の支持基板でSi基板 2 SOI 絶縁膜でSiO2膜 3 下地パターンでバックゲート 4 バックゲート絶縁膜でSiO2膜 5 素子形成層でSi層 6 フロントゲート絶縁膜でSiO2膜 7 フロントゲート膜でポリシリコン膜 7A フロントゲート 8 レジスト膜 8A レジスト膜を露光現像した後の転写パターン
Claims (4)
- 【請求項１】 基板(1) の表面に形成された下地パター
ン(3）をマスクにして該基板の裏面より露光して該下地
パターンより上層に被着したレジスト膜(8)に該下地パ
ターンの転写パターン(8A)を形成する際に，露光光にＸ
線を用い，該Ｘ線を遮断する厚さを有する重金属膜で該
下地パターンを形成するかあるいは該下地パターン上に
前記重金属膜を堆積し，該露光光により発生する反射電
子および散乱電子により該レジスト膜を露光することを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記Ｘ線の波長は該基板を透過する波長
であり，1200〜1800eV のエネルギーに相当することを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記重金属膜は，厚さ3000Å以上のタン
タル膜，タングステン膜，モリブデン膜あるいは金膜，
またはそれらの複合膜であることを特徴とする請求項１
あるいは２記載の半導体装置の製造方法。 - 【請求項４】 前記レジスト膜上に重金属膜を堆積する
ことを特徴とする請求項１あるいは２あるいは３記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5084990A JPH06302822A (ja) | 1993-04-13 | 1993-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5084990A JPH06302822A (ja) | 1993-04-13 | 1993-04-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302822A true JPH06302822A (ja) | 1994-10-28 |
Family
ID=13846072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5084990A Withdrawn JPH06302822A (ja) | 1993-04-13 | 1993-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302822A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009122681A (ja) * | 2001-05-23 | 2009-06-04 | Plastic Logic Ltd | デバイスのパターニング |
-
1993
- 1993-04-13 JP JP5084990A patent/JPH06302822A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009122681A (ja) * | 2001-05-23 | 2009-06-04 | Plastic Logic Ltd | デバイスのパターニング |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |