KR100203901B1 - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 반도체 기판상에 콘택홀을 구비하는 층간 절연막을 형성하고, 상기 구조의 전표면에 제1 A1층/실리콘층/제2 A1층을 순차적으로 형성한 후 , 이를 패턴닝하여 금속배선을 형성하였으므로, 상기 제1 및 제2 A1층 사이의 실리콘층이 A1과 결함하여 A1-Si 합금을 형성하는데, 상기의 합금은 유동성이 우수하여, 금속층의 단차 피복성이 향상되므로 미세 콘택을 용이하게 매워 금속배선 단락이나 보이드 형성을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자 및 그 제조방법
제1a도 내지 제1c 도는 종래 기술에 따른 반도체소자의 제조 공정도.
제2a도 내지 제2c 도는 본 발명의 실시예에 따른 반도체소자의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 층간 절연막
14 : 콘택홀 16 : A1 도전층
17 : 제1 A1층 18 : 실리콘층
19 : 제2 A1층 20 : 보이드
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 A1배선을 A1/Si/A1의 적층막으로 형성하여 A1의 유동성을 증가시켜 단차 피복성이 우수하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자 및 그 제조방법에 관한 것이다.
최근 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있다. 특히 감광막패턴은 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되고 있다.
따라서 반도체소자의 고집적화를 위해서는 감공막 패턴의 미세화가 필수 요건인데, 상기 감광막 패턴의 분해능은 축소노광장치의 광원의 파장 및 공정 변수에 비례하고, 축소노광장치의 렌즈구경(numerical aperture; NA)에 반비례한다.
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436및 365nm인 G-라인및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5μm 정도가 한계이다.
따라서 0.5μm이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet), 예를 들어 파장이 248nm인 KrF 레이저나 193nm인 ArF 레이저를 광원으로 사용하는 축소노광장치를 이용한다.
또한 상하의 도전배선을 연결하는 콘택 홀은 자체의 크기와 주변 배선과의 간격이 감소되고, 콘택 홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)는 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
상기 콘택홀은 간격 유지를 위하여 마스크 정렬 시의 오배열 여유(misalignnment tolerance), 노광 공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계 크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 기술이 개발되었다. 자기 정렬 콘택홀 형성방법 중 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.
제1a도 내지 제1c도는 종래 기술에 따른 반도체소자의 제조 공정도로서, 금속배선 콘택 부분을 도시한 예이다.
먼저, 실리컨 웨이퍼등의 반도체기판(10)상에 게이트산화막과 게이트전극, 엘.디.디(Lightly Doped Drain; 이하 LDD라 칭함) 구조의 소오스/드레인 접합 등으로 구성되는 모스 전계효과 트랜지스터 등과 같은 하부 구조물을 형성하고, 상기 구조의 전표면에 층간 절연막(12)을 형성한다.
그후, 상기 반도체 기판(10)에서 금속배선 콘택으로 예정되어 있는 부분 상의 층간 절연막(12)을 제거하여 반도체 기판(10)을 노출시키는 콘택홀(14)을 형성한다. (제1a도 참조).
그다음 상기 구조의 전표면에 A1 재질로된 도전층(16)을 일차로 형성하고, (제1b도 참조), 열처리하여 리플로우 시킨후, 다시 도전층(16)을 형성하여 상기 노출되어 있는 반도체 기판(10)과 접촉되도록 하였다. 이때 상기 도전층(16)은 스퍼터링 등의 물리기상증착(Physical Vapor Deposition; 이하 PVD) 방법으로 형성하며, 상기 콘택홀(14)상부의 A1 도전층(16)이 상부 모서리 부분이 증착 속도가 높아 오버행이 발생하여 보이드(20)가 형성된다. (제1c도 참조).
상기와 같은 종래 기술에 따른 반도체소자는 소자가 고집적화됨에 따라 콘택홀이나 비아 콘택홀의 크기가 감소되어 콘택의 내부에 보이드가 형성되므로 접합 저항이 증가되고, 금속배선의 단선이 일어나 공정수율 및 소자 동작의 신뢰성이 떨어지는 문제점이 있다.
상기에서는 반도체 기판과 금속배선간의 콘택을 예로 들었으나, 워드선 스트랩이나 비아 콘택 등과 같은 금속배선과 콘택되는 모든 부분에 대해서도 상기와 같은 문제점이 있을 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 A1 금속배선을 A1/Si/A1의 적층막으로 형성하여 금속배선의 유동성을 증가시켜 단차 피복성이 향상되어 금속배선의 단락을 방지하여 소자 동작의 신뢰성을 향상시킬수 있는 반도체소자를 제공함에 있다.
본 발명의 다른 목적은 금속배선을 A1/Si/A1의 적층막으로 형성하여 금속배선의 단차 피복성을 향상시켜 공정수율 및 소자 동작의 신뢰성을 향상시킬수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 특징은, 반도체 기판상에 형성되어있는 층간 절연막과, 상기 반도체기판에서 금속배선 콘택으로 예정되어 있는 부분 상의 층간 절연막이 제거되어 반도체 기판을 노출시키는 콘택홀과, 상기 콘택홀을 통하여 반도체 기판과 접촉되는 순차적으로 적층 되어있는 제1 A1층과 실리콘층 및 제2 A1층 패턴으로 구성되는 금속배선을 구비함에 있다.
본 발명에 따른 반도체소자의 다른 특징은, 반도체 기판상에 형성되어있는 제1층간 절연막과, 상기 제1층간 절연막 상에 형성되어있는 도전배선과, 상기 구조의 전표면에 형성되어 있으며, 상기 도전배선의 금속배선 콘택으로 예정되어 있는 부분을 노출시키는 콘택홀을 구비하는 제2층간 절연막과, 상기 콘택홀을 통하여 도전배선과 접촉되는 순차적으로 적층되어 있는 제1 A1층과 실리콘층 및 제2 A1층 패턴으로 구성되는 금속배선을 구비함에 있다.
다른 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은, 반도체 기판상에 층간 절연막을 형성하는 공정과, 상기 반도체기판에서 금속배선 콘택으로 예정되어 있는 부분 상의 층간 절연막을 제거되어 반도체 기판을 노출시키는 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 제1 A1층과 실리콘층 및 제2 A1층을 순차적으로 형성하는 공정과, 상기 제1 A1층과 실리콘층 및 제2 A1층을 패턴닝하여 콘택홀을 통하여 도전배선과 접촉되는 제1 A1층과 실리콘층 및 제2 A1층 패턴으로 구성되는 금속배선을 형성하는 형성하는 공정을 구비함에 있다.
본 발명에 따른 반도체소자 제조방법의 다른 특징은, 반도체 기판상에 제1층간 절연막을 형성하는 공정과, 상기 제1층간 절연막 상에 도전배선을 형성하는 공정과, 상기 구조의 전표면에 제2층간 절연막을 형성하는 공정과, 상기 도전배선에서 금속배선 콘택으로 예정되어 있는 부분 상의 제2층간 절연막을 제거하여 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 제1 A1층과 실리콘층 및 제2 A1층을 순차적으로 형성하는 공정과, 상기 제1 A1층과 실리콘층 및 제2 A1층을 패턴닝하여 콘택홀을 통하여 도전배선과 접촉된는 제1 A1층과 실리콘층 및 제2 A1층 패턴으로 구성되는 금속배선을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자 및 그 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다. 제2a도 및 제2b도는 본 발명에 따른 반도체소자의 제조 공정도로서, 반도체 기판과 금속배선간의 콘택이며, 구조도 함께 설명한다.
먼저, 소정의 하부 구조물, 예를 들어 소자분리 산화막과 모스 전계효과 트랜지시터 등이 형성되어있는 반도체 기판(10)상에 층간 절연막(12)을 형성한후, 상기 반도체 기판(10)에서 금속배선 콘택으로 예정되어 있는 부분 상이 층간 절연막(12)을 건식 또는 습식 삭각방법으로 제거하여 콘택홀(14)을 형성한다. (제2a도 참조).
그다음 상기 구조의 전표면에 제1 A1층(17)을 200~2000Å 정도의 두께로 형성하고, 상기 제1 A1층(17)상에 실리콘층(18)을 형성한다. 이때 상기 실리콘층(18)은 SiH4및 Si2H6의 각각의 가스 혹은 혼합가스를 0.1~10Torr 정도의 압력으로 흘려주며, 20~300Å 정도의 두께로 형성한다. (제2b도 참조).
그후, 상기 실리콘층(18)상에 제2 A1층(19)을 형성하면, 상기 제1및 제2 A1층(17),(19) 사이의 실리콘층(18)이 A1과 반응하며, 상기의 A1-Si 합금은 Si의 량이 증가됨에 따라 합금 박막의 유동도가 증가되어 미세 콘택홀(14)에서의 단차 피복성이 우수해진다.
이때 상기 제1 A1층(17)과 실리콘층(18) 및 제2 A1층(19)은 총두께가 1000~10000Å 정도 되도록 하고, 상기 제1 A1층(17)과 실리콘층(18)및 제2 A1층(19) 형성 공정시의 챔버 온도는 상온~600℃ 정도의 온도이며, 상기 제1 A1층(17) 및 제2 A1층(19) 형성은 PVD 방법으로 스퍼터링 파워는 1~20KW가 되도록 하고, Ar가스 플라즈마를 흘려준 후에 형성하되, 상기 제1 A1층(17) 및 제2 A1층(19)은 순수한 A1이거나, Cu또는 Si이 0.01~2wt% 포함된 합금을 사용한다.
그다음 상기 제1 A1층(17)과 실리콘층(18) 및 제2 A1층(19)을 패턴닝하여 제1 A1층(17)/실리콘층(18)/제2 A1층(19) 패턴으로된 금속배선을 형성한다. (제2c도 참조).
상기에서는 반도체 기판과, 상기 반도체기판에서 콘택으로 예정되어 있는 분분을 노출시키는 콘택홀을 구비하는 층간 절연막과, 상기 콘택홀을 통하여 반도체 기판과 접촉되는 순차적으로 적층되어있는 제1 A1층/ 실리콘층/ 제2 A1층 패턴으로 구성되는 금속배선을 구비하여 상기 제1 A1층과 제2 A1층 사이의 실리콘이 A1과 반응하여 합금 박막의 유동도를 증가시키는 경우이며, 워드선 스트랩이나 비트선-금속배선 콘택 또는 금속배선간 콘택 등의 여러 가지 경우에도 사용할 수 있다.
도시되어 있지는 않으나, 비트 선과 금속배선간 콘택의 예를 들어보면 다음과 같다. 먼저, 소정의 하부 구조물들이 형성되어있는 반도체 기판상에 제1층간 절연막을 형성하고, 상기 제1층간 절연막 상에 비트선을 형성한후, 상기 구조의 전표면에 제2층간 절연막을 형성한다.
그다음 상기 비트선에서 금속배선 콘택으로 예정되어 있는 부분 상의 제2층간 절연막을 제거하여 금속배선 콘택홀을 형성하고, 상기 구조의 전표면에 제1 A1층/실리콘층/제2 A1층을 순차적으로 형성한 후, 패턴닝하여 제1 A1층/실리콘층/제2 A1층 패턴으로 구성되는 금속배선을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자 및 그 제조 방법은 반도체 기판상에 콘택홀을 구비하는 층간 절연막을 형성하고, 상기 구조의 전표면에 제1 A1층/실리콘층/제2 A1층을 순차적으로 형성한후, 이를 패턴닝하여 금속배선을 형성하였으므로, 상기 제1 및 제2 A1층 사이의 실리콘층이 A1과 결합하여 A1-Si합금을 형성하는데, 상기의 합금은 유동성이 우수하여, 금속층의 단차 피복성이 향상되므로 미세 콘택을 용이하게 매워 금속배선 단락이나 보이드 형성을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (17)

  1. 반도체 기판상에 형성되어 있는 층간 절연막과, 상기 반도체기판에서 금속배선 콘택으로 예정되어 있는 부분 상의 충간 절연막이 제거되어 반도체 기판을 노출시키는 콘택홀과, 상기 콘택홀을 통하여 반도체 기판과 접촉되는 순차적으로 적층 되어 있는 제1 A1층 과 실리콘층 및 제2 A1층 패턴으로 구성되는 금속배선을 구비하는 반도체소자.
  2. 제1항에 있어서, 상기 제1 A1층이 200 - 2000Å 두께로 형성되어있는 것을 특징으로 하는 반도체소자.
  3. 제1항에 있어서, 상기 실리콘층이 20-300Å 두께로 형성되어있는 것을 특징으로 하는 반도체소자.
  4. 제1항에 있어서, 상기 제1 A1층과 실리콘층 및 제2 A1층은 총두께가 1000-10000Å로 형성되어있는 것을 특징으로 하는 반도체소자.
  5. 제1항에 있어서, 상기 제1 A1층 및 제2 A1층이 순수한 A1이거나 Cu 또는 Si이 0.01 - 2wt% 포함된 합금으로 형성되어있는 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판상에 형성되어있는 제1층간 절연막과, 상기 제1층간 절연막 상에 형성되어있는 도전배선과, 상기 구조의 전표면에 형성되어 있으며, 상기 도전배선의 금속배선 콘택으로 예정되어 있는 부분을 노출시키는 콘택홀을 구비하는 제2층간 절연막과, 상기 콘택홀을 통하여 도전배선과 접촉되는 순차적으로 적층되어 있는 제1 A1층과 실리콘층 및 제2 A1층 패턴으로 구성되는 금속배선을 구비하는 반도체소자.
  7. 제6항에 있어서, 상기 제1 A1층이 200-2000Å 두께로 형성되어있는 것을 특징으로 하는 반도체소자.
  8. 제6항에 있어서, 상기 실리콘층이 20-300Å두께로 형성되어있는 것을 특징으로 하는 반도체소자.
  9. 제6항에 있어서, 상기 제1 A1층과 실리콘층 및 제2 A1층은 총두께가 1000-10000Å로 형성되어있는 것을 특징으로 하는 반도체소자.
  10. 제6항에 있어서, 상기 제1 A1층 및 제2 A1층이 순수한 A1이거나, Cu 또는 Si이 0.01-2wt% 포함된 합금으로 형성되어있는 것을 특징으로 하는 반도체 소자.
  11. 반도체 기판상에 층간 절연막을 형성하는 공정과, 상기 반도체기판에서 금속배선 콘택으로 예정되어 있는 부분 상의 층간 절연막을 제거되어 반도체 기판을 노출시키는 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 제1 A1층과 실리콘층 및 제2 A1층을 순차적으로 형성하는 공정과, 상기 제1 A1층과 실리콘층 및 제2 A1층을 패턴닝하여 콘택홀을 통하여 반도체 기판과 접촉되는 제1 A1층과 실리콘층 및 제2 A1층 패턴으로 구성되는 금속배선을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  12. 제11항에 있어서, 상기 제1 A1층 및 제2 A1층을 상온-600℃온도에서, PVD 방법으로 스퍼터링 파워는 1-20KW에서, Ar가스 플라즈마를 흘려준 상태에서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제11항에 있어서, 상기 실리콘층을 SiH4및 Si2H6각각의 가스 혹은 혼합가스를 0.1-10Torr 정도의 압력으로 흘려주며 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 반도체 기판상에 제1층간 절연막을 형성하는 공정과, 상기 제1층간 절연막 상에 도전배선을 형성하는 공정과, 상기 구조의 전표면에 제2층간 절연막을 형성하는 공정과, 상기 도전배선에서 금속배선 콘택으로 예정되어 있는 부분 상의 제2층간 절연막을 제거하여 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 제1 A1층과 실리콘층 및 제2 A1층을 순차적으로 형성하는 공정과, 상기 제1 A1층과 실리콘층 및 제2 A1층을 패턴닝하여 콘택홀을 통하여 도전배선과 접촉되는 제1 A1층과 실리콘층 및 제2 A1층 패턴으로 구성되는 금속배선을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  15. 제14항에 있어서, 상기 제1 A1층과 제2 A1층을 상온-600℃ 온도에서, PVD방법으로 스퍼터링 파워는 1-20KW에서, Ar가스 플라즈마를 흘려준 상태에서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제14항에 있어서, 상기 실리콘층 SiH4및 Si2H6각각의 가스 혹은 혼합가스를 0.1 - 10Torr 정도의 압력으로 흘려주며 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제14항에 있어서, 상기 반응로의 온도를 400-600℃로 하는 것을 특징으로하는 반도체소자의 제조방법.
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