KR100235959B1 - 반도체소자의 금속배선 제조방법 - Google Patents

반도체소자의 금속배선 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 금속배선 제조방법에 관한 것으로서, W막이나 WNx막과 A1막과의 적층 구조로된 금속배선에서 W막과 A1막의 사이에 TiN막을 개재시켜 금속배선을 형성하였으므로, 상기 TiN막에 의해 W막과 A1막 사이에 W-A1 합금이 생성되지 않아 그에 따른 일렉트로마이그레이션이나 콘택 저항 증가가 방지되고, A1막 패턴닝을 위한 과도식각 공정시 W막 식각에 의한 식각 부산물 생성이 방지되어 금속배선 패턴닝 공정을 하나의 장비 내에서 일괄적으로 실행할 수 있어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 금속배선 제조방법
본 발명은 반도체소자의 금속배선 제조방법에 관한 것으로서, 특히 W 또는 WNx(x=1.2.3··)과 A1의 적층 구조로된 금속배선에서 A1과 W 또는 WNx의 사이에 식각 정지층과 확산방지막의 역할을 수행하는 TiN막을 개재시켜 A1과 W의 반응물에 의한 저항 증가나 일렉트로마이그레이션(electro migration)에 의한 단선이나 패턴 유실 등의 불량 발생을 방지하고, W 식각에 따른 식각 부산물 발생을 방지하여 공정수율 및 소자 동작이 신뢰성을 향상시킬 수 있는 반도체소자의 금속배선 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 이러한 미세 패턴의 분해능은 축소노광장치(stepper)의 광원 파장 및 공정 변수에 비례하고, 축소노광장치의 렌즈 구경(numerical aperture;NA)에 반비례한다.
따라서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되는데, 파장이 각각 436 및 356nm인 G-라인 및 I-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛정도가 한계이며, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 파장이 작은 원자외선(deep ultra violet), 예를 들어 파장이 248nm인 KrF 레이저나 193nm인 ArF 레이저를 광원으로 사용하는 축소노광장치를 이용하고, 더욱 미세한 패턴 형성을 위하여 X-선이나 전자빔을 광원으로 이용하기도 한다.
일반적으로 반도체소자는 각각의 소자들을 형성한 후, 소자의 최상층에는 각각의 소자에 전압을 인가하는 금속배선이 형성된다. 이러한 금속배선으로는 다른 재료들에 비해 증착 공정이 간단하고, 저저항이 특성을 갖는 A1 계열 금속이 주로 사용되며, 저항의 감소나 열적 안정성을 향상시키기 위하여 W과의 적층 구조로 형성 하기도 한다.
제1a 및 제1b도는 종래 기술에 따른 반도체소자의 금속배선 제조 공정도로서, W/A1 적층 구조로된 금속배선의 예이다.
먼저, 반도체기판(도시되지않음)상에 소정의 하부 구조물들을 형성한 후, 전표면에 평탄화막이나 층간절연막이 되는 절연막(10)을 형성하고, 상기 절연막(10)상에 W막(12)과 A1막(14)을 순차적으로 형성한다. 이때 상기 W막(12)은 WNx막일수도 있다.(제1a도 참조)
그다음 상기 A1막(14)상에 감광막 패턴(16)을 형성하고, 상기 감광막 패턴(16)에 의해 노출되어 있는 A1막(14)을 식각하되, 어느 정도 과식각하여 A1막(14) 패턴을 형성한다. 이는 정확하게 A1막(14)만을 식각하기가 어렵기 때문이다.
여기서 상기의 A1막(14) 과식각 공정은 C1 가스를 식각 가스로 이용하게 되는데, A1막(14)이 식각된 후의 과식각 공정에서 W막(12)이 어느 정도 식각되면서, 다량의 부산물(particle;18)들이 생성되어 장비 및 소자를 요염시킨다. (제1b도 참조)
상기와 같은 종래 기술에 따른 W막/A1막의 적층 구조로된 금속배선의 제조 방법은 A1막 패턴닝을 위한 과식각 공정시 식각 가스인 C1에 의해 W이 식각되며 다량의 부산물이 생성되어 장비나 소자를 오염시키므로, 이를 제거하기 위하여 세척 공정을 실시하여야 하고, 오염을 방지하기 위하여 W막이나 WNx막의 패턴닝은 다른 챔버에서 실시하여야 하므로 공정수율 및 소자 동작의 신뢰성이 떨어지는 문제점이 있다.
또한 상기 W막 또는 WNx막과 A1막의 적층 구조에서는 후에 실시하는 A1의 유동을 위한 열처리 공정시 W과 A1이 서로 반응하여 W-A1 합금(19)이 스파이크 형상으로 생성되는데, 이는 도2에 도시되어 있는 바와 같이, 하부 금속배선(15A)과 상부 금속배선(15B)이 절연막(17)에 형성된 비아 콘택홀(20)을 통하여 연결되는 콘택 부분에서는 상기의 합금 생성으로 인하여 저항이 증가되어 소자의 동작 특성을 저하시키고, 일렉트로마이그레이션에 의해 배선이 단선되거나 배선 패턴이 유실되는 다른 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 W막이나 WNx막과 A1막의 사이에 TiN막을 개재시켜 A1막 패턴닝을 위한 식각 공정시 W의 식각에 의한 부산물 생성을 방지하고, 후속 열처리 공정에서의 W과 A1의 반응을 방지하여 부산물에 의한 오염이나 배선의 유실 등을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 금속배선 제조방법을 제공함에 있다.
제1a 및 제1b도는 종래 기술의 일 실시예에 따른 반도체소자의 금속배선 제조 공정도.
제2도는 종래 기술의 다른 실시예에 따른 금속배선이 형성되어 있는 반도체소자의 단면도.
제3a 및 제3b도는 본 발명의 일 실시예에 따른 반도체소자의 금속배선 제조 공정도.
제4도는 본 발명의 다른 실시예에 따른 금속배선이 형성된 반도체소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 절연막 12 : W막
14 : A1막 15A : 하부 금속배선
15B : 상부 금속배선 16 : 감광막 패턴
17 : 절연막 18 : 식각 부산물
19 : W-A1 합금 20 : 비아 콘택홀
22 : TiN 막
상기와 같은 목적을 달성하기 위한 본 발명은 따른 반도체소자의 금속배선 제조방법의 특징은, W막과 A1막 패턴의 적층구조로된 금속배선의 제조방법에 있어서, W막과 A1막의 사이에 확산방지막인 TiN막을 개재시킨 것에 있다
본 발명의 다른 특징은, WNx막과 A1막 패턴의 적층 구조로된 반도체소자의 금속배선 제조방법에 있어서, WNx막과 A1막의 사이에 확산방지막인 TiN막을 개재시킨 것에 있다.
본 발명의 또 다른 특징은, 반도체기판상에 형성되어 있는 제1절연막상에 A1막을 포함하는 하부 금속 배선을 형성하는 공정과, 상기 하부 금속배선의 일부를 노출시키는 콘택홀을 구비하는 제2절연막 형성하는 공정과, 상기 콘택홀을 통하여 하부 금속배선과 접촉되는 W막 또는 WNx막/TiN막/A1막 패턴의 적층 구조로된 상부 금속배선을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 금속배선 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제3a 및 제3b도는 본 발명의 실시예에 따른 금속배선이 형성되어 있는 반도체소자의 단면도로서, 금속배선간의 콘택인 비아(Via)콘택 부분의 예이다.
먼저, 반도체기판(도시되지않음)상에 소정의 하부 구조물들, 예를 들어 모스 전계효과 트랜지스터(MetalOxideSemiconductor Field Effect Transistor; MOS FET)나 캐피시터, 비트선 등을 형성한 후, 전표면에 평탄화막이나 층간절연막이 되는 절연막(10)을 형성하고, 상기 구조의 전표면에 W막(12)과 장벽금속층인 TiN막(22)과 A1막(14)을 순차적으로 형성한다. 이때 상기 W막(12)과 TiN막(22) 및 A1막(14)은 각각 100∼2000Å, 300∼2000Å 및 2000∼10000Å 정도의 두께로 형성하며, 상기 W막(12)은 WNx막일 수도 있으며, 상기 W막(12)과 TiN막(22)은 각각 물리기상증착(Physical Vapor Deposition;PVD) 이나 화학기상증착(Chemical Vapor Depoistion;이하 CVD라 칭함)방법으로 형성하고, 상기 TiN막(22)을 CVD 방법으로 형성하는 경우에는 테트라키스 디메틸 아미노 타이냐늄(Tetrakis DiMethyl Amino Titanium; 이하 TDMAT라 칭함)이나 타이타늄 테트라클로라이드(TiCl4)소오스 가스 또는 그 혼합 가스를 사용한다.
그 다음 상기 A1막(14)에서 금속배선으로 예정되어 있는 부분 상측에 감광막패턴(16)을 형성하고, 상기 감광막 패턴(16)에 의해 노출되어 있는 A1막(14)을 식각하여 TiN막(22)을 노출시킨다. 이때 A1막(14)을 과식각하여도 W막(12)은 노출되지 않으므로 부산물 생성이 방지된다.(제3a도 참조)
그후, 상기 TiN막(22)과 W막(12)을 순차적으로 식각하여 W막(12)/TiN막(22)/A1막(14) 패턴으로된 금속배선을 형성한다. 여기서 상기 A1막(14)이나 패시베이션막의 리플로우 등을 위한 400∼600℃정도의 열처리 공정을 거치게 되는데, 이때 상기 TiN막(22)이 W막(12)과 A1막(14)간의 합금 생성을 방지한다.(제3b도 참조)
또한 제4도에 도시되어 있는 바와 같이, 2층 금속배선의 경우에는 2000∼8000Å 정도 두께의 A1막을 구비하는 하부 금속배선(15A)을 형성하고, 상기 하부 금속배선(15A)의 일부를 노출시키는 비아 콘택홀(20)을 구비하는 절연막(17)을 형성한 후, 상기 콘택홀(20)을 통하여 하부 금속배선(15A)과 접촉되는 상부 금속배선(15B)을 W막/TiN막/A1막 패턴으로 형성하며, 상기 A1막은 2000∼1000Å 정도 두께로 형성한다. 여기서 TiN막에 의해 후속 열처리 공정시의 W-A1합금 생성이 방지된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 금속배선 제조방법은 W막이나 WNx막과 A1막과의 적층 구조로된 금속배선에서 W막과 A1막의 사이에 TiN막을 개재시켜 금속배선을 형성하였으므로, 상기 TiN막에 의해 W막과 A1막 사이에 W-A1 합금이 생성되지 않아 그에 따른 일렉트로마이그레이션이나 콘택저항 증가가 방지되고, A1막 패턴닝을 위한 과식각 공정시 W막 식각에 의한 식각 부산물 생성이 방지되어 금속배선 패턴닝 공정을 하나의 장비 내에서 일괄적으로 실행할 수 있어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (12)

  1. 반도체소자의 금속배선 제조방법에 있어서, 반도체기판 상에 형성되어 있는 절연막상에 WNx막을 형성하는 공정과, 상기 WNx막 상에 확산방지막인 TiN막을 형성하는 공정과, 상기 TiN막 상에 A1막을 형성하는 공정과, 상기 A1막과 TiN막 및 WNx막을 하나의 장비내에서 순차적으로 패턴닝하여 WNx막과 TiN막 및 A1막 패턴으로된 금속배선을 형성하는 공정을 구비하는 반도체 소자의 금속배선 제조방법.
  2. 제1항에 있어서, 상기 절연막이 평탄화막 또는 층간절연막인 것을 특징으로하는 반도체소자의 금속배선 제조방법.
  3. 제1항에 있어서, 상기 WNx막을 PVD 또는 CVD 방법으로 형성하는 것을 특징으로하는 반도체소자의 금속배선 제조방법.
  4. 제1항에 있어서, 상기 WNx막을 100∼2000Å 두께로 형성하는 것을 특징으로하는 반도체소자의 금속배선 제조방법.
  5. 제1항에 있어서, 상기 TiN막을 PVD 또는 CVD 방법으로 형성하는 것을 특징으로하는 반도체소자의 금속배선 제조방법.
  6. 제1항에 있어서, 상기 TiN막을 CVD 방법으로 형성할 때 TDMAT/TiCl4소오스 가스로 형성하는 것을 특징으로하는 반도체소자의 금속배선 제조방법.
  7. 제1항에 있어서, 상기 TiN막을 300∼2000Å 두께로 형성하는 것을 특징으로하는 반도체소자의 금속배선 제조방법
  8. 제1항에 있어서, 상기 A1막을 2000∼10000Å 두께로 형성하는 것을 특징으로하는 반도체소자의 금속배선 제조방법.
  9. 제1항에 있어서, 상기 A1막 식각 공정시 과식각을 실시하는 것을 특징으로하는 반도체소자의 금속배선 제조방법.
  10. 반도체기판 상에 형성되어 있는 제1절연막 상에 A1막을 포함하는 하부 금속배선을 형성하는 공정과, 상기 하부 금속배선의 일부를 노출시키는 콘택홀을 구비하는 제2절연막 형성하는 공정과, 상기 콘택홀을 통하여 하부 금속배선과 접촉되는 W막 또는 WNx막/TiN막/A1막 패턴의 적층 구조로된 상부 금속배선을 형성하는 공정을 구비하는 반도체소자의 금속배선 제조방법.
  11. 제10항에 있어서, 상기 하부 금속배선의 A1막을 2000∼8000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 제조방법.
  12. 제10항에 있어서, 상기 상부 금속배선의 A1막을 2000∼10000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 제조방법.
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* Cited by examiner, † Cited by third party
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JPH0215633A (ja) * 1988-07-01 1990-01-19 Fujitsu Ltd 半導体装置の製造方法
JPH0878520A (ja) * 1994-08-31 1996-03-22 Fujitsu Ltd 多層配線を有する半導体装置及びその製造方法

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