JPH06301637A - コンピュータシステム - Google Patents
コンピュータシステムInfo
- Publication number
- JPH06301637A JPH06301637A JP8662093A JP8662093A JPH06301637A JP H06301637 A JPH06301637 A JP H06301637A JP 8662093 A JP8662093 A JP 8662093A JP 8662093 A JP8662093 A JP 8662093A JP H06301637 A JPH06301637 A JP H06301637A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- request signal
- dma
- cycle
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】ＤＭＡにおけるオーバヘッドを低減しシステム
全体の高速化を図る。 【構成】ＤＭＡコントローラ１がＤＭＡ要求信号ＤＲの
供給を受け、ＣＰＵ２Ｂが非独占バスサイクル命令の実
行中のサイクルの終了後にバス開放を要求する低優先バ
ス要求信号ＢＲＬを発生するバス要求信号発生部１０１
と、低優先バス要求信号ＢＲＬの発生後の所定時間後に
バス開放信号の応答がない場合に独占および独占バスサ
イクルのいずれの実行中も即時バス開放を要求する高優
先バス要求信号ＢＲＨを発生するタイマ４１とを備え
る。
全体の高速化を図る。 【構成】ＤＭＡコントローラ１がＤＭＡ要求信号ＤＲの
供給を受け、ＣＰＵ２Ｂが非独占バスサイクル命令の実
行中のサイクルの終了後にバス開放を要求する低優先バ
ス要求信号ＢＲＬを発生するバス要求信号発生部１０１
と、低優先バス要求信号ＢＲＬの発生後の所定時間後に
バス開放信号の応答がない場合に独占および独占バスサ
イクルのいずれの実行中も即時バス開放を要求する高優
先バス要求信号ＢＲＨを発生するタイマ４１とを備え
る。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータシステムに
関し、特にＤＭＡ（ダイレクトメモリアクセス）性能の
高いＤＭＡコントローラを備えるコンピュータシステム
に関する。
関し、特にＤＭＡ（ダイレクトメモリアクセス）性能の
高いＤＭＡコントローラを備えるコンピュータシステム
に関する。
【０００２】
【従来の技術】ワークステーションや画像処理装置等の
ような高速ＣＰＵアプリケーションにおいて、入出力
（ＩＯ）装置が直接主記憶装置をアクセスするＤＭＡは
広く用いられている。従来のコンピュータシステムの上
記ＤＭＡ制御用のＤＭＡコントローラは一般に単一のバ
ス要求信号を有していた。
ような高速ＣＰＵアプリケーションにおいて、入出力
（ＩＯ）装置が直接主記憶装置をアクセスするＤＭＡは
広く用いられている。従来のコンピュータシステムの上
記ＤＭＡ制御用のＤＭＡコントローラは一般に単一のバ
ス要求信号を有していた。
【０００３】従来のコンピュータシステムの第１の例を
示す図３を参照すると、ＤＭＡ要求信号ＤＲの供給を受
けバス要求信号ＢＲを出力するバス要求信号発生部１０
１を備えるＤＭＡコントローラ１と、ＣＰＵ２と、ＤＭ
Ａコントローラ１からＣＰＵ２にバス要求信号ＢＲを伝
送する信号線６と、ＤＭＡコントローラ１に外部のＩＯ
装置（図示しない）からのＤＭＡ要求信号ＤＲを供給す
る信号線７と、ＣＰＵ２からのバス開放信号ＢＯをＤＭ
Ａコントローラ１に伝送する信号線８と、ＤＭＡコント
ローラ１からのＤＭＡ応答信号ＤＸをＩＯ装置に伝送す
る信号線９と、外部へのデータバス１０と、外部へのア
ドレスバス１１とを備える。
示す図３を参照すると、ＤＭＡ要求信号ＤＲの供給を受
けバス要求信号ＢＲを出力するバス要求信号発生部１０
１を備えるＤＭＡコントローラ１と、ＣＰＵ２と、ＤＭ
Ａコントローラ１からＣＰＵ２にバス要求信号ＢＲを伝
送する信号線６と、ＤＭＡコントローラ１に外部のＩＯ
装置（図示しない）からのＤＭＡ要求信号ＤＲを供給す
る信号線７と、ＣＰＵ２からのバス開放信号ＢＯをＤＭ
Ａコントローラ１に伝送する信号線８と、ＤＭＡコント
ローラ１からのＤＭＡ応答信号ＤＸをＩＯ装置に伝送す
る信号線９と、外部へのデータバス１０と、外部へのア
ドレスバス１１とを備える。
【０００４】動作について説明すると、従来のＤＭＡコ
ントローラ１のバス要求信号発生部１０１は、ＩＯ装置
からのＤＭＡ要求信号ＤＲの供給に応答し、ＣＰＵ２に
対するバス要求信号ＢＲをアクティブとする。ＣＰＵ２
は、バス要求信号ＢＲのアクティブ化に応答し、ＣＰＵ
２の実行中の命令がバスロック付であることや、割込ア
クノリッジサイクル中である場合を除き、次のバスサイ
クルの切目でＤＭＡコントローラ１に対しバス開放信号
ＢＯをアクティブとする。ＤＭＡコントローラ１はバス
開放信号ＢＯのアクティブ化に応答し上記ＩＯ装置にＤ
ＭＡ応答信号ＤＸを出力するとともにＤＭＡ制御を開始
する。このＤＭＡ制御の終了後、ＤＭＡコントローラ１
はバス要求信号ＢＲをインアクティブとすると、ＣＰＵ
２はこれに応答してバス開放信号ＢＯをインアクティブ
化し一連のＤＭＡ転送動作を終了する。
ントローラ１のバス要求信号発生部１０１は、ＩＯ装置
からのＤＭＡ要求信号ＤＲの供給に応答し、ＣＰＵ２に
対するバス要求信号ＢＲをアクティブとする。ＣＰＵ２
は、バス要求信号ＢＲのアクティブ化に応答し、ＣＰＵ
２の実行中の命令がバスロック付であることや、割込ア
クノリッジサイクル中である場合を除き、次のバスサイ
クルの切目でＤＭＡコントローラ１に対しバス開放信号
ＢＯをアクティブとする。ＤＭＡコントローラ１はバス
開放信号ＢＯのアクティブ化に応答し上記ＩＯ装置にＤ
ＭＡ応答信号ＤＸを出力するとともにＤＭＡ制御を開始
する。このＤＭＡ制御の終了後、ＤＭＡコントローラ１
はバス要求信号ＢＲをインアクティブとすると、ＣＰＵ
２はこれに応答してバス開放信号ＢＯをインアクティブ
化し一連のＤＭＡ転送動作を終了する。
【０００５】次に、従来のコンピュータシステムの第２
の例を示す図４を参照すると、上述の第１の例と同様の
ＤＭＡコントローラ１と、信号線６〜９と、データバス
１０と、アドレスバス１１とに加えて、ＣＰＵ２の代り
に信号線６が接続されバス要求信号ＢＲをレディ（ＲＥ
ＡＤＹ）信号ＲＤＹとして供給されるＣＰＵ２Ａと、バ
ス要求信号ＢＲによりＣＰＵ２Ａのデータバス１０およ
びアドレスバス１１への入出力の接断制御するバッファ
３と、ＣＰＵ２Ａとバッファ３との間を接続するデータ
バス１２およびアドレスバス１３とを備える。
の例を示す図４を参照すると、上述の第１の例と同様の
ＤＭＡコントローラ１と、信号線６〜９と、データバス
１０と、アドレスバス１１とに加えて、ＣＰＵ２の代り
に信号線６が接続されバス要求信号ＢＲをレディ（ＲＥ
ＡＤＹ）信号ＲＤＹとして供給されるＣＰＵ２Ａと、バ
ス要求信号ＢＲによりＣＰＵ２Ａのデータバス１０およ
びアドレスバス１１への入出力の接断制御するバッファ
３と、ＣＰＵ２Ａとバッファ３との間を接続するデータ
バス１２およびアドレスバス１３とを備える。
【０００６】動作について説明すると、この従来のＤＭ
Ａコントローラ１は、ＩＯ装置からのＤＭＡ要求信号Ｄ
Ｒの供給に応答し、ＣＰＵ２Ａに対するバス要求信号Ｂ
Ｒをレディ信号ＲＤＹのインアクティブ化により供給す
る。ＣＰＵ２Ａは、レディ信号ＲＤＹのインアクティブ
化に応答し、実行中の命令の種類如何に係わらずバスサ
イクルの途中で処理を中断しそのバスサイクルの延長を
開始する。このとき、バッファ３はバス要求信号ＢＲの
供給に応答してデータバス１０，アドレスバス１１をハ
イインピーダンス状態とし、ＣＰＵ２Ａのデータ，アド
レス入出力を停止する。これにより、ＤＭＡコントロー
ラ１によるＤＭＡ制御のためにこれらデータバス１０，
アドレスバス１１が使用可能となる。
Ａコントローラ１は、ＩＯ装置からのＤＭＡ要求信号Ｄ
Ｒの供給に応答し、ＣＰＵ２Ａに対するバス要求信号Ｂ
Ｒをレディ信号ＲＤＹのインアクティブ化により供給す
る。ＣＰＵ２Ａは、レディ信号ＲＤＹのインアクティブ
化に応答し、実行中の命令の種類如何に係わらずバスサ
イクルの途中で処理を中断しそのバスサイクルの延長を
開始する。このとき、バッファ３はバス要求信号ＢＲの
供給に応答してデータバス１０，アドレスバス１１をハ
イインピーダンス状態とし、ＣＰＵ２Ａのデータ，アド
レス入出力を停止する。これにより、ＤＭＡコントロー
ラ１によるＤＭＡ制御のためにこれらデータバス１０，
アドレスバス１１が使用可能となる。
【０００７】また、従来のコンピュータシステムの第３
の例として、ＤＭＡ動作にバスの使用を許可する特開昭
６２−２６４３４８号公報記載のバスロック制御方式が
ある。これは複数のＣＰＵを有するマルチプロセッサシ
ステムにおいて、ＣＰＵの一つが共有メモリエリアをア
クセスするとき出力する数命令分の語長のバスロック信
号により他ＣＰＵによるバスの使用を禁止するバスロッ
ク期間においてもＤＭＡが停止されることを防止し、バ
スの使用効率を向上させる技術である。上記バスロック
期間中のデータの入出力を表すストローブ信号の監視回
路を設けて、上記バスロック期間中におけるＣＰＵのバ
スの不使用期間を検出することによりＩＯ装置のＤＭＡ
のため上記バスの使用を許可する。
の例として、ＤＭＡ動作にバスの使用を許可する特開昭
６２−２６４３４８号公報記載のバスロック制御方式が
ある。これは複数のＣＰＵを有するマルチプロセッサシ
ステムにおいて、ＣＰＵの一つが共有メモリエリアをア
クセスするとき出力する数命令分の語長のバスロック信
号により他ＣＰＵによるバスの使用を禁止するバスロッ
ク期間においてもＤＭＡが停止されることを防止し、バ
スの使用効率を向上させる技術である。上記バスロック
期間中のデータの入出力を表すストローブ信号の監視回
路を設けて、上記バスロック期間中におけるＣＰＵのバ
スの不使用期間を検出することによりＩＯ装置のＤＭＡ
のため上記バスの使用を許可する。
【０００８】
【発明が解決しようとする課題】上述した従来のコンピ
ュータシステムは、第１の例では、ＣＰＵがバスロック
付ブロック転送命令等の長時間バスを占有する命令の実
行中は、上記バスの開放が遅れＤＭＡデータ転送が間に
合わない場合を生じるという欠点があった。
ュータシステムは、第１の例では、ＣＰＵがバスロック
付ブロック転送命令等の長時間バスを占有する命令の実
行中は、上記バスの開放が遅れＤＭＡデータ転送が間に
合わない場合を生じるという欠点があった。
【０００９】また、第２のコンピュータシステムでは、
ＣＰＵのバスをレディ信号により停止し上記バスを開放
するため、高速ＤＭＡ動作が可能となる反面、上記ＣＰ
Ｕの実行中のアアクセスを即時に停止するため命令実行
の阻害要因となり易く、システム速度を低下させるとい
う欠点があった。
ＣＰＵのバスをレディ信号により停止し上記バスを開放
するため、高速ＤＭＡ動作が可能となる反面、上記ＣＰ
Ｕの実行中のアアクセスを即時に停止するため命令実行
の阻害要因となり易く、システム速度を低下させるとい
う欠点があった。
【００１０】さらに、第３のコンピュータシステムで
は、ＣＰＵによるデータ転送頻度が高い、すなわち、バ
スの空きが少ない場合にはＤＭＡ転送がシステム性能の
低下要因となること、マルチプロセッサシステムにおい
てのみ有効であり一般的でないことという欠点があっ
た。
は、ＣＰＵによるデータ転送頻度が高い、すなわち、バ
スの空きが少ない場合にはＤＭＡ転送がシステム性能の
低下要因となること、マルチプロセッサシステムにおい
てのみ有効であり一般的でないことという欠点があっ
た。
【００１１】
【課題を解決するための手段】本発明のコンピュータシ
ステムは、実行中の第１およびその次の第２のサイクル
から成るバスサイクルを独占しない非独占バスサイクル
命令と前記バスサイクルを占有する独占バスサイクル命
令とにより制御され予め定めた条件でバスの使用を許可
するバス開放信号を出力するＣＰＵと入出力装置からの
前記バスを使用するダイレクトメモリアクセス（ＤＭ
Ａ）を制御するＤＭＡコントローラとを備えるコンピュ
ータシステムにおいて、前記ＤＭＡコントローラが前記
ＤＭＡの実行を要求するＤＭＡ要求信号の供給を受け前
記ＣＰＵが前記非独占バスサイクル命令の実行中の前記
第１のサイクルの終了後に前記ＤＭＡに使用するための
バス開放を要求する第１のバス使用権要求信号を発生す
る第１のバス使用権要求信号発生手段と、前記非独占お
よび独占バスサイクルのいずれの実行中も即時前記ＤＭ
Ａに使用するためのバス開放を要求する第２のバス使用
権要求信号を発生する第２のバス使用権要求信号発生手
段とを備えて構成されている。
ステムは、実行中の第１およびその次の第２のサイクル
から成るバスサイクルを独占しない非独占バスサイクル
命令と前記バスサイクルを占有する独占バスサイクル命
令とにより制御され予め定めた条件でバスの使用を許可
するバス開放信号を出力するＣＰＵと入出力装置からの
前記バスを使用するダイレクトメモリアクセス（ＤＭ
Ａ）を制御するＤＭＡコントローラとを備えるコンピュ
ータシステムにおいて、前記ＤＭＡコントローラが前記
ＤＭＡの実行を要求するＤＭＡ要求信号の供給を受け前
記ＣＰＵが前記非独占バスサイクル命令の実行中の前記
第１のサイクルの終了後に前記ＤＭＡに使用するための
バス開放を要求する第１のバス使用権要求信号を発生す
る第１のバス使用権要求信号発生手段と、前記非独占お
よび独占バスサイクルのいずれの実行中も即時前記ＤＭ
Ａに使用するためのバス開放を要求する第２のバス使用
権要求信号を発生する第２のバス使用権要求信号発生手
段とを備えて構成されている。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のコンピュータシステムの一
実施例を示すブロック図である。
て説明する。図１は本発明のコンピュータシステムの一
実施例を示すブロック図である。
【００１３】本実施例のコンピュータシステムは、図１
に示すように、従来のバッファ３と、信号線７〜９と、
データバス１０，１２と、アドレスバス１１，１３とに
加えて、ＣＰＵ２，２Ａの代りに信号線１３を経由して
低優先バス要求信号ＢＲＬが供給され信号線１４を経由
して高優先バス要求信号ＢＲＨをレディ（ＲＥＡＤＹ）
信号ＲＤＹとして供給されるＣＰＵ２Ｂと、ＤＭＡ要求
ＤＲの供給に応答し低優先バス要求信号ＢＲＬを出力す
る従来と同様のバス要求信号発生部１０１と予め設定し
た時間バス開放信号ＢＯの入力に応答し高優先バス要求
信号ＢＲＨを出力するタイマ４１とＡＮＤゲート４２と
を備えるＤＭＡコントローラ４と、信号線６の代りに低
優先バス要求信号ＢＲＬを伝送する信号線１３と、高優
先バス要求信号ＢＲＨを伝送する信号線１４と、バス開
放信号ＢＯと高優先バス要求信号ＢＲＨとのＯＲをとる
ＯＲゲート５とを備える。
に示すように、従来のバッファ３と、信号線７〜９と、
データバス１０，１２と、アドレスバス１１，１３とに
加えて、ＣＰＵ２，２Ａの代りに信号線１３を経由して
低優先バス要求信号ＢＲＬが供給され信号線１４を経由
して高優先バス要求信号ＢＲＨをレディ（ＲＥＡＤＹ）
信号ＲＤＹとして供給されるＣＰＵ２Ｂと、ＤＭＡ要求
ＤＲの供給に応答し低優先バス要求信号ＢＲＬを出力す
る従来と同様のバス要求信号発生部１０１と予め設定し
た時間バス開放信号ＢＯの入力に応答し高優先バス要求
信号ＢＲＨを出力するタイマ４１とＡＮＤゲート４２と
を備えるＤＭＡコントローラ４と、信号線６の代りに低
優先バス要求信号ＢＲＬを伝送する信号線１３と、高優
先バス要求信号ＢＲＨを伝送する信号線１４と、バス開
放信号ＢＯと高優先バス要求信号ＢＲＨとのＯＲをとる
ＯＲゲート５とを備える。
【００１４】次に、本実施例の動作について説明する。
図２は本実施例の動作を示すタイムチャートである。
図２は本実施例の動作を示すタイムチャートである。
【００１５】ＤＭＡ対象のＩＯ装置から信号線７を経由
してＤＭＡ要求ＤＲが供給されると、ＤＭＡコントロー
ラ４のバス要求信号発生部１０１は低優先バス要求信号
ＢＲＬをＡＮＤゲート４２，信号線１４を経由してレデ
ィ信号ＲＤＹのインアクティブ化によりＣＰＵ２Ｂに供
給する。ＣＰＵ２Ｂがバスサイクルを独占しない非独占
命令の実行中は、ＤＭＡコントローラ４は従来の第１の
例と同様に低優先バス要求信号ＢＲＬによるＤＭＡ制御
を行なう。一方、この低優先バス要求信号ＢＲＨはタイ
マ４１に供給される。タイマ４１には、上記ＩＯ装置の
ＤＭＡ転送までの許容時間が設定されている。上記許容
時間内にＤＭＡコントローラ４にバスの使用権を渡すバ
ス開放信号ＢＯが供給されないと、タイマ４１は高優先
バス要求信号ＢＲＨを出力する。この高優先バス要求信
号ＢＲＨは、第２の従来例のバス要求信号ＢＲと同様
に、ＣＰＵ２Ｂのバスサイクルを強制的に中断するとと
もに、バッファ３のＣＰＵ２Ｂのデータ，アドレス入出
力を停止して、ＤＭＡコントローラ４によるＤＭＡ制御
を可能とする。これにより、バスサイクルを独占する独
占命令の実行中も確実にＤＭＡ転送が行われる。
してＤＭＡ要求ＤＲが供給されると、ＤＭＡコントロー
ラ４のバス要求信号発生部１０１は低優先バス要求信号
ＢＲＬをＡＮＤゲート４２，信号線１４を経由してレデ
ィ信号ＲＤＹのインアクティブ化によりＣＰＵ２Ｂに供
給する。ＣＰＵ２Ｂがバスサイクルを独占しない非独占
命令の実行中は、ＤＭＡコントローラ４は従来の第１の
例と同様に低優先バス要求信号ＢＲＬによるＤＭＡ制御
を行なう。一方、この低優先バス要求信号ＢＲＨはタイ
マ４１に供給される。タイマ４１には、上記ＩＯ装置の
ＤＭＡ転送までの許容時間が設定されている。上記許容
時間内にＤＭＡコントローラ４にバスの使用権を渡すバ
ス開放信号ＢＯが供給されないと、タイマ４１は高優先
バス要求信号ＢＲＨを出力する。この高優先バス要求信
号ＢＲＨは、第２の従来例のバス要求信号ＢＲと同様
に、ＣＰＵ２Ｂのバスサイクルを強制的に中断するとと
もに、バッファ３のＣＰＵ２Ｂのデータ，アドレス入出
力を停止して、ＤＭＡコントローラ４によるＤＭＡ制御
を可能とする。これにより、バスサイクルを独占する独
占命令の実行中も確実にＤＭＡ転送が行われる。
【００１６】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、コンピュータシステムがＤＭＡ転送まで
の許容時間を設定したタイマを備える代りに、外部から
の高優先ＤＭＡ要求信号の供給に応答して高優先バス要
求信号を出力する高優先バス要求信号発生手段を備える
ことも、本発明の主旨を逸脱しない限り適用できること
は勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えば、コンピュータシステムがＤＭＡ転送まで
の許容時間を設定したタイマを備える代りに、外部から
の高優先ＤＭＡ要求信号の供給に応答して高優先バス要
求信号を出力する高優先バス要求信号発生手段を備える
ことも、本発明の主旨を逸脱しない限り適用できること
は勿論である。
【００１７】
【発明の効果】以上説明したように、本発明のコンピュ
ータシステムは、ＤＭＡコントローラが通常の優先度の
第１のバス使用権要求信号発生手段と、高優先度の第２
のバス使用権要求信号発生手段とを備え、時間的制約が
少ないＤＭＡの場合には低優先度のバス使用権要求を行
ないＤＭＡによる通常処理命令実行の阻害を低減すると
いう効果がある。また、必要に応じて高優先度のバス使
用権要求を行なうことにより、ＣＰＵがバスロック付ブ
ロック転送命令等の長時間バスを占有する命令の実行中
においても確実にＤＭＡ動作を保障できるという効果が
ある。さらに、シングルプロセッサの場合でも上記ＤＭ
Ａの高性能化が可能となるという効果がある。
ータシステムは、ＤＭＡコントローラが通常の優先度の
第１のバス使用権要求信号発生手段と、高優先度の第２
のバス使用権要求信号発生手段とを備え、時間的制約が
少ないＤＭＡの場合には低優先度のバス使用権要求を行
ないＤＭＡによる通常処理命令実行の阻害を低減すると
いう効果がある。また、必要に応じて高優先度のバス使
用権要求を行なうことにより、ＣＰＵがバスロック付ブ
ロック転送命令等の長時間バスを占有する命令の実行中
においても確実にＤＭＡ動作を保障できるという効果が
ある。さらに、シングルプロセッサの場合でも上記ＤＭ
Ａの高性能化が可能となるという効果がある。
【図１】本発明のコンピュータシステムの一実施例を示
すブロック図である。
すブロック図である。
【図２】本実施例のコンピュータシステムにおける動作
の一例を示すタイムチャートである。
の一例を示すタイムチャートである。
【図３】従来のコンピュータシステムの第１の例を示す
ブロック図である。
ブロック図である。
【図４】従来のコンピュータシステムの第２の例を示す
ブロック図である。
ブロック図である。
１，４ ＤＭＡコントローラ ２，２Ａ，２Ｂ ＣＰＵ ３ バッファ ５ ＯＲゲート ６〜９，１３，１４ 信号線 １０，１２ データバス １１，１３ アドレスバス ４１ タイマ ４２ ＡＮＤゲート １０１ バス要求信号発生部
Claims (3)
- 【請求項１】 実行中の第１およびその次の第２のサイ
クルから成るバスサイクルを独占しない非独占バスサイ
クル命令と前記バスサイクルを占有する独占バスサイク
ル命令とにより制御され予め定めた条件でバスの使用を
許可するバス開放信号を出力するＣＰＵと入出力装置か
らの前記バスを使用するダイレクトメモリアクセス（Ｄ
ＭＡ）を制御するＤＭＡコントローラとを備えるコンピ
ュータシステムにおいて、 前記ＤＭＡコントローラが前記ＤＭＡの実行を要求する
ＤＭＡ要求信号の供給を受け前記ＣＰＵが前記非独占バ
スサイクル命令の実行中の前記第１のサイクルの終了後
に前記ＤＭＡに使用するためのバス開放を要求する第１
のバス使用権要求信号を発生する第１のバス使用権要求
信号発生手段と、 前記非独占および独占バスサイクルのいずれの実行中も
即時前記ＤＭＡに使用するためのバス開放を要求する第
２のバス使用権要求信号を発生する第２のバス使用権要
求信号発生手段とを備えることを特徴とするコンピュー
タシステム。 - 【請求項２】 前記第２のバス使用権要求信号発生手段
が前記第１のバス使用権要求信号の発生時刻から予め設
定した時間前記バス開放信号の応答がないと前記第２の
バス使用権要求信号を出力する計時手段を備えることを
特徴とする請求項１記載のコンピュータシステム。 - 【請求項３】 前記第２のバス使用権要求信号発生手段
が前記非独占および独占バスサイクルのいずれの実行中
も即時前記ＤＭＡの実行を要求する高優先度ＤＭＡ要求
信号の供給に応答して前記第２のバス使用権要求信号を
出力する高優先度バス使用権要求信号発生手段を備える
ことを特徴とする請求項１記載のコンピュータシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086620A JP2560968B2 (ja) | 1993-04-14 | 1993-04-14 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086620A JP2560968B2 (ja) | 1993-04-14 | 1993-04-14 | コンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06301637A true JPH06301637A (ja) | 1994-10-28 |
| JP2560968B2 JP2560968B2 (ja) | 1996-12-04 |
Family
ID=13892073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5086620A Expired - Lifetime JP2560968B2 (ja) | 1993-04-14 | 1993-04-14 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560968B2 (ja) |
-
1993
- 1993-04-14 JP JP5086620A patent/JP2560968B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560968B2 (ja) | 1996-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0458304B1 (en) | Direct memory access transfer controller and use | |
| US5467295A (en) | Bus arbitration with master unit controlling bus and locking a slave unit that can relinquish bus for other masters while maintaining lock on slave unit | |
| JPH0520263A (ja) | データ転送制御装置 | |
| JP2978539B2 (ja) | データ転送制御装置 | |
| AU721685B2 (en) | Bus interface control circuit | |
| JP3055917B2 (ja) | データ転送制御装置 | |
| US4580213A (en) | Microprocessor capable of automatically performing multiple bus cycles | |
| JPS621057A (ja) | 転送制御装置 | |
| US6026455A (en) | Architecture and method for providing guaranteed access for a retrying bus master to a data transfer bridge connecting two buses in a computer system | |
| JP2560968B2 (ja) | コンピュータシステム | |
| JPH03122745A (ja) | Ｄｍａ制御方式 | |
| JPH10320349A (ja) | プロセッサ及び当該プロセッサを用いるデータ転送システム | |
| US5931930A (en) | Processor that indicates system bus ownership in an upgradable multiprocessor computer system | |
| EP0473278B1 (en) | Logic apparatus for use with a computing device | |
| KR930004910Y1 (ko) | 다중처리기 시스템에서의 데이터버스 중재기 | |
| JP2765267B2 (ja) | ダイレクトメモリアクセス転送制御装置 | |
| JP2819705B2 (ja) | データ転送制御装置 | |
| JP3265582B2 (ja) | マイクロコンピュータ | |
| JP2679440B2 (ja) | 情報処理装置 | |
| JP3365419B2 (ja) | バス調停方法 | |
| JP2001005775A (ja) | バスシステム | |
| JP2667285B2 (ja) | 割込制御装置 | |
| KR100194263B1 (ko) | 고속데이타처리 시스템 | |
| JPH0724044B2 (ja) | Ｄｍａアクセスが可能なコンピユータ・システム | |
| JPS6385955A (ja) | ダイレクトメモリアクセス転送制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960730 |