JPH0630093B2 - コンピユ−タシステム - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理システムに関係し、特にモジュール
の増減に依って機構を変化が可能なマルチ・プロセッサ
ーデーター処理システムに関係する。

ほとんどの研究機関及び会社等では今日非常に簡単な経
理上の記帳から複雑な制御に至る情報処理のニーズを扱
う為にデーター処理システムを用いている。

通常、そのような機関の規模が小さい場合、又は情報処
理ニーズが低い場合には原型的なデーター処理装置を購
入する。そのような初期段階では比較的小さい容量の小
型データー処理システムがしばしばユーザーの必要を満
足させる。しかし、ユーザーの利用規模が拡大するか、
又はデーター処理が複雑高度化すると、その初期的デー
ター処理システムを変更拡大し増大したデーター処理ニ
ーズに合わせる事が望ましくなってくる。

データー処理の拡大と変化に対応する為、従来のデータ
ー処理システムでは変更拡大可能な基本システムを装
え、それに依って利用者の要求に合わせてシステムの調
整を行ってきた。特定の要求及び機能に適合させるこの
種の変更拡大は各利用者に依り個別に行われる必要があ
った。事情に応じ、メモリーの規模の増大が必要であっ
たり、処理速度を高度化する必要があったりした。従来
のコンピューターの多くは幾つかの点で拡大変更に対応
するように設計されているが、ほとんどの従来システム
にあってはそのような変更を行った場合ある性能を犠牲
にするか又はコストの著しい増大を伴うことがあった。

例えば、現在のほとんどのデーター処理システムは追加
的にメモター回路を挿入することで、システムメモリー
の拡大を可能とする様に設計されている。追加メモリー
挿入中、内部手動スイッチが入りその情報がコンピュー
ターに伝えられる。この簡単な設計のものは上述の様に
メモリー容量の拡大を行うが、この追加メモリーに対す
るユーザーソフトの再プログラムが必要となる。さらに
メモリー容量の拡大はシステムのアドレス・ワードの大
きさの制限を受ける。メモリーがアドレス・ワードによ
りアドレスされる最大容量にまで達すると、それ以上は
より長いアドレス・ワードを使える新しい又は追加の回
路をコンピューターに付加しなければならない。そのよ
うな回路変更は大きなコスト増しを伴い、通常はユーザ
ーソフトの再プログラムする必要がある。後者の場合必
要なコスト及び時間はそのような変更を不可能にしてい
る。

メモリー容量を大きく拡大することが可能なシステムの
場合であっても、処理部自体がシステム全体としての処
理速度を制限することもある。処理速度の増大する為、
多くの従来システムは入出力処理やアドレス翻訳等の繰
り返し操作を伴う時間のかかる機能を行う特別の高束ロ
ジック回路を組み込んでいる。

さらに処理速度の増大の為に、これまでマルチプロセッ
サーが開発された。これらのシステムは通常共通のシス
テム・バスに連結されたり個別のプロセッサーとメモリ
ーを含む複数のコンピューターシステムから構成されて
いる。この型のシステムでは、数個又は全部のプロセッ
サー・ユニットが単一の問題の解決に使用されるか、も
しくはユニットが複数の問題の同時解決に使われる。通
常別々のプロセッサーの演算を調整する為に、特定の
“命令実行”プロセッサーがシステム全体の機能を総括
する。もしシステム中に二つの命令実行プロセッサーが
用いられると、この二者の間での仕事の配分の為に複雑
な計画の開発を必要とするようになる。さらに、命令実
行プロセッサーにひとつでも誤動作があるとシステム全
体の機能が停止するので、確実な演算性能を維持する為
には命令実行機関は連続して機能する必要がある。

従って本発明の目的は特定した命令実行プロセッサーを
有さないマルチ・プロセッサー・コンピューターシステ
ムを提供することである。

本発明の他の目的はユーザーの必要に応じシステム規模
を調整できるようにデーター処理、メモリー、及び入出
力周辺機能を増減できるモジュール型コンピューター・
システムを提供することである。

本発明の他の目的はユーザーに依る特別のプログラム作
成の必要なしにモジュールの増減が可能なモジュール型
コンピューターを提供することである。

本発明の他の目的は命令実行機能を行う大量の追加電子
回路の必要なしにモジュールの増減の可能なモジュール
型コンピューター・システムを提供することである。

本発明の別の目的はシステムの全体的処理効率をそこな
わずにモジュールの増減が可能なモジュール型コンピュ
ーター・システムを提供することである。

本発明の他の目的は命令実行プロセッサーの故障などが
システム全体の演算を破砕を招くことのないモジュール
型コンピューターを提供することである。

上記目的の遂行並びに前述の問題点の解決は複数のメモ
リー及び周辺装置に連結される単一のシステム・バスに
連結する複数の同形プロセッサーから構成される本発明
の一実施例に見ることができる。これらの処理素子はグ
ループ化されて共通のプロセッサー・バスに連結されて
いる。プロセッサーバスは専用マスター・インターフェ
ース・ユニットに依ってシステム・バスに連結されてい
る。同様に、メモリー及び周辺装置は対応してグループ
化され共有のメモリーバスにふり分けられる。固々のメ
モリーバスは専用の従属インターフェース・ユニットに
依りコンピューターシステムと連絡する。

処理素子群内には、それぞれの処理素子は専用のメモリ
ー・スペースを持たないが、グループ全体の総メモリー
・スペースを共有しそれに依って有効な仕事配分を行
う。処理素子群内での制御及び仕事配分機能は常に単一
の“命令実行処理素子に依って行われる。命令実行機能
は各処理素子に依り交代制で行われる。どの処理素子が
命令実行を行うかは、処理素子群の全処理素子をシステ
ム・バスに連結しているマスター・インターフェース内
のレジスター内蔵のコードにより決定される。

処理素子群間の連絡は共有のメモリー領域を使って行わ
れる。特に、処理素子群内の命令実行処理素子群は共有
メモリーの特別領域に要求を書くことで他の処理素子群
の援助を要請できる。このメモリー領域は援助要請を受
けた処理素子群の命令実行処理素子に読み出される。要
請された援助が遂行されると、その情報が共有のメモリ
ー領域を介し逆の道順を通って連絡される。

さらに、プロセッサー群内の各処理素子は、共有のマス
ター・インターフェースの共有レジスターを用いること
でアクセスを行い、マスター・インターフェース回路の
制御に依り処理インタラプトを設定する。例えば、現在
の命令実行処理素子が他の処理素子に命令機能を移転す
る場合、マスター・インターフェース内の共有レジスタ
ーに指定された処理素子の番号と、新しい命令実行処理
素子に命令機能の転移が行われるという事実を伝えるイ
ンタラプトをマスター・インターフェース回路が設定す
る様に情報を記録することに依って行う。

本発明の他の特徴は処理素子のみが、二次的メモリーか
ら主メモリーへの直接の記憶内容の転送の場合であって
も、プロセッサーとシステム・バスの制御を行う。この
設計はバス仲介回路を簡略化している。

さらに、処理素子がバス・アクセスを許されると、その
素子は何時バスが実際に利用可能になるかを確認するた
めバス制御ラインを監視する。バスが利用可能になると
即座に処理素子はバスを介してアクセスを要請した記憶
素子又は周辺装置のアドレスと移転されるデーターの量
を表わすコードを送る。確認信号を受け取ると、その素
子は所有の長さのデーター・ブロックを送るか受けとる
かする。

有利な点は、二次的メモリーと主メモリー間の直接のデ
ーター転送の場合でさえも、処理素子はバスへのアクセ
スを制御する。特にそのような転送の場合、処理素子は
最初のアドレスを送った後確認信号を持ち、次に第二の
アドレス及びデーターの長さを表わす信号を第二の素子
又は装置に送る。最初のアドレスはデーターの行き先を
表わし第二のアドレスはデーターのソースを表わす。こ
の二つのデーターが確認されるとデーター転送が素子間
又は装置間で直接に続けられる。本発明に依れば、同一
メモリー・バス上の記憶素子と周辺装置の間に直接のデ
ーター転送があると、プロセッサー・バス及びシステム
・バスは第二ＤＭＡアドレスの確認後即座に他の処理素
子に依って使用可能となる。従ってバス容量の著しい増
大を計れる。

本発明の他の特徴は、直列仲介機構回路の簡素性と完全
並列仲介機構の速度特性を併せ持つ新規の直並列仲介機
構により処理素子がバスへのアクセスを競うところにあ
る。

本発明の第三の特徴は処理素子に依るバス・アクセス要
求は前もって許可され、バス・アクセスが許可される処
理素子の決定は実際にバスが利用可能になる前になされ
る。

さらに、各処理素子はバス・アクセス群に割り当てられ
る。各バス・アクセス群は４個までの処理素子を含む。
もしシステムが４つの処理素子から成る場合、１つのバ
ス・アクセス群が使われる。もし、５〜８つの処理素子
の場合、コンピューター・システムは２つのバス・アク
セスを使う。９つ以上の処理素子の場合、４つのバス・
アクセス群が使用される。各バス・アクセス群は選択期
間又は“タイム・スロット”が割り当てられ、その期間
内に処理素子はマスター・インターフェースを介して関
係するバス・アクセス群に連絡できる。

処理素子はそれに恒久的に割り当てられているバス・ア
クセス要求リードを介して信号を送ることによりバス・
アクセスの要求を行う。しかし各バス・アクセス群に処
理素子が４つしか割り当てられていない場合、最大４つ
のバス・アクセス要求ラインが必要である。従って、す
べての処理素子は選択期間内に同じ４つのバス・アクセ
ス要求ラインを用いてバス・アクセス要求を行う。

第１図に示す如く、例証となるモジュール型コンピュー
ター・システムは３つの主たる素子からなる、即ち、処
理素子、記憶素子及び周辺素子。これらのすべての素子
は共通のシステムバス130,131に連結している。システ
ムの演算にはシステム・バスひとつで充分であるが、一
方に故障が起った場合にシステム全体を停止させない為
と処理効率の増加のために２つのシステム・バスを用い
る。同様に、信頼性と速度上の理由から、処理記憶及び
周辺素子をシステム・バスに連結しているインターフェ
ース装置も２重に設けてある。システム・バス130,131
はそれぞれ単線で表わしてあるが後述する様に実際には
３２本のデーター・ラインからなる多線バスである。

本実施例のシステムには６４個までの処理素子（ＰＥ）
が連結できるが、図の簡略化の為３個の処理素子100,10
5,110が示されている。

それぞれの処理素子（ＰＥ）は同形で、ユーザー専用プ
ログラム及び関連するプロセッサーの演算を調整制御す
る監視プログラムの双方を実行する従来型のデーター・
プロセッサーである。各処理素子はユーザー・コート、
監視コード及びデーターを格納すべく従来的原理で働く
キャッシュ・メモリーを含み、これはメモリーのアクセ
ス・タイムを効果的に減少する。さらに各処理素子は、
リセット時又はパワーアップの時に処理素子を演算可能
にするブートストラップ・ローディング・プログラムと
追加的な常時使われる監視コードを格納するＲＯＭを含
む。

各処理素子は同形の回路を有するが、各々は独自の６ビ
ットの番号を付与され、その番号は処理素子モジュール
の挿入されている連結スロットの配線に依り決定され
る。この番号は後述する様に制御転送及びバス・アクセ
ス操作に際し各処理素子を関係するマスター・インター
フェースに対し確認する為に用いられてる。

実施例のコンピューター・システムはまた処理素子のア
ドレス情報を外部記憶素子に付与する前に翻訳する仮想
メモリー・システムを有する。仮想アドレスを記憶素子
用の実アドレスに翻訳する翻訳表（マップ）は各処理素
子中のメモリー管理装置ＭＭＵに格納されている。

全処理素子は、例えば図のバス115,116の如き、冗長プ
ロセッサー・バスに連結され、これらのバスは信頼性と
処理効率の増大の為２重に設けてある。バス115,116及
びシステム・バス130,131へのアクセスはマスター・イ
ンターフェース装置120,125によりそれぞれ制御され、
後者は信頼性及び処理効率の増大の為に２重に設けてあ
る。各マスター・インターフェース装置はシーケンス及
びコントロールロジック並びにバス仲介回路を含み、処
理素子を１６個まで扱うことができる。追加の処理素子
に対応できるよう、システム・バス130,131にはプロセ
ッサーバス及びマスター・インターフェースの各対を追
加することも可能である。本実施例のシステムには６４
個の処理素子に対応できるよう４つまでプロセッサーバ
スを追加可能である。

もしコンピューターが１６個以上の処理素子を有する場
合、これらの処理素子は１６個からなる群に分けられ
る。１６個の処理素子から成る各群は共通のプロセッサ
ー・バスに連結され、後者は専用のマスター・インター
フェースによりシステム・バスに連結される。

後述するように、本発明に於いて、１６個の処理素子か
らなる各群内では監督制御機能はこれらの素子に割り当
てられる。特筆するなら、常時監督又は命令実行担当処
理素子はグループ内の他の処理素子に認識され、各素子
間の命令実行の役割の移転は明確に決められた優先順位
計画に従う。システムのすべてのモジュール（記憶素子
及び周辺装置を含む）は独自に処理素子群に割り合てら
れているが、すべての処理素子は群外の全ての記憶素子
及びバス・アダプターとも通信可能である。さらにシス
テム・メモリーの幾つかの共有領域はすべての処理素子
群によって認識されている。各処理素子群内で、システ
ム機能はあたかもその群がコンピューター・システム中
唯一の群であるかのように命令実行処理素子により割当
てられる。

特に、処理素子群の命令実行処理素子は共有メモリーの
所定の領域に依頼を書き込むことに依り他の処理素子群
の援助を依頼できる。そのような援助が実行されると、
その情報は逆の道程を通り共通メモリー領域を経由して
伝達される。

システム・バス130,131それぞれ従属インターフェース1
35,145,145,150を介して記憶素子165〜175及び周辺バス
・アダプター184〜186に連結されている。各従属インタ
ーフェースは同形で信頼性と処理効率の増大の為２重に
設けられている。

さらに特筆するなら、対のうちひとつの従属インターフ
ェースは関係する群内である記憶素子又はバス・アダプ
ターへのアクセス路を付与し、他の従属インターフェー
スは同時期に他の記憶素子又はバス・アダプターへのア
クセス路を提供する。従属インターフェース135〜150は
記憶素子165〜175及び周辺バス196〜197（周辺バス・ア
ダプター190,192経由）をシステム・バス130,131に用い
られる信号と対応できる信号に転換する回路を含む。

特に、従属インターフェース135,140はシステム・バス1
30,131をメモリー・バス160,161に連結する。図では簡
略化の為２対のメモリー・バス160,161及び155,156が示
されているが、実施例のシステムには１６対までの２重
冗長メモリー・バス対が設置可能である。

メモリー・バス160,161は複数の記憶素子及びバス・ア
ダプターに連結しているが、図ではそのうち記憶素子16
5,170及びバス・アダプター185が示されている。実施例
では各記憶素子はＲＡＭの２²¹バイトを含み、従来のＲ
ＡＭから構成される。異なる容量の他の既知メモリー・
ユニットを使用することも可能である。

従属インターフェース145,150はメモリー・バス160,161
と同形のメモリー・バス155,156に連結されている。周
辺バス196,198、周辺バス・アダプター（図では184,186
の２つが示されている）から成る周辺回路に依りメモリ
ー・バス155,156と他の周辺バス・アダプター（図では1
90,192の２つが示されている）に連結されている。各周
辺バス・アダプターはバッファー・メモリーとデーター
処理ロジックを有し、周辺バス・アダプターからのデー
ターとシステム・バス経由の処理素子からの命令を緩衝
し配列する。特に、各周辺バス・アダプターは２つの独
立した命令チヤンネル及び２つの独立した入出力データ
ー命令チャンネル上の信号を扱う事が可能である。

各周辺バス・アダプター、例えば184は専用バスを介し
て周辺バス・アダプター190に連結している。周辺バス
・アダプターはマイクロ・プロセッサー及びそれと連結
したプログラム・メモリーを含む。プログラム・メモリ
ーに格納されたプログラムの制御に依り、マイクロプロ
セッサーは処理素子間及び周辺制御装置と他の装置の間
を往復する情報の為の配列転換及び緩衝を行う。周辺バ
ス・アダプターに依る配列機能は処理素子から幾つかの
ルーチンのデーター転送作業を免除することで全体とし
ての処理時間を短縮させる。各々の周辺バス・アダプタ
ーはプログラムすることが可能で、それに依り各種の入
出力制御装置を１６個まで接続可能な各種の標準周辺バ
スにインターフェース機能を付与できる。周辺バス・ア
ダプター190〜192は内部メモリー・バス155,156と周辺
バス196〜198の信号間の転換するようにプログラムする
事が可能であり、従って本実施例に於いて多数の異なる
周辺バスの配列が可能である。

本発明に従って、システムに記憶素子又はバス・アダプ
ターが挿入されると、それは初期パワーアップ・クリア
及び初期化サイクルに入り、その間にそのバス・ドライ
バーの全部がシステムへ誤報を伝達することを避けるた
めＯＦＦ状態となる。さらに装置の内部状況レジスター
が所定の状態にセットされる。初期化が完了すると、装
置は現在の命令実行素子にインタラプトを送り、それに
依り命令実行素子に記憶素子又はバス・アダプターが使
用可能である事を伝える。

このインタラプトに対応して、命令実行処理素子は新し
く挿入されたユニットの内部故障監視装置が作動してい
るかを確認の為ユニットをテストすることに依りそれを
開始させ、適切なメモリー表にその存在を記録する。

もしそのユニットが記憶素子（その状況を読み出す事に
依り決定）の場合、それは実体的な名前を付与され、そ
れが対応する実体的アドレスを決定する。またユニット
がバス・アダプター周辺バス・アダプターの場合、プロ
グラムが内部プログラム・メモリー内に組み込まれその
プログラムに依り内部マイクロ・プロセッサーは関係あ
る周辺バスの周辺ユニットの番号及び型を決定するため
関係ある周辺装置に質問する。周辺情報はインタラプト
機構を介して命令実行処理素子に報告されそのインタラ
プト機構は即座に新しく挿入されたユニットのプログラ
ム・メモリー内に適切な演算プログラムを格納する事で
応答し、且つメモリーのシステム構成表を更新する。

ここで、第１のインターフェース手段は全てのマスター
・インターフェースを含み、第１の仲裁手段は第１のイ
ンターフェース手段内に存在し、マスター・インターフ
ェース中の各ブロック305,340,365,370,375および390
（第３図）を含み、第２のインターフェース手段は全て
のスレーブインターフェースを含み、第２の仲裁手段は
第２のインターフェース手段内に存在し、従属インター
フェース中の各ブロック530,535,510および515（第５
図）を含む。

第２図は処理素子を一層詳しく示したブロック図であ
る。各処理素子は同形の回路を含み、従ってひとつの処
理素子の回路について述べることで余分な繰り返しを省
く。処理素子の心臓部はコンピューター・システムの扱
う普通の演算の大半を行うマイクロプロセッサー（ＭＰ
Ｕ）210である。このマイクロプロセッサー210は例えば
従来の16ビットマイクロプロセッサーでもよい。適当な
特性を有するマイクロプロセッサーは一般に市販されて
いる。本実施例に適する機種はＭＣ8000マイクロプロセ
ッサーであり、アリゾナ州フェニックスのモトローラ・
セミコンダクター・プロダクツ・カンパニーより販売さ
れている。

マイクロプロセッサー210の演算を支える他のユニット
はそれを助け演算時間と有効メモリー・アクセス・タイ
ムを短縮する。特にこれらのユニットはメモリー管理装
置200、ＲＯＭ205及びキャッシュ・メモリー250を含
む。

特にマイクロプロセッサー210は仮想アドレス機構と共
に演算を行う。この既知のメモリー機構に於いて、マイ
クロプロセッサー210は仮想アドレスを出すがこのアド
レスはコンピューター・システムの主メモリー内のメモ
リー位置に対応する実アドレスに転換する為に翻訳され
る。仮想アドレスから実アドレスへの翻訳はメモリー管
理装置200に依って行われる。このメモリー管理装置200
はこの仮想アドレスから実アドレスへの翻訳を遂行する
為に主メモリーから取り出す翻訳表を用いる既知の回路
である。特に、マイクロプロセッサー210が出力する仮
想アドレスは局地アドレス・バス225を経由してメモリ
ー管理装置200に付与される。メモリー管理装置200はこ
の仮想アドレス・データーをコンピューター・システム
の主メモリーをアドレスするのに使われる実アドレスに
翻訳する。翻訳されたデーターは処理素子内のデーター
の流れを制御し、キャッシ・アドレス・バスへの適切な
キャッシ・アドレスをゲート制御する内部制御シーケン
サー240に付与される。

キャッシュ・メモリー250は有効メモリー・アクセス・
タイムを短縮する既知の記憶素子である。特に主メモリ
ーに格納されたデーターのサブセットはキャッシュ・メ
モリー250にも格納される。キャッシュ・メモリー250は
マイクロプロセッサー210の供給する仮想アドレスに直
接に応答し、もし要求された情報がキャッシュ・メモリ
ーに在る場合（キャッシュ・ヒット）、その情報は通常
よりも短い時間で取り出し可能となる。もし要求された
情報がキャッシュ・メモリーに無いが主メモリーに在る
場合，それが転送されるべきキャッシュ位置へのアクセ
スは“キャッシュ・ミス”と呼ばれ既知の回路が主メモ
リーからキャッシュ・メモリーへ要求されたデーターを
含む“ブロック”と呼ばれる一群の情報を自動的に転送
する。もし要求された情報が周辺第２次的メモリーに格
納されている場合、このアクセスは“ページ・フォール
ト”と呼ばれこれは後述する様にマスター・インターフ
ェースを介して扱われる。

キャッシュ・メモリー250は32,000ワード３６ビッド
（実際には１０２４ワード３２ビット）構成の２¹⁷バイ
トＲＡＭである。（各３６ビット・ワードは４情報バイ
トから成し各バイトはパリティ・ビットと組み合わされ
ている。）キャッシュ・メモリー250から読み出された
情報はキャッシュ・データー・バス285とキャッシュ局
地バス・アダプター230を介して局地データー・バス225
へ、そこからさらにマイクロプロセッサー210へ送られ
る。キャッシュ局地アダプター230はインターフェース
として機能し、３２情報ビット・キャッシュ・バス285
と１６情報ビット局地データー・バス225の間の信号転
換回路として働く。さらに、バス・アダプター230キャ
ッシュ・メモリー250から局地データー・バス225へ転送
されるデーター上のバイト・パリティーをチェックし、
逆方向のデーターの為にバイト・パリティー情報を出力
する。

キャッシュ・メモリー250にはブロック・ステータス・
メモリー255が組み合わせてある。このメモリー255は複
数のエントリーを含み各エントリーはキャッシュ・メモ
リー250の１ブロック（１２８バイト分）に対応する情
報を含んでいる。ブロック・ステータス・メモリー255
の各エントリーは関係あるキャッシュ・アドレス・バス
251（実アドレス情報はキャッシュ・アドレス・バス251
より受けとる）に現在書き込まれている仮想アドレス
（もし在れば）を示すラベルを含む。さらにブロック・
ステータス・メモリー255の各エントリーは現在の情報
文脈（マイクロプロセッサー210内の現在実行中のプロ
グラムとの関連）に対し関係ブロックの内容が有効か非
かを示す有効ビット並びに、有効な場合にはその内容が
最初に関係キャッシュ・メモリー・ブロックに格納され
て以来変化したか否かを示すダーティ・ビットを含む。
ブロック・ステータス・メモリー255は文脈変更中、キ
ャッシュ・メモリー250のクリア制御に用いられ、局地
データー・バス225からマイクロプロセッサー210に依り
読み取ることも可能である。

さらにキャッシュ・メモリー250はその中の情報を更新
する為にプロセッサー・バス内の３６本のデーター・ラ
イン280バス・インターフェース265,270を介し情報を受
け取れる。さらに特筆するなら、バス・インターフェー
ス265,270はプロセッサー・バスに処理素子を連結さ
せ、その各々は１９本のインタラプト・ライン（１６情
報ビットと４パリティ・ビットを含む）と３６本のアド
レス・データー・ライン（３２情報ビットと４バリティ
・ビットを含む）を設けている。他の制御ライン（図示
せず）はこのバス・インターフェース265,270を通って
処理素子の演算を制御する。

キャッシュ・データー・バス285を経由するデーター・
バス280からキャッシュ・メモリー250へ送られる情報の
バイト・パリティは既知のパリティ・チェッキング回路
から構成されるパリティ・チェッカー260により点検さ
れる。このパリティ・チェッカーはコンピュータ・シス
テム主メモリーからキャッシュ・メモリー250へ転送さ
れる情報の誤りを検出する。

バス・インターフェース265,270を経由する処理素子と
プロセッサー・バス間のデーター転送は外部制御シーケ
ンサー245に制御される。外部制御シーケンサー245は内
部制御シーケンサー240から同期信号を供給され、デー
ター・バス280に対する適切なアドレスのゲート制御、
制御信号の発生及びキャッシュ・メモリー250とプロセ
ッサー・バス間のデーター転送の調整等に依りデーター
転送を制御する。

ＲＯＭ205は局地アドレス・データー・バス220,225にも
連結し、マイクロプロセッサー210に依りアクセスされ
るプログラム指令を含む。特にＲＯＭ205はシステム始
動時パワー・オン後又はシステムのリセット後に処理素
子を再操作する為に使用されるブートストラップ・プロ
グラムを含む。マイクロプロセッサー210の処理速度を
増加させる為にＲＯＭ205は局地データー・バス225から
マイクロプロセッサー210に依りアクセスされ得る他の
使用頻度の高いシステム・ルーチンをも含む。

バス・インターフェース265,270はデーター・バス280を
経由して信号を受ける他、１９ビット・インタラプト・
バス275からインタラプト信号も受ける。送られてきた
インタラプト信号は、局地データー・バス225（ここで
マイクロプロセッサー210はデーターを読み出す）に対
するインタラプト・バス275からのインタラプト・デー
ターをゲート制御するインタラプト・ネットワークに付
与される。インタラプト・バス275からのインタラプト
・データーはインタラプトのソースを表示する８ビット
表示コード、インタラプトのレベルを表わす３ビットの
レベル・コード及び要求されたインタラプト・ルーチン
の開始するメモリー位置を表示する４ビットのインタラ
プト・ベクトルから構成される。さらに、４パリティ・
ビットが１９ビットのインタラプト・バス上の残りの１
５情報ビット中のエラー検出用に含まれている。

マルチプロセッサー型コンピューター・システムに於い
て、すでに述べた如く、全処理部に共通な仕事を扱いシ
ステム機能を配分する共通の命令実行機能が必要であ
る。例えば命令実行処理部はユーザーの仕事を計画化、
インタラプトの扱い、及び各処理素子で実行中のプログ
ラム間に入出力チャンネルや周辺装置等の機能の配分等
の仕事を遂行する。さらに、新しい仕事がユーザーに依
りシステムに入出されると、命令実行処理部はメモリー
・スペースを各仕事に配分しそうすることでその仕事が
ある処理素子に依って遂行される際、処理素子の初期翻
訳表に適切な格納データーが入出される。有利な点は、
本発明の実施例に従ってこのような命令実行機能は各々
の処理素子100-110（第１図）により交代制で分担され
る。処理素子の命令実行機能の交代はマスター・インタ
ーフェース120,125の特別実行制御回路に依り調整され
る。

さらに特筆なるなら、各処理素子は所定のルーチンに従
って一時的に命令実行機能を付与される。このルーチン
に従って、最初にＯＮ状態となった処理素子は先づそれ
自身が適切に機能するか否かを確認する自己診断プログ
ラムを実行する。このルーチンは各処理素子と関連する
ＲＯＭに格納されたプログラムに依り制御される。

自己診断ルーチンに合格すると、その処理素子はその時
点に他で命令実行機能が作用しているか否かを確認する
為に関係あるマスター・インターフェース内に所定の位
置（実行制御ワード・レジスター）を読み、もしそうな
らその機能を現在行っている処理素子の番号を確認す
る。

もし実行制御レジスターから読み取った情報がすでに他
の処理素子に命令実行機能が付与された旨を示すなら、
オン・ラインとなったばかりのこの処理素子は現在の処
理素子に対し命令実行機能の移転を要求する“実行プロ
セッサー要求”信号を出す。この実行プロセッサー要求
はその処理素子に関係するマスター・インターフェース
の実行制御レジスターに記録される。その処理素子は後
述する如く要求が許される迄待つことになる。

もしその処理素子がオン・ラインとなった時点で、他の
素子に命令実行機能が付与されていない場合、その処理
素子は実行制御レジスターに自己番号を書き込むことで
その機能を引受ける手配をする。この記入が成功裡に遂
行されるとその処理素子は命令実行プロセッサーとな
る。

命令実行機能を引き受けた処理素子はシステムに共通の
仕事を遂行する。例えば、システムの機能診断、ログ・
エラーや欠点の検出、システム機能の再配分、実行中の
プロセッサー・インタラプトの扱い、及びシステムへの
質問を保持する等の全般的なシステムの仕事を行う。す
べての実行中のシステム・タスクを終了してから、命令
実行処理素子はこれから実行されるべきユーザー・タス
クのリストを点検し、最優先のユーザー・タスクを選び
その選ばれたタスクを遂行する。命令実行処理素子は次
にその機能を実行プロセッサー要求信号が出ている場合
にはそれを出した他の処理素子に命令実行機能を移転す
るか、もしくは優先度の一番低いユーザー・タスクを行
う処理素子（大体は同じ最初の処理素子）にその機能を
移す。

実行プロセッサー要求は割り当てられたユーザータスク
を終了したか又は何らかの理由で一時的中断を必要とす
るユーザー・タスクの遂行中の処理素子に依っても出さ
れる。（後者の場合、例えば、ユーザー・タスクに於い
て関係ある処理素子中の監督プログラムに要求があった
時、監督プログラムがその要求が即座に許されるべき
か、または遅れを持って許されるべきかを決定する。も
し遅らせる事が必要な場合タスクの実行は中断され新し
い仕事が開始される（文脈変更）。もし文脈変更が必要
の場合、監督プログラムは適切な手配をしその結果が実
行プロセッサー要求である。

もし２つ以上の処理素子が実行プロセッサー要求を出す
と、命令実行機能は予め定められた順に従って処理素子
に付与される。

実施例にはシステムが長時間命令実行処理素子無しで演
算が行われないように監視する方法が取られている。特
に全処理素子はインタラプトが実行中の時間を監視す
る。もしこの実行時間が所定の限度を超えると、診断ル
ーチンが開始され遅れの原因を調べる。さらに処理素子
が実行プロセッサー要求を出すと、その要求が許される
迄の時間を計り、もしその時間が所定の限度を超えると
故障が表示される。また、現在の命令実行処理素子が他
の処理素子へその機能を移転すると、その移転遂行の為
にマスター・インターフェースに依りインタラプトの許
可があった事をその処理素子が確める。

もし処理素子が現在の命令実行処理素子が故障した事を
確認すると、自らその機能を引き受ける手順をとり、最
初にそれを行ったものが次の新しい命令実行処理素子と
なる。この新しい命令実行処理素子は故障した処理素子
の残したタスクを遂行し、システム及びグローバル・フ
ォートル・ステータス表及び構成表を更新し、通常の実
行処理を行う。

実行制御要求処理に関係する回路は各マスター・インタ
ーフェース内に位置し、第３図にはひとつのマスター・
インターフェースがブロック図で示してある。他のマス
ター・インターフェースの回路は同形なので図の簡略化
の為省略してある。マスター・インターフェースはプロ
セッサー・バス・インターフェース回路305を経由して
プロセッサー・バスのひとつと連結している。

プロセッサー・バス・インターフェース回路３０５は既
知のドライバー及びレシーバー回路、プロセッサー、バ
スを介して処理素子との間を往復する信号を受け取り且
つ送る為の連結されたタイマー・回路から構成される。
システム・バス・インターフェース390は類似の回路を
含みシステム・バスから各マスター・インターフェース
へ信号を送らせしめる。インターフェース305,390はバ
ス395に依って相互に連結され、このバス395は演算中プ
ロセッサー・バスとシステム・バス間の情報を転送なさ
しめる。さらに、情報がプロセッサー・バスからシステ
ム・バスに送られるという場合、マスター・インターフ
ェースはインターフェース305を介して受け取った情報
をインターフェース390を介してシステム・バスに転送
する。同様に、システム・バスからプロセッサーバスへ
の情報はマスター・インターフェースがインターフェー
ス390を介してシステム・バスから受けとり、インター
フェース305を介してプロセッサー・バスへ送る。

各マスター・インターフェース回路は６つのレジスター
310〜335から成るレジスター・ファイルと呼ばれる一組
の記憶素子を含む。シーケンス制御ロジック340の制御
に依りこれらのレジスター310〜335は処理素子の演算と
命令実行機能の移転を調整するのに用いる情報を格納す
る。これらのレジスター内の情報はバス・アクセス要求
及び処理素子や周辺装置の出すインタラプトの処理の為
や、後述する如く仮想アドレス翻訳中に起るページ・フ
ォールトを扱う為にマスター・インターフェースに依っ
ても使用される。

マスター・インターフェース中の他の回路は実行処理要
求選択ロジック365、バス仲介ロジック370インタラプト
回路、リセットロジック380、及び実行バス制御ユニッ
ト350,355、実行処理要求選択ロジック365は実行制御レ
ジスターと強力して処理素子間の命令実行機能の移転を
調整する。バス仲介ロジック370は、後述する如く、プ
ロセッサー・バスへのアクセス要求をしている複数の処
理素子のひとつを選択する際に用いられる。インタラプ
ト回路375は処理素子か記憶素子もしくは周辺素子から
出されたインタラプトを処理し、このインタラプト情報
を適当な処理素子に転送する。

マスター・インターフェースが初めにパワー・アップす
ると、リセット・ロジック380マスター・インターフェ
ース回路の全部を復帰する。リセット回路380はマスタ
ー・インターフェースの全回路と連結しているが、図で
は簡略化の為該回路380と他の回路との間の連結を省略
してある。

実施例では各処理素子群と連結する２つのマスターイン
ターフェースがあるが、ひとつのマスター・インターフ
ェースが命令実行処理素子の番号を格納する実行マスタ
ー・インターフェースとして選ばれなければならない。
（関係するプロセッサー・バスも同様に実行バスと呼ば
れることになる）マスター・インターフェース間の実行
機能の割り当調整は実行制御回路に依り制御される。特
に、コンピューターシステムがＯＮ状態になった時又は
何らかの目的でシステム・リセットが生じると、冗長マ
スター・インターフェースのひとつが命令実行処理素子
の番号の記録の為に選ばれなければならない。即ち、双
方のマスター・インターフェースがプロセッサー・バス
及びシステム・バスにアクセスする為要求を処理する
が、非実行マスター・インターフェースは処理素子間の
命令実行機能の調整に関してはスタンバイの立場をと
る。実施例ではこの選択は予め決められたプログラムに
依って行われる。

インターフェースがパワー・アップされると、リセット
・ロジックがその内部ステータス・レジスターを復帰さ
せる。各マスター・インターフェースはパワー・クリア
の後所定の時間が経過してから、もし他方がすでに実行
マスター・インターフェースとして記録していないな
ら、自らがそれを行う。この所定の時間はシーケンス制
御ロジック340が発するクロック・シグナルを分割して
決められる。クロック・シグナルを分割する数はコンピ
ューター・キャビネット内のマスター・インターフェー
ス・モジュールの物理的位置に依り決定される。もし冗
長マスター・インターフェースが同時にＯＮ状態になる
と一方のユニットが（もし正常に機能するのなら）常に
他方に先んじて実行マスター・インターフェースとな
る。

２つのうちいずれが実行マスター・インターフェースで
あるかを決定する為に、各マスター・インターフェース
回路はその決定を行う２つの実行バス制御ユニット350,
355を含む。

特に、マスター・インターフェース間の選択は実行バス
制御ユニット350,355に行われる。該制御ユニットは一
方が故障となるかも知れないことを想定し、信頼性向上
の為２重に設けられている。各実行バス制御ユニット35
0,355は関係するマスター・インターフェースの状態の
決定を示す信号を出力する。該制御ユニットの出力信号
が高電圧信号の場合その関連するマスター・インターフ
ェースは実行マスター・インターフェースである事を示
し、低電圧信号の場合にはスタンバイきインターフェー
スであることを表わす。該制御ユニット350,355の出力
信号は各々ＡＮＤゲート360の入力側に付与され、該出
力信号とＡＮＤゲート360の出力信号は各マスター・イ
ンターフェースから、処理素子と他のマスター・インタ
ーフェースを含む他のコンピューター・モジュールに送
られる。

もし上述の３つのステータス信号のうち少くとも２つが
関係するマスター・インターフェースが実行インターフ
ェースであることを示すなら、それは実行マスター・イ
ンターフェースとして受け入れられる。特に実行バス制
御ユニット350,355の各々は４つの入力を受ける。この
４つの入力はスタンバイのマスター・インターフェース
内のバス制御ユニットの３つの出力信号と、現在の実行
バスが故障であると決定された場合処理素子に依って出
力されるプロセッサー・バス転較要求である。該制御ユ
ニット350,355は各々そのマスター・インターフェース
内でスタンバイのマスター・インターフェースの出力す
るステータス信号を監視する。もしスタンバイのインタ
ーフェースが実行インターフェースとして宣言すると、
モニターは低電圧信号をその出力から出し、現在の実行
マスターシリンダーはその実行機能を停止する。この操
作は常に唯ひとつのマスター・シリンダーが実行機能を
担い、故障のマスター・インターフェースが誤って実行
機能を担うことがないように保証するものである。

システム演算中、各処理素子はプロセッサー・バスへの
アクセスに必要な時間、アクセスされたいかなる装置か
らの応答を得るのに必要な時間、及びプロセッサー・バ
スを通る制御及びデーターと関係するパリティ情報等を
監視する。

もしこれらの時間が所定の限度を超えるかパリティが崩
されると故障状態が表示される。この故障状態はそれを
検出した処理素子をして診断ルーチンを開始せしめ、故
障の原因且つその故障が一時的なものか恒久的なものか
を調べる。もし故障が一時的な場合、その旨が記録され
て演算を続ける。もし恒久的で非実行バス内に起こった
場合、処理素子は後続のすべてのアクセスが実行バスの
みに対してなされるようにステータス・ビットをセット
する。もし故障が実行バスに起こった場合、処理素子は
主メモリーのステータス・レジスターに適切なステータ
ス・ワードを記入してその事実を表示する。そしてその
処理素子は、他の処理素子が現在の実行バスが不良であ
る事を認識しているか否かを確かめる為にそれらの素子
のステータス・ブロックを読み出す。もし該処理素子が
その旨の確証を終えると（又はそれがシステム中唯一の
演算を行っている処理素子であるかもしくはどのプロセ
ッサー・バスを介しても主メモリーと連絡がつかない場
合）、その処理素子は非実行マスター・インターフェー
スが実行機能を引き継ぐように要求する。後に詳述する
が、処理素子からの適正な要求は非実行マスター・イン
ターフェースに実行機能を引き受けせしめ、現在の実行
マスター・インターフェースにその機能を停止させる。

レジスター・ファイル機能、実行機能移転と処理素子間
の調整に於ける該ファイルの役割、記憶素子及び周辺素
子について説明する。レジスター・ファイルはレジスタ
ー310〜335から構成される。各レジスターは同時にビッ
トを必要な数だけ格納できる既知の臨時記憶素子であ
る。該レジスター・ファイルはプロセッサー・バス・イ
ンターフェース305から３６ビット信号を入力する。こ
の３６ビット入力信号は既知回路でありパリティ・チェ
ッカー回路345に供給される。該回路345はプロセッサー
・バスの信号の転送中に起るエラーを検出する。レジス
ターはシーケンス・ロジック340、選択ロジック365、バ
ス仲裁ロジック370及びインタラプト回路375の制御に依
り情報を受け格納する。

特に実行制御機能は実行制御ワード・レジスター310に
依り調整される。該レジスター310は実行プロセッサー
への未決の要求を表示し、現在の実行プロセッサーの番
号を表わすのに用いられる。現在の命令実行処理素子が
その命令実行機能を他の処理素子に移転する時、新しい
実行処理素子の番号と、機能の移転が起る旨をそれに知
らせるインタラプトレベルを表わすコードと共に該レジ
スター310に格納する。

さらに、実行命令機能は一連のインタラプト・信号の制
御に依り各処理素子間を移転する。本実施例では、処理
素子に区別されるインタラプトは７種又は７レベルあ
る。第１〜３のインタラプト・レベルは処理素子から周
辺素子に対するインタラプトの要求をする時、従属イン
ターフェースに依って使用される。第４のインタラプト
・レベルは後に詳述する様にページ・フォールトに関係
して用いられる。第５、６のインタラプト・レベルは実
行制御の移転に使われ、第７インタラプト・レベルは内
部的に不良又はステータス状態の決定に処理素地に依り
使われる。

特に、現在の命令実行処理素子が次の命令実行処理素子
の番号を確認すると、その番号を実行制御ワード・レジ
スターに格納し、もしその新しい命令実行処理素子が実
行プロセッサー要求を出していない場合は、マスター・
インターフェース回路に命じて第６レベルのインタラプ
ト信号を出させる。このレベルの信号に依り全ての処理
素子は新しい命令実行処理素子の番号を読み取る。もし
新しい命令実行処理素子が実行プロセッサー要求を出し
ている場合は、第５レベルのインタラプト信号が出され
る。通常のデーター処理中は処理素子は第６及び第７レ
ベルのインタラプトに応答するだけだが、処理素子が実
行プロセッサー要求をする前にその素子はレベルの優先
順位を下げそうすることで第５レベルのインタラプトに
応答ができるようになる。マスター・インターフェース
に設定されたすべてのインタラプトは、インタラプトさ
れた装置が実行制御ワードに応答し、読みとると、除か
れる。

実行制御ワード・レジスターの情報の実際の配列は第４
Ａ図及び第４Ｂ図に示してある。該レジスターは３６ビ
ットで第０〜３１までのビットは情報の格納に使われ、
第３２〜３５までのビットは既知のエラー検出原理に従
うエラレ検出用のパリティ・コードを格納する。第４Ａ
図は命令実行処理素子に書き込まれようとしている時の
実行制御ワード・レジスターのデーター部の構成を図示
している。第４〜７までのビットは新しい命令実行素子
を表わす４ビットのプロセッサー番号コードを含む。

第８ビットはマスター・インターフェース・インタラプ
ト回路に依り出力されるインタラプト・レベルを示すレ
ベル・ビットである。通常の演算では、インタラプト・
レベルは第５レベルか第６レベルである（既に述べたよ
うに、第５レベルのインタラプトは処理素子に対しもし
該素子がすでに実行プロセッサー要求を出してしまった
場合にさしせまっている実行機能移転を知らせる時に使
われ、第６レベルのインタラプトはそのような要求を出
していない処理素子に実行機能移転を警告する時に使用
される）。残りのビットは実行制御ワード・レジスター
が処理素子に読み取られる時点でアクセスされる情報を
含んでいる。

第４Ｂ図は処理素子に読み取られている時の実行制御ワ
ードレジスター内の情報の配列を示している。第０〜
３、１２〜１９及び２８〜３１のビットは処理素子に依
り出される実行プロセッサー要求を臨時に格納するのに
使われる。各ビットはそれぞれひとつの処理素子と連結
している。もしビットが“１”の場合連結する処理素子
が実行プロセッサー要求をした事を表わし、“０”の場
合はその要求を出していない事を表わす。第４〜７ビッ
トは実行処理素子の番号を表す４ビット２進符号であ
る。

第８ビットはインタラプト・レベルを示す（即ち第５又
は第６インタラプト・レベル）。実行制御レジスター31
0はシステム中に有効な実行処理素子が在るか否かを示
すのに用いる追加的な９番目のビットを含む。このビッ
トは有効な実行処理素子が存在するか非か決定する為に
パワー・アップの後又はリセット後にプロセッサーによ
り点検される。

次の２つのレジスター、即ちバス・アクセス要求レジス
ター315とＩ／Ｏインタラプト・レジスター320は実際に
はひとつのレジスターの２つの部分である。バスアクセ
ス要求レジスター315は各処理素子と連結するビットを
含み、このビットは関連する処理素子が現在プロセッサ
ー・バスにアクセスを要求しているか否かを表わす。該
レジスター315の情報はバス仲介ロジック370に依りバス
・アクセスの配分（後述する）に使われるか又は処理素
子に性能監視上の目的の為に読みとられる。

入出力インタラプト・レジスター320は現在最高レベル
のインタラプトを出力しているバス・アダプターか記憶
素子の番号に関する情報を含む。特に第４Ｃ図に示す如
く、８つのビット（第５，６，９，１０，２１，２２，
２５及び２６ビット）がインタラプトを要求している記
憶素子又は周辺装置の番号を格納する。第４，８，２０
及び２４ビットはインタラプトの場合に処理素子のプロ
グラムが続行される対象となるアドレスを示すインタラ
プト・ベクトルを格納するのに使われる。２つのビット
（第７及び１１ビット）は要求をしている記憶素子か又
はバス・アダプターに依り出されるインタラプト・レベ
ルを表示する（通常、これらの装置に依るインタラプト
はレベル１〜３である）。

第３図に於いて、インタラプト要求レジスター320はイ
ンタラプト回路375に依り書き込まれ読み出される。イ
ンタラプト回路375は選択信号を出し、この信号は記憶
素子及びバス・アダプターに依って出された未決の要求
の有無を従属インターフェースに問い合わせるのに使わ
れる。インタラプト回路375は現在インタラプトを要求
しているバス・アダプリー又は記憶素子の番号を表わす
番号を従属インターフェースから受けとる。これらの入
力から該回路375は最高レベルのインタラプトを要求し
ている素子の番号を決定する。この番号の情報は関係す
るインタラプト・レベルとベクトルと共にＩ／Ｏインタ
ラプト・レジスター320内の適切な位置に格納される。
さらに、インタラプト回路375はバス373及びプロセッサ
ー・バス・インターフェース305を経由してインタラプ
ト情報を処理素子に送る。

インタラプト回路375に依り遂行させる追加的機能はペ
ージ・フォールト・レジスター325との調整に依る“ペ
ージ・フォールト”・インタラプトである。特に、すで
に述べた如く、内部格納の翻訳表を用いて仮想メモリー
翻訳を行う処理素子は必要な翻訳情報が内部メモリーに
格納されてないと決定するかも知れない。この状況でペ
ージ・フォールトが起り、その処理素子は必要な情報を
他の位置（通常は周辺バス上のディスクの様な２次的記
憶素子）から取り出す為に実行処理素子の援助を依頼す
る。援助の依頼の時、ページ・フォールトを生じた処理
素子はページ・フォールト・レジスター325中にその番
号とページ・フォールト依頼が遂行されようとしている
ことを示すビットと共に記録される。さらに欠陥ページ
の仮想アドレスも加えられる。第４Ｄ図に示す如くペー
ジ・フォールト依頼がなされると、該レジスター325の
最初の４つのビットはページフォールトのあった処理素
子の番号を含む。第４ビットは依頼が未決か又は受け入
れられたかを示すステータス・ビットである。欠陥ペー
ジの仮想番号は第７〜２３ビットから成るデーター・ビ
ットに含まれる。

ページ・フォールト・レジスター325に情報が書き込ま
れると、そのことはリード372を介してインタラプト回
路372に伝えられ、リード372は即座に処理素子に対しイ
ンタラプトを出す。実行処理素子はページ・フォールト
・レジスター325内の情報を読み取り且つ既知の仮想メ
モリーの操作に従って二次的記憶位置から必要な翻訳情
報を取り出すことでこのインタラプトに答える。欠除し
ていたページが主メモリーに持ち込まれた後、実行処理
素子はプロセッサー・インターフェース305経由でこの
情報の実アドレスをページ・フォールト・レジスター32
5に書き込む。さらに特筆するなら、該レジスター325に
格納された情報は、第４Ｅ図に示す如く、ページフォー
ルトを依頼した処理素子の番号（第０〜３ビット）、完
了ビット（第４ビット）、及び必要なページの実アドレ
ス（第１２〜３１ビット）を含む。該レジスター325の
新情報の存在はインタラプト回路375をしてインタラプ
トを出し、それに対しページ・フォールトを生じた処理
素子が応答する。

他の２つのレジスター、即ち、ステータス・レジスター
330と命令レジスター335はマスター・インターフェース
内のレジスター・ファイルに含まれる。ステータス・レ
ジスター330は各種の欠陥状態を示すステータス・ビッ
トを含む。命令レジスターは選択された診断テストを行
うのに使われる情報を含む。これらの２つのレジスター
330,335の操作は本発明にとって重要ではないのでその
説明は行わない。

バス仲介ロジック370はプロセッサーバスに対する処理
素子のアクセスを制御する。特に、各処理素子に依るそ
のプロセッサー・バスに対するアクセスは関係するマス
ター・インターフェースに依り制御される。バス仲介ロ
ジック370は、後に詳述するが、ある番号順にプロセッ
サーバスに対するアクセスを許可する。

実施例のコンピューター・システムは複雑な構成となり
得るので、もしすべてのモジュールがシステム・バスに
直接アクセスを許されたら、それに必要なバス仲介機構
は煩雑となり非能率的となるであろう。それ由、第２次
記憶装置から主メモリーへの直接のデーター転送（ＤＭ
Ａ転送）の場合でさえも、処理素子のみがプロセッサー
バスとシステム・バスの制御を行う。処理素子がバスへ
アクセスを許されると、該素子はそのバスが実際に利用
可能になる時を知る為にバス・コントロール・ラインを
監視する。そのバスが利用可能になると即座に該素子は
そのバスを介してアクセスすべきバス・アダプター又は
記憶素子のアドレスと転送すべきデーターの量を表わす
コードを送り出す。非ＤＭＡ転送の場合、処理素子はア
ドレスされた素子又は装置が確認信号を出すまで待機す
る。その処理素子が確認信号を受けとると、長さが予め
決められたデーター・ブロックを転送する。一方、ＤＭ
Ａ転送にあっては、最初のアバレスの後処理素子は確認
信号を待ち、それから第２の素子又は装置に第２のアド
レスとデーターの長さを表わす情報を送る。最初のアド
レスがデーターの行き先を示し、第２のアドレスはデー
ター・ソースを示す。一旦、双方のアドレスが確認され
ると、データー転送は素子間又は装置間で直接に継続さ
れる。有利な点は、もし同じメモリー・バス上に位置す
る記憶素子と周辺装置の間でＤＭＡ転送が起ると、第２
のＤＭＡアドレスが確認されると即座にプロセッサーバ
スとシステムバスが他の処理素子にとっても利用可能と
なり、かくてバス容量を著しく拡大できる。さらに、処
理素子に依る情報転送の制御に依り、通常は不可能なあ
る転送が出きるようになる。例えば、ＤＭＡ転送が周辺
装置（バス・アダプター経由）と２つの記憶素子の間で
同時に起る場合（この場合３つのアドレス、２つのデー
ターの行き先、及びひとつのソースが処理素子に依り送
られる）、もしくは２つの記憶素子の間で直接に起る場
合等、前者の転送形態は欠陥に強いコンピューターがバ
ックアップ機能を付与する場合に有用であり、後者の転
送は欠陥に強いコンピュータやデーター共有システムが
データーの第２コピーを付与する場合に有用である。

第５図は実施例のモジュール型コンピューター・システ
ムの従属インターフェースのブロック図である。この従
属インターフェースはバス・インターフェース510に依
りシステム・バスに連結され、バス・インターフェース
515に依り関連するメモリー・バスに連結されている。
バス・インターフェース510は３６本のアドレス・デー
ター・ライン及び関係する制御ラインと１４本のバス・
インタラプト・ラインの為に濾波および緩衝を行う。

同様にバス・インターフェース515は１０本のインタラ
プト・ライン（２つのインタラプト・レベル・ビット、
４つのインタラプト・ソースコードビット、及び４つの
パリティ・ビットから成る）と３６本のアドレス・デー
ター・ライス（３２の情報ビットと４つのバイト・パリ
ティ・ビット）、及び従属インターフェースからメモリ
ー・バスへそして最終的に記憶素子又はバス・アダプタ
ーへ情報を転送する為の関係ある制御ラインの為に濾波
及び緩衝を行う。３６ビット内部データー・バス540上
の情報は、受取ったアドレス及びデーターのパリティ点
検を行うパリティ・チェッカー回路520に付与される。
情報は入力情報を解読し、診断に使われる選択された命
令を確認し、又処理素子に故障状態を表示するのに用い
られる関係ある記憶素子はバス・アダプターの状態を格
納する命令ステータスロジック525にも付与される。

メモリー・バス・インターフェース515を通る１０本の
インタラプト・ライン及びシステム・バス・インターフ
ェースを通る１４本のインタラプト・ラインはインタラ
プト・ロジック530に連結している。インタラプト・ロ
ジック530は既知の回路を含み、インタラプトを要求す
る信号を出しているのは関係する記憶素子又はバス・ア
ダプターのうちどれかを決定するのに用いる選択シーケ
ンスを出力する。特に、各記憶素子又はバス・アダプタ
ーはインタラプトを検出する為に予め決められた順で選
択又は審査される。従属インターフェースはマスター・
インターフェース内でインタラプト回路により選択され
る（以下に詳述する）従属インターフェースに検出され
たどのインタラプトも、マスター・インターフェースに
依って受け取られた選択シグナルに対応してバス・イン
ターフェース510を介しシステムバスでマスター・イン
ターフェースに伝達される。

従属インターフェース全体の操作はユニット内の他の回
路に同期信号を付与する既知のクロック及びシーケンス
発生回路を含む制御ロジック535に依り制御同期され
る。

第６図は記憶素子の詳細なブロック図である。前記憶素
子は同形の回路を含むのでここでは重複を避ける為ひと
つの素子について述べる。各記憶素子はインターフェー
ス610,615に依り２つの冗長メモリー・バスに連結して
いる。各インターフェース回路は１０本のインタラプト
・ライン（６情報ビットと４パリティ・ビット）、３６
本のアドレス・データーライン（３２情報ビットと４バ
イト・パリティ・ビット）、及び数本の関係ある制御ラ
インの為に濾波及び緩衝を行う。

入力するアドレス情報はインターフェース610,615に依
り内部アドレス・バス620に転送され、そこではその情
報はアドレス検出発生回路655に付与される。該回路655
は関係ある記憶素子が応答するようにプログラムされた
アドレスを解読、検出する。さらに、既知の原理に従っ
て、該回路655はＲＡＭアレイ670に格納されたデーター
・ブロック（１２８バイト）にアクセスするのに必要な
一連のアドレス情報を出力する。該回路655の出力する
これらの情報はＲＡＭタイミング制御回路660に付与さ
れる。該回路655はＲＡＭアレイ670の制御に必要なタイ
ミング信号（横縦列アドレス・ストローブ）及び制御信
号（チップ・セレクト）を発生する既知の回路を含む。
さらに、ＲＡＭタイミング回路660はＲＡＭアレイ670の
情報にアクセスするのに必要なアドレス・リード（横縦
列アドレス）を駆動し、また該アレイ670に於ける情報
喪失を防ぐ為に循環的な再生信号を付与する回路を含
む。

ＲＡＭアレイ回路670は３２０ ６４ＫダイナミックＲ
ＡＭを含む。これらのＲＡＭは伝統的なタイプのもので
半導体メーカーから市販されている。該回路670は横８
列縦８列に配列されている（２¹⁹３２ビット・ワード、
８パリティ・ビットの横列）。ＲＡＭタイミング制御回
路660の発生するタイミング制御信号及び内部アドレス
・バス620経由で出力されるアドレス信号に応答して、
ＲＡＭアレイ回路670はエンコーダー／デコーダー645に
格納された情報及び関係ある格納されたパリティ・チェ
ック・ビットを付与する。エンコーダー／デコーダー64
5はＲＡＭアレイ回路670から取り出した４０ビットの符
号化した情報を受け、既知のエラー訂正法に従って信号
ビット・エラーを検出訂正するのに８ビット・パリティ
情報を用いる。さらに、既知のエラー検出法に従って８
ビットのエラー訂正コードを用いてすべての２重ビット
エラー及びほとんどの３重ビット・エラーを訂正する。
エンコーダー／デコーダー645はステータス・フラグを
用いて発生したエラーを表示する。エンコーダー／デコ
ーダー645はまた正しいか又はエラー訂正回路で訂正済
みのすべての取り出された情報と一緒に送るバイト・パ
リティ・ビットを出力するのに用いられる。ＲＡＭアレ
イ回路670から取り出した３２ビット情報ワードは３６
ビット内部データー・バス620及び、インターフェース6
10,615を介して、メモリーバスとコンピューター・シス
テム内の他のユニットに付与される。

他の回路としてインタラプト・ロジック630、ステータ
ス命令ロジック635、パワー・モニター回路640、並びに
制御シーケンサー650を含むメモリー回路がある。制御
シーケンサー650はその各種操作中に記憶素子のシーケ
ンスに使う制御同期信号を発生する。これらのシーケン
ス信号は標準的な方法で作られる。

パワー・モニター回路640はシステムの電源を監視し、
記憶素子に電源が最初に通された時にクリヤ又はリセッ
ト信号を出す。さらに、該回路640はスタンバイの電源
のみが使えるような状態を検出しそれによって記憶素子
が再生モードになる。これは電源節約を実行しつつも格
納された情報を喪失しないようにする為である。

ステータス制御回路635は欠陥時に処理素子による外部
アクセスの為にステータス情報（例えば各種欠陥状態や
欠陥のある時にアドレスがアクセスされた場合等）を格
納する。該回路635はまた処理素子から命令を受ける。
このような命令は診断テスト及び他の診断機能を始める
時に使われる。

インタラプト・ロジック630は記憶素子に於いて欠陥が
生じた場合並びに記憶素子の最初のパワーアップ時に記
憶素子が機能し使える状態にある事を表示する為にマス
ター・インターフェースに対しインタラプトを開始す
る。

第７図は本実施例のシステムに周辺装置を結合するのに
用いられるバス・アダプター周辺バス・アダプターのブ
ロック図である。特に、このバス・アダプターはバス・
インターフェース705,710を介し冗長メモリー・バスに
結合している。各バス・インターフェースは１０本のイ
ンタラプト・ライン（６情報ビット及び４パリティ・ビ
ット）、３６本のアドレス・データー・ライン（３２情
報ビット及び４バイト・パリティ・ビット）並びに数本
の関係ある制御ラインの為に濾波及び緩衝を行う。３６
本のアドレス・データー・ライン上の情報はバス・イン
ターフェースを介して内部アドレス・データー・バス72
0に送られる。同様にインタラプト・ネットワーク回路7
30依り出された情報は内部インタラプト・バス720に送
られバス・インターフェース705,710を経由してメモリ
ー・バスに転送される。

インタラプト・ネットワーク回路730は欠陥状態、パワ
ーアップ開始状態、入出力操作の完了及び他の状況を示
すインタラプト情報を発生し、インタラプト・バスに転
送する既知の回路を含む。

周辺装置からメモリー・バスへのデーター情報並びにメ
モリー・バスから周辺装置及び周辺バス・インターフェ
ース（ＰＢＡ）への命令並びにアドレス情報は内部デー
ター・バス720を経由して命令データーチャンネル735〜
750に転送される。命令データーチャンネル735〜740は
処理素子の出す命令情報（周辺装置に依る入出力操作を
行わせる情報等）を受け、周辺バス・アダプター内のマ
イクロプロセッサー784に依るアクセスの為の命令情報
を格納する。さらに各命令データー・チャンネル735,74
0は周辺装置に出力されるか、もしくはそこに転送され
る入出力データーを２Ｋバイトまで緩衝できる。

他の２つの命令・データー・チャンネル745,750は命令
情報を受け取り格納するが緩衝機能はない。

内部データー・バス720上の情報は、メモリー・バスか
ら受ける情報上のバイト・パリティを点検し、検出され
たいかなるエラーの存在を合図するパリティ点検回路72
5により点検される。

バス・アダプター回路には、処理素子のアクセスの為
の、例えば欠陥状態や周辺装置の状態等のステータス情
報を格納するステータス・レジスター755が含まれる。
制御シーケンサー760は各種バス・アダプター操作に必
要な順序を決められ制御信号を出力する回路を含む。

命令データー・チャンネル735〜750を通る命令及びデー
ターは局地データー・バス765に付与され、そこからバ
ス・インターフェース770に行く。バス・インターフェ
ース770とそれと対をなすバス・インターフェース775
（周辺バス・アダプター内に位置する）は、両者を相互
に結合する１６ビット幅バスを経由してバス・アダプタ
ーと周辺バス・アダプター回路間のデーター及び命令信
号の為の転換及び緩衝を行う。

周辺バス・アダプター（ＰＢＡ）は、バス・アダプター
に依って受けとられ周辺バスに連結された周辺装置の利
用に付する為に適切に配列されるデーター及び命令信号
の転換を行う。特に、バス・インターフェース775を通
るデーター及び命令は入力ＰＢＡデーター・バス780に
付与される。

該バス780にはマイクロプロセッサー784が連結されてお
り、該マイクロプロセッサー784は周辺バス・アダプタ
ーの操作を制御し、バス・アダプターと周辺装置間のフ
ォーマット情報の調整、管理の為に使用される。本実施
例に適合するマイクロプロセッサーはインテル社製の８
０８５型がよい。またマイクロ・プロセッサーはこの８
０８５型の標準プログラムを用いてもよい。

該バス780の情報は、バス・アダプターとの間の情報を
臨時に格納するデーター・バッファー792に付与され
る。このデーター・バッファー792へ臨時格納された情
報は後にバス・インターフェース795へ転送の為出力デ
ーター・バス781に送られてもよい。

該バス780上の情報はパリティ点検発生回路782に依る転
送エラーの有無の点検を受ける。特筆するなら、該回路
782は２つのバス・インターフェース775,795からのデー
ターのパリティ・ビットを点検し且つこれらのインター
フェース間のデーター転送にパリティを設定する。

周辺バス・アダプター回路に含まれるものとして、タイ
マー回路790の制御の元で、インタラプト・バス785を経
由してマイクロプロセッサー784に付与されるインタラ
プトをプログラム可能の間隔で発するインタラプト・ロ
ジック回路787がある。該回路787は周辺バス（インター
フェース795及びバス785経由）及びバス・アダプター
（バス・アダプター・インターフェース775及びインタ
ラプト・バス経由）からのインタラプトを、マイクロプ
ロセッサー784操作の制御に使うインタラプト信号に翻
訳する。

出力データー・バス781には特別のプリンター・インタ
ーフェース794が連結され、ラインプリンターへ該バス7
81の情報を転送するため周期及び配列を行い制御信号を
付与する。

第８〜１５図はマスター・インターフェースの回路を詳
しく表した図である。すでに述べたように、マスター・
インターフェースはプロセッサー・バスをシステム・バ
スに連結させ、処理素子間の実行制御機能の交代の調整
及びインタラプトに依る記憶素子及び周辺装置と処理部
間の情報の交換の調整を行く回路を含む。マスター・イ
ンターフェース回路を構成する回路を以下に詳しく述べ
る。バス・インターフェース（第８，１０，１１，１３
〜１４図に部分図）、第１及び第２実行バス制御ユニッ
ト（第８図）、バス仲介ロジック及び実行プロセッサー
要求ロジック（第９，１０図）、レジスター・ファイル
（第１１，１２図）、並びにインタラプト回路（13〜14
図）。回路の残りの部分（シーケンス制御ロジック、パ
リティ・チェッカ及びリセットロジック）は既知のもの
であり、従ってここでは説明しない。さらに信頼性向上
のため、以下に述べる回路の多くは本実施例では２重に
設けられている。２重の回路の出力が特別な方法に組み
合わされている場合は２重の回路全体について説明され
ているが、それ以外の場合は一方の回路についてのみ記
述される。

以下に述べる回路説明に於いて、本文の簡略化の為いく
つかの取り決めが採られている。例えばＩＡＩリード上
の信号はＩＡＩ信号と呼ばれている。“Ｉ”のイニシア
ルを付けた信号名又はリード名はマスター・インターフ
ェース回路の内部に用いられる（例えばＩＡＩ）。信号
名の頭に括弧に入れた数字が付いているものはその数字
のついた図面の回路より発せられた信号であることを意
味する。例えば(9)ＩＡＩは第９図の回路の出力したＩ
ＡＩ信号である。同様に、信号名の末尾に括弧を入れた
数字が付いているものは、その数字のついた図面の回路
へ転送される信号を意味する。例えばＩＡＩ(7)は第７
図の回路へ送られるＩＡＩ信号である。信号のうち低電
圧で有効なものは星印＊が付いている。（例えば、ＩＡ
Ｉ^＊は低電圧で有効である）高電圧で有効な信号にはこ
の印はついていない。

さらにマスター・インターフェース回路は図示していな
いが標準型クロック回路の出すクロック信号により同期
される。特に、マスター・インターフェースの大部分
は、プロセッサー・バス及びシステム・バスへのデータ
ー及びアドレス到着に同期させる“入力クロック”信号
（ＩＲＣＫ）に依りタイムをとられている。この入力ク
ロック信号は約１０MHzの方形波信号である。他のクロ
ック信号がタイミングのずれ及びロジック間の競合を避
ける為用いてある。これらの信号はＩＲＣＫ信号を１０
億分の１秒台の単位で遅らせたＩＲＣＫＥＬ信号を含
む。ＩＲＣＫＤ５０及びＩＲＣＫＤ６０クロック信号は
ＩＲＣＫ信号をそれぞれ１０億分の５０秒及び１０億分
の６０秒遅らせたものである。該ＩＲＣＫＤ５０及びＩ
ＲＣＫＤ６０信号は“窓”を有しそれによってマスター
・インターフェースの出す他の信号がバスの為の発信及
び受信回路と確実に周期することを保証する（後述す
る）。

実行バス制御回路が第８，８Ａ図に示してある。すでに
説明したように、この回路は、コンピューター・システ
ムの電源投入時又はリセット時、もしくは２つのマスタ
ー・インターフェースのうち一方が故障した時、どちら
の冗長マスター・インターフェースが実行機能を担って
いるかを確認する。信頼性向上の理由から、このバス制
御回路の一部は同形の２つの部分800,803に分割されて
いる。該回路の詳しい図は第８Ａ図に示してある。後述
するが、この分割された回路800,803は組み合わされて
いて、一方に故障が生じてもマスター・インターフェー
スが誤って実行制御機能を担おうとするような事は起ら
ない。

特に、実行バス制御回路がプロセッサー・バス経由で要
求信号を受けとると、この信号は現在の実行マスター・
インターフェースにその実行機能を他のマスター・イン
ターフェースに渡すように依頼する。コンピューター・
システムの運転中、もしどれかの処理素子が実行マスタ
ー・インターフェース又は関係するプロセッサー・バス
が故障した事を示すエラーを検出すると、その処理素子
はスタンバイのマスター・インターフェースが実行機能
を担うよう依頼する。さらに特筆するならこの依頼はマ
スター・インターフェースに依りプロセッサー・バスを
介して端子801,808で受けいれられる。該端子801,808は
プロセッサー・バスを経由して全処理素子に並列に連結
している。すでに述べたように、各処理素子は同形の半
分に分割されているので、端子も２つある。マスター・
インターフェースがそのようて依頼に応答するには、双
方の端子に同時に接続されなければならない。

実行制御機の変換の要求は処理素子がＰＺＶＥＢＲ^＊リ
ード及びＰＺＷＥＢＲ^＊リードに低電圧信号を出すこと
によってなされる。これらの信号は端子800及び801にそ
れぞれ供給され、そこからシュミット・トリガー限界ゲ
ート812,820（プロセッサー・バス・インターフェース
の一部を成す）にそれぞれ供給される。該ゲート812,82
0は５Ｖ正電圧に接続している。従って、もし端子801,8
08での入力信号が該ゲート812,820の限界価よりも低い
と、該ゲート812,820はそれぞれ高電圧信号を出す。該
ゲート812の高電圧出力信号はインバーター830,831によ
り低電圧出力信号に変換される。該ゲート820の高電圧
出力信号はインバーター843,844により低電圧出力信号
に変換される。インバーター830,844のそれぞれの出力
信号はリード1802,1803を介して第８Ａ図に示すゲート8
45の入力側へ供給される。もしこれらの出力信号が共に
低電圧（処理素子の両半分が共に実行機能の移転を要求
している事を意味する）の場合、該ゲート845は高電圧
信号を出力し、それはゲート858の下部入力側に供給さ
れる。類似の回路が冗長回路803にもある。

ゲート858は、その低電圧入力側で高電圧信号を受ける
と高電圧信号を出力し、それはカウンター863の“ロー
ド”入力側（ＬＤ）に供給される。カウンター863はプ
リセットのできるカウント・アップ＆ダウン型４ビット
２進カウンターの従来型のものである。さらに特筆する
なら、カウンター863はそのＬＤ側で高電圧信号を受け
ると作動を開始する。しかし、カウンター863はそのＬ
Ｄ側に高電圧信号が供給される前に、その入力側、即ち
入力側Ｂ、Ｃ、Ｄに現われる信号価にプリセットされて
いる。入力側Ａ、入力側Ｂはアースされており入力側
Ｃ、入力側Ｄは５Ｖ正電圧に接続されている。入力側Ｃ
は信号リードＩＡＩに接続している。このリードは実行
制御ロジック回路盤のプラグが接続するソケットのピン
に接続している。特に、ＩＡＩリードを通る実際の信号
はマスター・インターフェースのプラグがどのインター
フェース・スロットに接続されているかに依存してい
る。つまり、一方のマスター・インターフェースにとっ
てリードＩＡＩを通る信号は高電圧であり、他方のマス
ター・インターフェースにとってはそれぞれ低電圧であ
る。従って、一方のマスター・インターフェースのカウ
ンターは１２にプリセットされ、他方のマスター・イン
ターフェースのカウンターは８にプリセットされる。

カウンター863のダウン・アップ入力側（Ｄ／Ｕ）はカ
ウント可入力側（ＣＴＥＮ）と共にアースされているの
で、該カウンター863は内部クロック・ロードＩＣＬＫ
Ｉを経由して供給されるクロック・パルスに依って数え
上げる（カウントアップ）。従って、マスター・インタ
ーフェースのスロットへの接続状況に応じクロック・パ
ルスで４〜８パルスの遅れのあと、カウンター863（モ
ジュロ１６カウンター）はその出力側ＱＤに低電圧信号
を出し、その信号はゲート868の上部入力側に供給され
る。

ゲート868,869はフリップ・フロップ形態をとり、この
フリップ・フロップはその入力側に低電圧信号が入ると
セット状態になる。該ゲート868,869から成るこのフリ
ップ・フロップはセット状態でリード１ＥＸＥＣＩ
（９，１４）に高電圧信号を出力する。これは実行制御
ユニットの上半分が実行制御機能を担おうとしている事
を示す信号である。リード１ＥＸＥＣＩを通る高電圧信
号はＮＡＮＤゲート884の上部入力側へ供給される。該
ゲート884はその下部入力側でリードＩＥＢＭＳＫ２^＊
を通る信号を受ける。このＩＥＢＭＳＫ２^＊信号はマス
ク信号でテスト用に使われ、通常は該ゲート884を操作
する高電圧信号である。この時該ゲート884はその出力
側で低電圧信号を出す。

該ゲート884の出力側の低電圧信号はゲート887,888,889
（プロセッサー・バス・インターフェース回路の一部を
成す）に供給される。ゲート888,889はひとつのシステ
ム・バスとひとつのプロセッサー・バスの信号ラインを
ドライブして信号を処理素子と他のマスター・インター
フェースに送るドライバー・ゲートである。ゲート884
の出力側の低電圧信号はインバーター887に依り変換さ
れ、マスター・インターフェース・ステータス・レジス
ター・ファイルのレジスターに供給され、そのレジスタ
ーはマスター・インターフェースの上半分が実行機能を
要求している旨を記録する。端子893,894の低電圧信号
はシステム・バスを経由し（ラインSXCEBS2^*を介し
て）、他のマスター・インターフェースに供給され、且
つプロセッサー・バスを経由して（ラインＰＺＣＥＢＳ
２^＊を介して）処理素子に供給される。

マスター・インターフェースの２分した一方の内部回路
内の故障により間違ってマスター・インターフェースが
実行制御の機能を担うことのないように、ゲート868,86
9から成るフリップ・フロップの高電圧出力信号もまた
インバーター882に依り変換され、低電圧信号としてゲ
ート885の上部入力側に供給される。ゲート885の下部入
力側はマスター・インターフェースの冗長部803の回路
から類似の信号を受けとる（この回路の下半分は実行制
御機能を請求することで処理素子からの依頼に答え
る）。該回路の両半分が正常に機能していると仮定し
て、低電圧信号がゲート885の両入力側に現われると、
該両入力側は高電圧信号をゲート886に供給する。ゲー
ト886はリード１ＥＢＭＳＫＩ^＊に現われるマスク信号
に依り操作される。（１ＥＢＭＳＫ信号は１ＥＢＭＳＫ
２^＊信号と似たテスト機能を行う）。この時ゲート886
はインバーター890に低電圧信号を供給する。インバー
ター890への低電圧信号は高電圧信号として出力され内
部ステータス・レジスターに供給される。ゲート886の
低電圧信号出力に応答して、ゲート891,892は端子895,8
96に低電圧信号を供給する。端子895へのこの信号はシ
ステム・バスを経由して（ラインＳＸＣＥＢＳ１^＊を介
して）他のマスター・インターフェースに供給され、同
様に端子896への信号はプロセッサー・バスを経由して
（ラインＰＺＣＥＢＳ１^＊を介して）処理素子へ供給さ
れる。

冗長ユニット803内の上述したのと同一の回路もまた低
電圧信号を端子897,898に出力しこれらの信号はライン
ＳＸＣＥＢＳＯ^＊及びＰＺＣＢＳＯ^＊を介しそれぞれ他
のマスター・インターフェース及び処理素子に供給され
る。

すでに述べた如く、実行制御機能を担うにはマスター・
インターフェース回路の出す３つの実行制御信号のうち
２つが合致する必要がある。従って、対を成す端子893/
894、895/896、及び897/898の信号のうち２つが、実行
制御機能を担う方のマスター・インターフェースにとっ
て低電圧信号でなくてはならない。通常、これらの信号
の全部は、処理素子の要求に対応してマスター・インタ
ーフェースの両半分が低電圧信号を出すために、低電圧
信号となっている。もし回路の片側に故障が起り誤って
実行バス信号が出てしまい、バスの他の半分が実行バス
信号を出していない場合、ゲード885は不能となり、従
って実行バス信号を出さない。従って、マスター・イン
ターフェースが実行制御機能を担おうとしている事を示
すのは３つの出力信号のうちひとつだけとなる。ゲート
885に故障があった場合も同様の結果となる。即ち、ひ
とつの信号だけが影響を受ける。後述するように、３つ
の信号のうち２つがマスター・インターフェースが実行
制御を要求していることを示さないなら、これらの信号
は他のマスター・インターフェースに無視される。

特に、他のマスター・インターフェースからの３つの出
力信号はラインＳＹＣＥＢＳ０^＊及びＳＹＣＥＢＳ２^＊
を経由し、端子806,804,802をそれぞれ介してシステム
・バスから送られる。これらの信号はゲート818〜814に
よりそれぞれ濾波され、インバーター832〜842に変換さ
れる。濾波され変換された信号はゲート847,848,849に
供給される（２重回路の一方803の場合は類似のゲート
に供給）。信号は又インバーター832,836,840により変
換されＩＳＬＶ２〜ＩＳＬＶ０信号として内部ステータ
スレジスターに供給される。ゲート847〜849はＮＯＲゲ
ート850と共に、もし端子802〜806の３つの信号のうち
２つ以上が低電圧の時にゲート850から低電圧信号を出
す“過半数”ロジック回路を構成する。ゲート850の低
電圧出力信号はインバーター861に変換されＴＴＬ・ノ
イズ・フィルター・モジュール865に供給され該モジュ
ール865はノイズ・パルスが回路機能を妨げないように
保証する。回路865の出力側の高電圧信号は少しの遅れ
の後ＮＯＲゲート867の上部入力側へ供給され、該ゲー
ト867は低電圧信号をゲート869の下部入力側へ送り、そ
れによって内部実行フリップ・フロップをクリアする。
この動作はマスター・インターフェースの上半分をし
て、それが実行制御機能を停止した事を示す高電圧信号
をその実行制御出力側に供給する。

同様に、故障又は他の原因から、マスター・インターフ
ェースが実行制御を停止すると、実行制御出力側は高電
圧信号を出し、同信号は他のインターフェースに送られ
る。この様な高電圧信号に対応して、ＮＯＲゲート850
の出力側は高電圧となり、ゲート860をして高電圧信号
を出力せしめる。同信号はカウンター864のロード入力
側ＬＤに供給される。カウンター864はカウンター863と
同様に作動し、接続するマスター・インターフェースの
位置に依って決定される予め定められた時間の遅れ後、
その出力側ＱＤに高電圧信号を出力する。同信号はゲー
ト868,869から成る内部実行フリップ・フロップをセッ
トし該フリップ・フロップはマスター・インターフェー
スをして実行制御機能を担わせしめる。

実行バス制御ロジックには、システムのパワー・アップ
時又はモジュールが演算系に挿入された時にすべての内
部カウンターをリセットするパワーオン・リセット回路
が含まれている。特にこの回路の各半分800,803はそれ
ぞれ、内部回路にクリア・パルスを供給すＲＣ時定数遅
延回路が設けられている。回路800ではこのＲＣ遅延は
抵抗824及びコンデンサー826により与えられる。最初の
パワー・アップ時、コンデンサー826の放電に依り、ゲ
ート828の入力側に低電圧信号を付与する。この信号は
ゲート828の出力側で高電圧信号となり、それはインバ
ーター829に変換されて低電圧信号となってリードＩＲ
ＣＬＲＩ^＊を流れる。短い遅延時間のコンデンサー826
はゲート828の限界価までに充電する。この時、該ゲー
ト828はその出力側に低電圧信号を出す。この信号はイ
ンバーター829に変換され高電圧信号となってリードＩ
ＲＣＬＲＩ^＊を通る。リードＩＲＣＬＲＩ^＊の低電圧信
号はゲート857,858,860のひとつの入力側に供給され
る。該ゲート857,858,860はカウンター862,863,864のロ
ード入力側に低電圧信号を付与しそれに依ってこれ等の
カウンターをプリセットし且つこれ等のカウンターをし
て入力側Ａ、Ｂ、Ｃ、Ｄから並列荷重操作を行わせしめ
る。

並列荷重操作後のカウンター863,864の作動はすでに説
明した。カウンター862は内部リセット及びクリア信号
に最小パルス幅を確保するのに用いられる。特に、その
入力側Ａ、Ｂ、Ｃ、Ｄはアースされており、従ってカウ
ンターは０から数え上げて行くことになる。出力側ＱＤ
はリセット回路の残余の部分の制御に使われ、その低電
圧信号に依りリセット信号が発せられる。そのリセット
信号はＩＣＬＫＩクロック信号の最小パルス数８つで出
力される。ＩＣＬＫＩクロック信号は１０MHzクロック
に依り出力され、マスター・インターフェースのリセッ
ト回路を制御するのに使われる。特筆するなら、リード
ＩＣＬＫＩ経由で供給されるクロック信号の制御の元
で、カウンター862は作動を開始し、８パルスの後その
出力側ＱＤから高電圧信号が出てくる。この時点はリセ
ット期間の最終点であり、カウンター862の作動をカウ
ント可入力側ＣＴＥＮ経由で停止させる。計数期間中、
リードＩＰＲＥＳＩ^＊の低電圧信号はゲート878の上部
入力側へ供給される。これにより、ゲート878は高電圧
信号をリードＩＣＬＲＩ(10)に付与し、同信号はゲート
879に変換されて低電圧信号としてリードＩＣＲＩ
^＊（９，１２，１３，１５）に供給される。この低電圧
信号は、電源投入時又はリセット中に、リード1807を介
してマスター・インターフェースのリセット部分に付与
される。

ＩＣＬＲＩ／ＩＣＬＲＩ^＊リセット信号は、マスター・
インターフェースが実行制御機を引き受ける時又はあけ
渡す時に発生される。特に、リードＩＥＸＥＣＩ（９，
１４）の実行制御はフリップ・フロップ対875/876の入
力側Ｄに供給される。フリップ・フロップ875の出力側
Ｑはフリップ・フロップ876の入力側Ｄに接続してい
る。両フリップ・フロップは内部クロック信号（ＩＣＬ
ＫＩ）に依りタイムを取られる。両フリップ・フロップ
はリードＩＰＣＬＲＩ^＊のクリア信号に依ってクリアし
てもよい、フリップ・フロップ876の出力側Ｑとフリッ
プ・フロップ875の出力側Ｑ^＊は排他的ＯＲゲート877の
入力側に接続している。従って、安定状態にある時、両
フリップ・フロップ875,877の出力側は同電圧である。
該ゲート877の下部入力側はフリップ・フロップ876の変
換出力側に接続しているので、該ゲート877は高電圧信
号を出力し、同信号はゲート878の下部入力側へ供給さ
れるので、ゲート878は応答しない。しかし、実行制御
機能の交代時、フリップ・フロップ875,876の出力側は
異った電圧価となり、それに依ってＯＲゲート877はゲ
ート878の下部入力側に低電圧信号を供給し、該ゲート8
78はすでに述べたようにクリア信号を出力する。

第９，１０図はマスター・インターフェースが処理素子
に依って出されたバス・アクセス要求及び実行プロセッ
サー要求を処理する時に用いる回路を示している。さら
に、第９図は従属インターフェースから受けた外部イン
タラプト要求を処理する時に用いる回路の一部を示して
ある。

実施例のコンピューター・システムに於いて、処理素子
はプロセッサー・バスを介してシステムの他の部分と連
絡する。すでに述べたようにプロセッサー・バスへのア
クセスはマスター・インターフェースに依って制御され
る。従って、マスター・インターフェースは、プロセッ
サー・バスがコンピューターのデーター処理にとって障
害となることを防ぐ為に、処理素子に依って出されるバ
スへのアクセス要求を合理的且つ有効な原理で処理する
必要がある。通常、そのような要求機構は完全な並列又
は直列原理による。しかし本システムに於いては、プロ
セッサー・バスについて１６までの処理素子を設けるこ
とができるので、完全並列原理の場合、バス・アクセス
要求に対し専用の３２本のリードが必要である（要求を
受ける為に１６本のリードと、確認用に１６本のリー
ド）。しかし直列選択機構も用いることができる。しか
しこの方法は前者に比べ時間の点で効率的でないし、又
本実施例に於いてバス・アクセス要求に用いた場合遅延
が大きな問題となりうる。

しかし、本発明の他の特徴に従って折衷直列要求機構が
用いられる、３２本のリードを必要とせずにしかも完全
並列要求処理方式の利点を得るのに成功している。特
に、各処理素子はバス・アクセス群に割り当てられてい
る、各バス・アクセス群は４つまでの処理素子を含む。
もし、システムが処理素子を４つしか含まない場合、ひ
とつのバス・アクセス群が構成される。もし、コンピュ
ーター・システムに４〜８つの処理素子が連結するな
ら、バス・アクセス群は２つになる。８つ以上の処理素
子の場合、４つのバスアクセス群が用いられる。各バス
・アクセス群は選択期間又はタイム・スロットが割り当
てられ、その期間中にバス・アクセス群と連結している
処理素子はマスター・インターフェースにバス・アクセ
ス要求を行う。

処理素子はそれ自身に恒久的に割り当てられたバスアク
セス要求リードに信号を送ることでバス・アクセス要求
をする。しかし、各バス・アクセス群に割り当てられて
いる処理素子は４つなので、最大で４本のバス・アクセ
ス要求ラインが必要である。このため、全処理素子は循
環的な選択期間中に同じ４本のバス・アクセス要求ライ
ンを通してバス・アクセス要求をする。

全部のバス・アクセス群はバス・アクセス要求をする機
会を与えられると、各処理素子にマスター・インターフ
ェースより同期信号が付与され、これによってシステム
をゼロ選択期間に同期させる。従って処理素子はこのゼ
ロ選択期間をもってバス・アクセス要求を開始時とす
る。特に、この同期信号により全処理素子は自らの番号
の数をカウンターに入れる。同カウンターは数を逆に数
え下すことで処理部がどのバス・アクセス群に属してい
るかが確認できる。

さらに、バス・アクセス要求はバスが実際に使用可能に
なる前に予め許可される。バス・アクセスを許可された
処理素子は、すでに述べたようにバスが使用可能になる
のは何時かを知る為にバス制御ラインを監視する。この
やり方で処理素子間のバス利用の移転に於いてほとんど
時間の無駄がない。

バス要求が４本のライン上を事実上マルチプレックス的
に送られるので、マスター・インターフェースは４本の
ライン上の信号を解読する為の回路が必要である。この
回路が第９図の上半分と第１０図に示されている。第９
図の上半分にバス・アクセス選択回路が示されており、
その下半分は後述するインタラプト処理に関係する回路
を示している。

第９図の上半分には処理素子に依って出されるバス・ア
クセス要求及び実行プロセッサー要求の為に用いられる
選択カウンターが示されている。選択期間又はタイムス
ロットは従来の４ビット同期２進カウンター905によっ
て設定される。カウンターは、低電圧信号がそのロード
入力側ＬＤに供給されると、入力側Ａ、Ｂ、Ｃ、Ｄより
プリセットが可能である。カウンター905は、本発明の
コンピューター・システムの実施例にて用いられる選択
期間の数を示す信号を受ける（この数は作動可能な処理
素子の数に関係する）。各選択時間はＩＲＣＫＥＬクロ
ック信号の２クロック・パルス分に等しい。

選択期間の数は適当な信号源にジャンパーで連結された
リードＩＬＴ９ＢＭ、ＩＬＴ５ＢＭ、ＩＬＴ５ＢＭ^＊に
供給される信号によって決められる。カウンター905は
コンピューター・システム内の処理素子の数に応じて３
つの異る順序を設定する。即ち処理素子が４つまたはそ
れ以下の場合、５つから８つの場合、及びそそれ以上の
場合に対応し異る選択期間となる。もし処理素子が４つ
又はそれ以下だと、リードＩＬＴ５ＢＭの信号は高電圧
である。同様に処理素子が８つ又はそれ以下だとリード
ＩＬＴ９ＢＭの信号は高電圧である。もしリードＩＬＴ
５ＢＭ及びＩＬＴ９ＢＭの信号が低電圧であると、これ
は処理素子が９つ以上あることを意味する。

リードＩＬＴ９ＢＭ、ＩＬＴ５ＢＭの信号はカウンター
905のプリセット入力側に供給され、同カウンターは数
え初めの最初の数を決める。カウンターはクロック信号
ＩＲＣＫＥＬの制御の元でその計数を行う。カウンター
は数え初めの数から計数を開始し、最終価の１５に達す
ると高電圧信号が出力側ＲＣＯに出る。同信号はインバ
ーター915に変換され低電圧信号としてロード入力側Ｌ
Ｄに供給され、それに依ってカウンターを最初の数にプ
リセットし、再び同じ操作をくり帰す。インバーター91
5の出力側の低電圧信号はリードＩＰＣＲＣ^＊(10)に供
給され、バス仲介回路のある部分をリセットするのに用
いられる。

カウンター905の出力側ＲＣＯに出る高電圧信号はフリ
ップ・フロップ935の入力側Ｄに供給される。該フリッ
プ・フロップ935はリードＩＥＢＴＣＫの時計信号に依
ってタイムをとられる。このクロック信号は同期パルス
の為の窓を設定しそれがプロセッサー・バス回路（ＥＣ
Ｌロジック）と適切に機能するよう保証する役をする。
フリップ・フロップ935の出力信号はゲート940を介して
端子941,942に供給される。該端子941,942の出力信号
は、内部カウンターを同期させて選択処理を行わせしめ
るように、プロセッサー・バス内のラインＦＥＺＴＡＳ
ＹＮを介して処理素子に供給される。ゲート940はフリ
ップ・フロップ935の出力するＴＴＬロジック・レベル
信号をＥＣＬロジック・レベル信号に変換し後者の信号
はプロセッサー・バスの部分で使用される。

カウンター905の出力信号はゲート910,925及び1/4デコ
ーダー930の入力側ＩＢに供給される。ゲート910の下部
入力側はＩＬＴ５ＢＭ^＊信号を供給され、その出力信号
はＯＲゲート920に供給される。排他的ＯＲゲート920は
ゲート910の出力信号とリードＩＡＩの信号を比較す
る。後者の信号は、すでに述べた様に、その接続するマ
スター・インターフェース回路盤の物理的位置に対応す
る論理価を有す。該ゲート920の出力側は1/4デコーダー
930の入力側ＩＡに接続している。

該デコーダー930は従来型のロジック回路でその入力側
１Ａ，１Ｂに供給される２進符号の価及びその可動入力
側Ｇに供給される低電圧信号に対応しその出入側１Ｙ０
〜１Ｙ３のひとつに低電圧信号を付与する。該デコーダ
ー930の入力側Ｇはインバーター925の出力側に接続して
いる。この為、該デコーダー930はカウンター905に制御
されて決められた選択期間に従って、その出力側１Ｙ０
〜１Ｙ３に一連のタイミング信号を出力する。

もしシステムが４つ又はそれ以下の処理素子を含む場
合、低電圧信号がデコーダー出力側に供給される。リー
ドＩＰＥＢ^＊(10)〜ＩＰＥＤ^＊(10)は高電圧に維持され
る。後述するように、これらの信号は１選択期間の長さ
である。他の場合、即ち、実施例のコンピューター・シ
ステムが５〜８の処理素子を有する場合、低電圧タイミ
ング信号がリードＩＰＥＡ^＊(10)とＩＰＥＢ^＊(10)に交
互に供給され、２つの選択期間を設定する。本実施例が
９つ又はそれ以上の処理素子を含む場合、低電圧信号が
リードＩＰＥＡ^＊(10)〜ＩＰＥＤ^＊(10)に順に供給され
る。これらのタイミング信号は、後述するように、どの
処理素地がバスにアクセスを許されるかを決定するバス
仲介ロジックを制御するのに用いられる。

インバーター925の出力側からのタイミング信号（回路
の他の部分の為のタイミング信号として用いられるＩＰ
ＣＬＳＢ^＊(10)信号）はゲート945,950に供給される。
該ゲート945,950は１０億分の５０秒及び１０億分の６
０秒遅延されたＩＲＣＫクロック信号（リードＩＲＣＫ
Ｄ５０及びＩＲＣＫＤ６０をそれぞれ通る）から成るタ
イミング信号に作動せられ、２つの遅延タイミング信号
をリードＩＰＢＴＣＫ（１０，１５）及びＩＰＢＲＣＫ
（１０，１１）に供給する。これら遅延タイミング信号
は後述するように、バス仲介ロジックの操作に用いられ
る。

バス・アクセスを要求する処理素子を選択するロジック
は図１０に図示してある。既に述べたように、本発明の
別の特徴によれば、アクセス要求はバスが実際に利用可
能になる前に許可されるので、処理素子間の実行機能の
転移には時間的な無駄がない。特に、新しいバス・アク
セス要求がタイムを取られてラッチ1025〜1028に格納さ
れ後述するように、ＲＯＭ1030〜1040の仲介プログラム
に依り処理される。その間、バスは処理素子（その番号
はラッチ1050,1060に格納されている）の制御を受け
る。バス・アクセスを許可された処理素子がその要求ラ
インから降りると新しい処理素子の番号がタイムを取ら
れラッチ1045に格納される。次に、ラッチ1045の内容が
ラッチ1050〜1060に転送されるとバスの制御要求が許可
される。

処理素子に依って出されたバス・アクセス要求はライン
ＰＺＶＢＡＲ０^＊〜ＰＺＶＢＡＲ３^＊上の関係あるプロ
セッサー・バスを介しマスター・インターフェースに供
給され、端子1005〜1008に出る。前に述べた発明の選択
機構に従って、すべての処理素子は関係ある選択期間中
に４本のラインの１本に対しバスアクセス要求をする。

この要求信号はシュミット・トリガー限界ゲート1010〜
1013により濾波される。濾波された信号は４ビットラッ
チ1015の入力側１Ｄ〜４Ｄに供給され、(9)ＩＰＢＲＣ
Ｋ信号によりタイムを取られてラッチ回路に格納され
る。

出力ラッチ1015から出る信号は、その信号の出される選
択期に応じて、タイムをとられラッチ1025〜1028のひと
つに格納される。特に、ラッチ1025〜1028は前に述べた
選択カウンター回路に出力されるタイミング信号(9)Ｉ
ＰＥＡ^＊〜(9)ＩＰＥＤ^＊に依り制御される。該信号(9)
ＩＰＥＡ^＊〜(9)ＩＰＥＤ^＊はラッチ1025〜1028の作動
入力側Ｇ１に供給される。このため、コンピューター・
システムに９つ又はそれ以上の処理素子があると仮定す
ると、処理素子に依って出され最初の選択期間に振り当
てられたバス・アクセス要求はタイムをとられラッチ10
25に格納される。処理素子の出した第２の選択期間に振
り当てられたバス・アクセス要求はタイムをとられラッ
チ1026に格納される。第３の選択期間に出されたバス・
アクセス要求はタイムをとられラッチ1027に格納され、
第４の選択期間に出されたバス・アクセス要求はタイム
をとられラッチ1028に格納される。バス・アクセス要求
はＩＲＣＫＥＬクロック信号に実際にタイムをとられラ
ッチ1025〜1028に格納される。

各ラッチ回路の出力側１Ｑ〜４Ｑは対応するＲＯＭのア
ドレス入力側Ａ０〜Ａ７に接続している。各ＲＯＭ1030
〜1033は、コンピューター・システムに用いられる仲裁
アルゴルを実行する２５６−４ビット・ワードＲＯＭで
ある。該ＲＯＭ1030〜1033は市販されている従来種の、
既知の方法でプログラムできるＲＯＭである。多種のア
ルゴンがＲＯＭ1030〜1033にプログラムできるが、実施
例に適したアルゴルは循環タイプの仲裁アルゴルで各処
理素子は番号を付与され処理素子はバス・アドレスを番
号順に割り当てられる。このような機構で、最も後の方
でバスを使用した処理素子は次のバス使用では最も遅い
優先順位を付与される。

該ＲＯＭ1030〜1033はラッチ1045の出力側から、現在バ
スを制御している処理素子の番号を示す４つのアドレス
信号を受ける。これらのアドレス信号に対応して、各Ｒ
ＯＭ1030〜1033は吟味中の要求を出した処理素子群の中
から最優先の処理素子を選ぶ。特に、各ＲＯＭ1030〜10
33は４つの出力側Ｑ０〜Ｑ３を有す。アドレス入力側に
現われる情報及び内部プログラムに対応して、該出力側
Ｑ０，Ｑ１はバス・アドレス要求を出した処理素子群の
うち最優先の処理素子の番号の低位ビットを出力する。
又該出力側Ｑ２，Ｑ３は処理素子群内に他の要求が出て
いるか否かを示すコード及び、もしそうなら要求を出し
た複数の処理素子の中に最優先の素子はいるか否かを示
すコードを出力する。

ＲＯＭ1030〜1033の出力側Ｑ２，Ｑ３の出力信号は、同
ＲＯＭに類似するがそれよりわずかに容量の大きい仲裁
ＲＯＭ1040のアドレス入力側Ａ２〜Ａ９に供給される。
ＲＯＭ1040のアドレス入力側Ａ０，Ａ１は（ラッチ1045
の出力側から）現在プロセッサー・バスを制御している
バス・アクセス群の番号を示す情報を供給される。該Ｒ
ＯＭ104は、そのアドレス入力側の情報及び内部プログ
ラムに対応して、処理素子群の中からバス・アクセスを
許可されるべきひとつの素子を選ぶ。ＲＯＭ1040は３つ
の出力信号を出す。即ち出力側Ｑ０，Ｑ１からの２つの
出力信号はバス・アクセスが許されることになる処理素
子の４ビット処理素子番号コードの高位ビットである。
またＲＯＭ1040はその出力側Ｑ２に、出力ラッチに現わ
れる処理素子Ｉ．Ｄ．は有効である事を示す有効ビット
を出力する。ＲＯＭ1040の出力側Ｑ０，Ｑ１の出力する
２つの処理素子Ｉ．Ｄ．を示すビットは二重４／１マル
チプレクサー1035の入力側Ａ、Ｂ及び中間ラッチ1045の
入力側３Ｄ，４Ｄに供給される。

マルチプレクサー1035はその入力側１Ｃ０〜１Ｃ３及び
２Ｃ０〜２Ｃ３で、バス・アクセスを許されるべき処理
素子を確認するＲＯＭ1030，1033に依り出力される２つ
の低位処理素子Ｉ．Ｄ．ビット、ＲＯＭ1040に出力され
その選択入力側Ａ、Ｂに供給される信号の制御の元で、
マルチプレクサー1035はＲＯＭ1030〜1033のひとつから
Ｉ．Ｄ．信号を選び、それをその出力側１Ｙ，２Ｙに供
給する。同信号はそこからラッチ1045の入力側１Ｄ，２
Ｄに供給される。

このように、バス・アクセスを許される処理素子の全番
号コードはＲＯＭ1040とマルチプレクサー1035に依り中
間ラッチ1045の入力側１Ｄ〜４Ｄに供給される。該入力
側はＩＲＣＫクロック信号の制御の元でタイムをとられ
ラッチに格納される。中間ラッチ1045はその出力側１Ｑ
〜４Ｑで対応する信号を出力する。これらの出力信号は
すでに述べたように、ＲＯＭ1030〜1033に供給され、バ
スに最終的にアクセスした処理素子の番号を表示する。
該ラッチの出力信号は出力ラッチ1050の入力側３Ｄ，４
Ｄ及び６Ｄに供給される。ラッチ1045の出力側３Ｑの出
力信号は排他的ゲート1046に依り入力信号ＩＡＩ^＊と組
み合わされラッチ1050の入力側に供給される。ラッチ10
45の出力信号は出力ラッチ1060にも供給される。該ラッ
チ1050,1060と関連するゲート1061〜1065、1070〜1074
は、(9)ＩＰＢＴＣＫ信号の制御の元で行う端子1080〜1
084,1090〜1094経由の中間ラッチ1045の中味のプロセッ
サー・バスへの転送を制御する。該端子からの信号はバ
ス・アクセス許可ライン（ＰＺＶＢＡＧ０^＊〜ＰＺＶＢ
ＡＧ３^＊、ＰＺＷＢＡＧ０^＊〜ＰＺＷＢＡＧ３^＊）を経
由して処理素子へ供給され、どの処理素子がバスへのア
クセスを許されたかを示す。バス・アクセス許可ライン
上の処理素子Ｉ．Ｄ．が有効であることを示す追加的ビ
ットがプロセッサー・バス・ラインＰＺＶＢＡＧＶ^＊，
ＰＺＷＢＡＧＶ^＊上をゲート1065及び端子1084並びにゲ
ート1074及び端子1094を経由して転送される。すでに述
べたように、該ビットはＲＯＭ1040に出力され、リード
(9)ＩＰＣＬＳＢ^＊に現われフリップ・フロップ1047の
入力側Ｊ、Ｋへ入力される信号の制御の下で、ゲート制
御されてゲート1048,1049を経由する。入力信号はＩＲ
ＣＫ^＊信号によりタイムをとられフリップ・フロップ10
47へ入力される。フリップ・フロップ1047の出力は(9)
ＩＰＢＴＣＫクロック信号にタイムをとられラッチ105
0,1060に転送される。

バス仲介ロジックはラッチ回路1020に出力されるクリア
信号ＩＢＡＣＬＲ，ＩＢＡＣＬＲ^＊に依りクリアされて
もよい。該ラッチ回路はＩＲＣＫＥＬクロック信号に依
りタイムをとられ、リード(9)ＩＰＣＲＣ^＊の低電圧信
号に依り作動状態となる。パワー・クリアの間又は他の
リセット操作の間、リード(8)ＩＣＬＲＩには高電圧信
号が出る。この信号はラッチ1020をクリアし、その全出
力側１Ｑ〜４Ｑに低電圧信号を出力する。出力側１Ｑは
リードＩＢＡＣＬＲ^＊に接続している。リードＩＢＡＣ
ＬＲ^＊に供給された低電圧信号はバス仲介ロジックき回
路の部分をリセットするのに用いられる。該信号はまた
インバーター1021に変換され高電圧信号としてリードＩ
ＢＡＣＬＲに供給されバス仲介ロジックの他の部分をリ
セットするのに用いられる。ラッチ1020がリード(8)Ｉ
ＣＬＲＩ上の信号に依りクリアされると、ＩＲＣＫＥＬ
クロック信号の制御に依り情報のタイムをとり始める。
ラッチ1020の入力側と出力側は高電圧信号が入力側４Ｄ
に供給されるように接続されている。該信号は出力側４
Ｑ，３Ｑ，２Ｑ及び１Ｑを循環し、リードＩＰＣＲＣ^＊
上の低電圧信号と同時に発生する４つのＩＲＣＫＥＬパ
ルス信号が出たあと、クリア信号ＩＢＡＣＬＲ^＊及びＩ
ＢＡＣＬＲが除かれる。

第１１図は実行制御ワードの一部である実行プロセッサ
ー要求レジスターに連結する回路を示す。この回路は最
大１６までの処理素子からの実行機能を担う要求を受け
る。特に該回路の設計は４つの処理素子群から実行プロ
セッサー要求を受けられるようになっており、このよう
な要求はバス・アクセス要求と同様な方法で選ばれる。
４本の実行プロセッサー要求ライン、ＰＺＶＥＰＲ０^＊
〜ＰＺＶＥＰＲ３は処理素子からの情報をプロセッサー
バスを経由して１６の処理素子の為に転送する。特定の
選択期間の間、その選択期間を振り当てられ４つのうち
のどの処理素子でもプロセッサー・バスの実行プロセッ
サー要求ラインに対し要求を出せる。要求はターミナル
1100,1103で受けられる。これらの要求は限界ゲート111
0〜1113に濾波され、(9)ＩＰＢＲＣＫクロック信号の制
御に依り、タイムをとられ保持ラッチ1115に格納され
る。該ラッチ1115は、マスター・インターフェースが実
行制御機能を要求していないのなら、リード(8)ＩＥＸ
ＥＣＪ上の信号によりクリアされてもよい。

該保持ラッチ1115の出力信号はラッチ1116〜1119に供給
される。さらに特筆するなら、該ラッチ1115の出力信号
は、リード(9)ＩＰＥＡ^＊〜(9)ＩＰＥＤ^＊上の信号の決
定する各選択期間中にラッチ1116〜1119のひとつに供給
される。すでに述べたように、これらの信号は第９図の
選択ロジックに依り出力される。このようにして、各選
択期間の間、その期間を割り当てられた処理素子の実行
プロセッサー要求は選ばれ格納される。４つの選択期間
が終わると、実行機能の移転を要求しているかも知れな
い１６の処理素子のどの素子からの実行プロセッサー要
求はラッチ1116〜1119のひとつに格納される。これらの
ラッチの出力側１Ｑ〜４Ｑは内部データー・バスに接続
しており、その出力信号は転送回路（図示せず）により
プロセッサーバスに供給されるようにしてもよい。それ
によって現在の実行処理素子は他のどの処理素子が実行
機能の移転を要求しているかを知ることができる。

ラッチ1116〜1119は、もしマスター・インターフェース
が実行機能を要求していないのなら、リド上の高電圧信
号によりクリアされるかもしれない。

さらに、第11図に示すごとく、フリップ・フロップ113
0、1140、及びゲート1125、1132、1134から成る回路は
インタラプト回路に制御信号を出力する（以下に詳しく
述べる）。この制御信号により、未決の実行プロセッサ
ー要求がない時に新しい実行プロセッサー要求がなされ
たという状況にある時、インタラプト回路はインタラプ
トを出す。

ゲート11120の入力側は保持ラッチ1115の変換出力側に
接続している。対応する処理素子が実行プロセッサー要
求を出すとラッチ1115の出力側のひとつから低電圧信号
が出力される。ゲート11120に低電圧信号が入力される
とその出力側で高電圧信号が出力されフリップフロップ
11130の入力側Ｊ及びゲート1125の上部入力側に供給さ
れる。このようにして、もし実行プロセッサー要求が選
択期間中に受けとられると、フリップ・フロップ1130は
セットされる。

該フリップ・フロップ1130の出力側はゲート1132,1134
の入力側に接続している。該ゲート1132,1134はリード
(9)ＩＰＣＲＣ^＊上の低電圧信号により作動される。同
リード上の低電圧信号は選択期間ごとに出されるので、
フリップ・フロップ1130の出力信号は同期間ごとに１つ
ゲート制御されてフリップ・フロップ1140の入力側に供
給される。さらに特筆するなら、フリップ・フロップ11
30がセットされると、ゲート1132は作動状態となり、フ
リップ・フロップ1140の入力側Ｊに高電圧信号を送る。
同様に、ゲート1134は不能となり、フリップ・フロップ
1140の入力側Ｋに低電圧信号を送る。次にＩＲＣＫ時計
パルスが出力されると、フリップ・フロップ1140はセッ
トされ低電圧信号をリードＩＮＥＰＲ^＊(4)に供給す
る。同信号は第１４図に示すインタラプト制御ネットワ
ークに供給され、現在の実行処理素子にインタラプトを
送る。

フリップ・フロップ1130の出力信号がフリップ・フロッ
プ1140に送られようとしている時点で、フリップ・フロ
ップ1130はゲート1125によりリセトされる。リード(9)
ＩＰＣＲＣ^＊に出てくる最終カウント信号はゲート1125
の下部入力側へ供給される。従ってゲート1125は作動せ
られ、もしゲート1120の出力信号が未決の実行機能要求
の無い事を示す低電圧信号であるなら、高電圧信号をフ
リップ・フロップ1130の出力側Ｋに送り、これをリセッ
トする。もし実行機能要求が未決のままであり、且つゲ
ート1120の出力信号が高電圧の場合、ゲート1125は不能
となり該フリップ・フロップ1130はセットされたままと
なる。

リード１ＶＡＬＥＩ上の信号に依りフリップ・フロップ
1130,1140をプリセットしてもよい。この信号はステー
タス回路に依り出力され、有効な実行処理素子がない場
合は低電圧信号である。該リード上の低電圧信号はフリ
ップ・フロップ1130、1140のプリセット入力側に供給さ
れ同フリップ・フロップをプリセットの状態に保ち、こ
れによってインタラプト制御回路に対しインタラプト要
求が出力されるのを防ぐ。

第１２図はページ・フォールト・レジスターと実行制御
に関する回路を図示している（実行プロセッサー要求を
格納するレジスターは第１１図に示してある）。内部デ
ーター・バスからのデーターを随時に格納する別のレジ
スターもまた図示されている。第１２図の回路はほぼ同
形をした２つの半分のひとつである（本実施例ではこれ
らの半分は“Ｉ”及び“Ｊ”で表わされこれらはマスタ
ー・インターフェース内部データー・バスの２つの半分
“Ｗ”及び“Ｖ”に情報を送る）。簡略化の為、回路の
両半分のうちひとつだけを図示している。他の半分は同
形の構造であるがパリティ・レジスターを持たない。各
半分は１６のページ・フォールト・ワード・ビットと４
つの実行制御ワード・ビットを有する。

内部データー・バス上に現われるデーターは保持レジス
ター1205〜1220に供給される。同レジスターは各々従来
型の４ビットラッチから構成される。データーは、リー
ドＩＨＬＤＣＫ上のクロック信号に依りタイムをとられ
ラッチに格納される。同信号はマスター・インターフェ
ース・シーケンス制御回路に依り出力され、マスター・
インターフェースの操作を同期する。

該保持レジスターに格納された情報は、リードＩＰＦＷ
ＬＤＩ及びＩＥＣＷＬＤＩのクロック信号に依り、ゲー
ト制御されてページ・フォールト・ワード・レジスター
か実行制御ワード・レジスターに格納される。同信号は
ページ・フォールト・ワード・レジスターもしくは実行
制御ワード・レジスターは情報を書き込みを命じる処理
素子命令に対応してシーケンス制御ロジックによって出
力される。ＩＰＦＷＬＤＩリード上の高電圧信号に対応
しラッチ1205〜1220の出力信号はラッチ1240〜1255から
成るページ・フォールト・レジスターに直接格納され
る。該ラッチ1240〜1255の出力信号はマスター・インタ
ーフェース内部データーバス内で利用可能であり、そこ
で同出力信号は回路（図示せず）に依りプロセッサー・
バスに供給され処理素子に読み取られる。

別の方法に於いて、保持ラッチ1205〜1125の出力側の選
ばれた信号はゲート制御されてフリップ・フロップ1270
〜1287から成る実行制御ワードレジスターに供給するこ
とも可能である。該フリップ・フロップはリードＩＥＣ
ＷＬＤＩ上の信号によりタイムをとられる。該信号は実
行制御ワード・レジスターに情報を書き込むことを命じ
る処理素子の命令に対応して同期制御ロジックに依り出
力される。

リード(8)ＩＣＬＲＩ^＊上の低電圧信号に依り、保持レ
ジスター、ページ・フォールト・ワード・レジスター及
び実行制御ワード・レジスターをリセットしてもよい。
尚該信号は、第８図に関連してすでに説明した如く、パ
ワー・アップ時又は他のシステムのリセット時にリセッ
ト回路に依り出力される。

マスター・インターフェース内部データー・バス上のデ
ーターと関係するコード化されないパリティ・ビットも
またページ・フォールト・ワード・レジスター又は実行
制御ワードレジスターに格納される（ページ・フォール
ト・ワード情報に対し４パリティ・ビット、実行制御ワ
ード情報に対し２パタティ・ビット）。特に、内部デー
ター・バスのリードＩＶＲＰＤ，ＩＶＲＰＭ，ＩＶＷＲ
ＰＫ，ＩＷＲＰＭ上のパリティ情報はリードＩＨＬＤＶ
Ｋ上の時計信号の制御に依りタイムをとられ保持レジス
ター1225に格納される。該レジスター1225上の情報はレ
ジスター1260,1265,1290,1295の入力側Ｄに供給され
る。レジスター1260,1265は二重Ｄ型フリップ・フロッ
プであり、レジスター1290,1295は単型フリップ・フロ
ップである。該レジスターの出力側の情報はリードＩＰ
ＦＷＬＤＩの信号もしくはリードＩＥＣＷＬＤＩの信号
の制御に依りレジスター1260,1265にそれぞれ入れられ
る。マスター・インターフェースの物理的位置に応じて
リード(8)ＩＣＬＲＩ^＊上の信号の制御に依りレジスタ
ー1260,1265をセットもしくはクリアしてもよい。もし
基盤がある特定の位置にある時、リードＩＡＩに高電圧
信号が現われ、リードＩＡＩ^＊には低電圧信号が現われ
る。このため、リード(8)ＩＣＬＲＩ^＊に結果的に低電
圧信号が現われるとゲート1235は不能となりゲート1230
は作動状態となる。作動状態となったゲート1230は低電
圧信号を出力し、該信号はフリップ・フロップ1265,129
5をセットし、フリップ・フロップ1265,1290をクリアす
る。

別の方法に於いて、もしマスター・インターフェースが
他の物理的位置に接続されると、ゲート1235が作動状態
となり、ゲート1230が不能となる。ゲート1235は交互に
フリップ・フロップ1265,1290をセットし、フリップ・
フロップ1260,1295をクリアする。

フリップ・フロップ1270〜1287及びラッチ1240〜1255の
選択された出力信号は第１５図に示すインタラプト回路
に供給される。該インタラプト回路はデーター部とパリ
ティ部に分けられる。第１２図の回路の出す信号のある
ものは第１５図の回路のデーター部に供給され、あるも
のはそのパリティ部（図示せず）に供給される。同様に
第１５図の回路は第１２図に対応する回路部（図示せ
ず）からの信号を受ける。

記憶素子及び周辺素子に依るインタラプト要求に対応し
て従属インターフェースの出力するインタラプト信号の
検出及び処理を行う回路が第９、１３〜１４図に示して
ある。

特にインタラプト要求はバスアクセス要求及び実行プロ
セッサー要求と同様の選択機構に依り検出、処理され
る。選択期間を設定するタイミング信号を出力する回路
の下半分が第９図に示してある。特に、各選択期間はＩ
ＲＣＫＥＬ^＊時計信号の３単位期間に等しい。該クロッ
ク信号はフリップ・フロップ955,960タイムを取るのに
使われる。該フリップ・フロップは三重位置カウンター
として作動するよう接続されている。三重位置カウンタ
ーのひとつおきの位置の間は高電圧となるフリップ・フ
ロップ960の出力信号はタイミング信号ＩＩＣＩ(14)と
して第１５図の回路に供給される。さらに、他のタイミ
ング信号は該カウンターのひとつの位置の間に出力され
その間その両入力側で高電圧信号を受けるゲート965は
両フリップ・フロップをセットする。ゲート965はリー
ドＩＩＣ２^＊(14)に低電圧信号を、及びインバーター97
0を介して高電圧信号をリードＩＩＣ２に発生する。該
信号は共にタイミング信号であり第１５図に示すインタ
ラプト処理回路に供給されてその操作を同期する。

三重位置カウンターのひとつおきの位置で高電圧となる
フリップ・フロップ955の出力信号カウンター975の入力
側に供給されこれを作動状態にする。該カウンター975
は４ビット２進カウンターとして作動する従来型のもの
であり、その計数出力端子ＲＣＯの信号がそのロード制
御入力側ＬＤへインバーター980を介して供給されるよ
うに接続されている。かくして、該カウンター975がそ
の最終番号にまで計数を終えると入力側Ａ、Ｂ、Ｃ、Ｄ
に現われる数の決定する数価にプリセットされる。入力
側Ａ、Ｂ、Ｃはアースされ、入力側ＤはリードＩＬＴ９
Ｍの信号に接続されている。

もしコンピューター・システムの処理素子が８つ以下の
場合、すでに述べたようにリード１ＬＴ９Ｍは高電圧信
号を有す。この場合、カウンター975は８にプリセット
となり１６まで数え上げた後リセットする。一方、８つ
以上の処理素子の場合、リード１ＬＴ９Ｍ上の信号は低
電圧となり、カウンター975は０から計数を行い１６ま
で数え上げた後リセットする。カウンター975は１ＲＣ
ＫＥＬ時計信号の制御に依り計数を行う。

カウンター975の４つの出力側（ＱＡ〜ＱＤ）は選択の
為に選ばれようとしている従属インターフェースを確認
する為の２進符合化番号をリードＩＢＮ０(14)〜ＩＢＮ
３(14)を介して付与される。

ゲート985,990,994及びフリップ・フロップ993は従属イ
ンターフェースを選択順序に同期する同期信号を出力す
るのに用いられる。特に、カウンター975の全出力側Ｑ
Ｂ〜ＱＤが高電圧である状態がゲート985に検出される
と、該ゲート985は、ＩＩＣ１(15)タイミング信号が高
電圧である間、低電圧信号をゲート990の上部入力側に
供給する。出力側ＱＡが低電圧である状態では、ゲート
990は作動状態となり、フリップ・フロップ993をセット
する。該フリップ・フロップの出力信号はバッファー・
ゲート994及び出入端子995,006に供給されそこに於いて
同信号は（ラインＦＥＺＴＩＳＹＮ及びＦＥＺＴＩＳＹ
ＮＲを開始）従属インターフェースの操作を同期する同
期信号として用いられる。

別の制御及び同期信号が第３図のインタラプトネットワ
ーク制御回路に依り出力される。特に第１３図に示す回
路はプロセッサー・バスのインタラプト・ラインに置く
のは従属インターフェースによるインタラプトかもしく
は処理素子に依るインタラプト（内部インタラプト）か
を決める。この決定は予め決められた優先順序に従う。

第１３図の回路はその左側の処理素子の命令に対応して
出力された信号を受ける。特に、ページ・フォールト・
ワードが書き込まれた時に高電圧信号がリードＩＰＦＷ
ＬＤＩに供給される（即ち、処理素子がページ・フォー
ルト・ワード・レジスターに情報を格納した場合）。す
でに述べたようにそれ以前に未決の実行プロセッサー要
求がない場合に新しい実行プロセッサー要求がなされる
とリード(11)ＩＮＥＰＲ^＊に低電圧信号が出力される。
また実行制御ワード・レジスターに処理素子が情報を書
き込むとリードＩＥＣＷＬＤＩに高電圧信号が出力され
る。

リードＩＰＦＷＬＤＩに出力された高電圧信号はゲート
1325に供給され、該ゲート1325はこれによりフリップ・
フロップ1335をセットする（フリップ・フロップ1335の
入力側Ｋは未決のインタラプトをクリアする内部クリア
信号ＩＣＬＩＮＴＩに接続されている。該信号ＩＣＬＩ
ＮＴＩは、実行制御ワード・レジスターもしくはページ
・フォールト・レジスターが処理素子に読みとられる
と、高電圧信号となりフリップ・フロップ1335,1340を
クリアする。さもなければ、リードＩＥＣＷＬＤＩに出
力された高電圧信号はゲート1330に供給され、これによ
り該ゲート1330はフリップ・フロップ1340をセットす
る。フリップ・フロップ1335,1340及び関係あるロジッ
ク・ゲート1345,1350は書き込みがなされるのはページ
・フオールト・レジスターか実行制御ワード・レジスタ
ーかを決める役割をする。

別の方法では、新しい実行プロセッサー要求がリード(1
1)ＩＮＥＰＲ^＊上の低電圧信号に依り検出された時にフ
リップ・フロップ1135,1340をセットしてもよい。リー
ド(11)ＩＮＥＰＲ^＊上の低電圧信号はフリップ・フロッ
プ1310のクロック入力側に供給される。これによりフリ
ップ・フロップ1310は、その入力側Ｊ、Ｋがそれぞれ高
電圧、低電圧電源に接続されているため、セットされ
る。セット状態のフリップ・フロップ1310は高電圧信号
をゲート1320に供給する。該ゲート1320はその上部入力
側でフリップ・フロップ1335の出力側Ｑから、またその
下部入力側でリードＩＥＰＲＩＮＨＩ^＊からそれぞれ受
信を受ける。該リードＩＥＰＲＩＮＨＩ^＊の信号はマス
ター・インターフェース内部シーケンス制御回路により
出力され、通常は高電圧である。ページ・フォールト・
ワード・レジスターはまたは実行制御ワード・レジスタ
ーに書き込みが行われようとすると、低電圧信号が該リ
ードに現われる。これらの操作の間タイミング信号が誤
って出力されるのを防ぐために、該低電圧信号はフリッ
プ・フロップがセットされるのを禁止する。もしフリッ
プ・フロップ1335がセットされずこれによりページ・フ
ォールト・インタラプトが未決でない旨を示すと、高電
圧信号がその出力側Ｑ^＊で出力されゲート1320を作動状
態にする。該ゲートはこれよりフリップ・フロップ1335
をゲート1325経由でセットし、フリップ・フロップ1340
をゲート1330経由でセットする。

ゲート1345，1350は内部インタラプトの型を決める。特
に、もし実行プロセッサー要求インタラプトが出される
という場合、すでに述べたように、両フリップ・フロッ
プ1335,1340はセットされてしまっており、低電圧信号
が該フリップ・フロップ1335,1340の出力側Ｑから出力
される。これらの信号はゲート1345に供給され該ゲート
1345を作動状態にしてリードＩＥＰＲＩＮＩ(15)に高電
圧信号を出力する。この高電圧信号はインタラプト出力
回路（第１５図）に供給されインタラプト・レベル・コ
ードを第５インタラプト・レベルにして、これにより実
行処理素子を応答可能にする。

別な方法では、もしフリップ・フロップ1335かもしくは
1340がセットされた場合（双方共ではなく）、その出力
側の低電圧信号はゲート1350を作動状態にしこれにより
該ゲート1350はその出力側で高電圧信号を出す。同信号
はリードＩＩＮＴＦＬＩに出力され、内部インタラプト
が起ろうとしている事を知らせる。

さらにゲート1350の出力側の高電圧信号はインバーター
1355に依り変換され低電圧信号としてゲート1360,1365
に供給される。同低電圧信号は、クリア・リードＩＣＬ
ＩＮＴＩの低電圧信号と共にゲート1365の出力側に低電
圧信号を出し、この信号はフリップ・フロップ1370の入
力側Ｋに供給される。この時、ゲート1360はその入力側
でリードＩＣＬＩＮＴＩから低電圧信号を受けるので、
高電圧信号をフリップ・フロップ1370の入力側Ｊに供給
する。クロック・リードＩＲＣＫ^＊上のクロック信号に
対応して、フリップ・フロップ1370はプリセットされ、
その出力側Ｑ^＊で低電圧信号を出し、同信号はリードＩ
ＳＥＬＥＩＩ(15)に供給される。後述するが、この信号
は、プロセッサー・インタラプト・バス・ラインへ転送
する内部又は外部インタラプト情報を選択する為にイン
タラプト制御回路により用いられる。該リードの低電圧
信号はインタラプトが内部のものであることを示す信号
である。

もしどちらのフリップ・フロップ1335,1340もセットさ
れていないと（未決の内部インタラプトがない事を示
す）、出力側Ｑ^＊の高電圧信号はゲート1350を不能に
し、これにより該ゲート1350は低電圧信号をインバータ
ー1355に供給する。該インバーター1355は高電圧信号を
ゲート1360,1365に供給する。ゲート1360はこれにより
不能となり低電圧信号をフリップ・フロップ1370の入力
側Ｊに供給する。一方、ゲート1365は作動状態となり高
電圧信号をフリップ・フロップ1370の入力側Ｋに供給す
る。適当なパルス数の間、フリップ・フロップ1370はク
リアされ外部インタラプト情報がプロセッサー・インタ
ラプト・バスに置かれようとしていることを示す高電圧
信号をリードＩＳＥＬＥＩＩ(15)に供給する。

第９，１３図に示す回路に出力されるインタラプト同調
及びタイミング信号のあるものは第１４図のインタラプ
ト優先回路に用いられる。この回路は第９図に示す選択
期間設定部により出力される信号にドライブされ、各従
属インターフェースから循間的にインタラプト情報を受
ける。もし従属インターフェースが実際にインタラプト
を設定すると、このインタラプト情報は優先回路に依っ
てすでにインタラプト回路が処理中のインタラプト情報
と比較され、新しいインタラプト情報は、もしそれが高
い優先順位であるかもしくは未決のインタラプトを設定
したのと同じ装置に依るものである場合、古い方のイン
タラプト情報より高い優先位置を占めることができる。

特にインタラプト情報はシステムバスを経て、ラインＳ
ＺＣＩＬ１^＊、ＳＺＣＩＬ２^＊，ＳＺＣＩＤＯ^＊〜ＳＺ
ＣＩＤ^＊、ＳＺＣＩＶ０^＊〜ＳＺＣＩＶ３^＊，ＳＺＣＩ
Ｐ０^＊〜ＳＺＣＩＰ０^＊を経由し、端子1045〜1426を介
して従属インターフェースから受けとられる。これらの
接続のうち、ラインＳＺＣＩＬ０^＊〜ＳＺＣＩＬ１^＊、
端子1405,1410は立てられたインタラプト要求のレベル
を示す２ビット・コードを含む。ラインＳＺＣＩＤ０^＊
〜ＳＺＣＩＤ３^＊、端子1415〜1418はインタラプトを設
定した記憶素子又はバス・アダプターの番号を示す４ビ
ットＩ．Ｄ．コードを含む（関連する従属インターフェ
ースはその選択フロットにより確認される）。同様に、
ラインＳＺＣＩＶ０^＊〜ＳＺＣＩＶ３^＊、端子1419〜14
22はインタラプト・ベクトル及びラインＳＺＣＩＰ０^＊
〜ＳＺＣＩＰ３^＊（端子1423〜1426）がエラレ検出の為
にパリティ情報ビットを含んでいる事を示す４ビット・
コードを含む。

端子1405,1410上の２つのインタラプト・レベル信号は
シュミット・トリガー限界ゲート1427に濾波され、第９
図に示す回路に依り出力される信号(9)ＩＩＣＩの制御
の元でタイムをとられてフリップ・フロップ1445,1450
に供給される。同様に、端子1415〜1418上の従属インタ
ーフェースＩ．Ｄ．番号は、信号(9)ＩＩＣＩの制御に
依りタイムをとられ４ビット・ラッチ1455に格納され
る。端子1419〜1422上のインタラプト・ベクトル情報は
タイムをとられてラッチ1460に格納され、パリティ情報
はタイムをとられてラッチ1465に格納される。

フリップ・フロップ1445,1450及びラッチ1455〜1465内
の情報はその後のラッチ1466〜1474に格納された現在の
インタラプト情報と比較される。特に、フリップ・フロ
ップ1455〜1450に格納された新しいインタラプト・レベ
ル情報はリードＩＮＴＬＩ，ＩＮＴＬＯを経由して比較
回路1476に供給される。このレベル情報はラッチ1466に
以前に格納されたレベル情報と比較され、リードＩＩＬ
１，ＩＩＬ０を経由して比較回路1476に供給される。比
較回路は市販の４ビット比較回路で、新旧のインタラプ
ト情報の２つのレベル・コードの大きさを比較する従来
の集積型のものである。

もし新しいインタラプト情報が高いレベルであると、高
電圧信号が比較回路1476の出力側Ａ／Ｂに現われ同信号
はゲート1480をＯＮする。ＯＮ状態の該ゲート1480は即
座に低電圧信号を出し同信号はラッチ1466〜1474のＯＮ
入力側に供給される。続いて、ラッチ1466,1474の第２
ＯＮ入力側は第９図に示す回路よりリード(9)ＩＩＣ２
^＊を経由してＯＮ信号を受けとる。新インタラプト情報
はその後リードＩＲＣＫＥＬ上のクロック信号の制御に
依りタイムをとられラッチ1466〜1474に格納され、古い
インタラプト情報を除く。ラッチ1466〜1474の情報は内
部マスター・インターフェース・データー・バスで処理
素子に依る読みとりが可能となる。

同様に、もし新しいインタラプト情報の番号がそれ以前
に格納されたものと同一であり、インタラプトが同じ装
置に依り設定されたことを示す場合は、新インタラプト
情報は旧インタラプト情報にとって変る。特に、選択期
間設定部（第９図）の出力した信号(9)ＩＢＮ０〜(9)Ｉ
ＢＮ３は比較回路1478の入力側“Ａ”に供給される。該
比較回路1478の入力側“Ｂ”はラッチ1468に格納された
従属インターフェースＩ．Ｄ．情報を供給される（ライ
ンＩＩＤ４−ＩＩＤ７を経由）。もしＩ．Ｄ．番号が合
えば、比較回路1478の出力側Ａ＝Ｂに高電圧信号が出力
され、同信号はゲート1480をＯＮすると、該ゲート1480
に依り新インタラプト情報はタイムをとられラッチ1466
〜1474に格納されそれによって旧インタラプト情報より
高い優先位置を占める。

先に述べたマスター・インターフェース回路の場合と同
様、マスター・インターフェースが実行制御機能を要求
していないのなら、全マスター・インターフェース優先
回路をリセットしてもよい。この場合、第８図に示す回
路の出力した低電圧信号がリード(8)ＩＥＸＥＣＩに表
われ、フリップ・フロップ1445,1450及びラッチ1455,14
60,1465をクリアする。さらに、リード(8)ＩＥＸＥＪ^＊
上の高電圧信号はラッチ1466〜1474をクリアする。

インタラプト要求を処理する最後の回路部は第１５図に
示すインタラプト出力回路である。第９，１３図に示す
回路に依り出力された同期タイミング信号に制御され
て、この回路は情報をページ・フォールト・ワード・レ
ジスター、実行制御ワード・レジスターもしくは外部イ
ンタラプト・レジスターからマスター・インターフェー
ス・データー・バスに転送しそれにより処理素子がその
情報をプロセッサー・バスで読みとれくようにする。こ
の回路はページ・フォールト・ワード・レジスターから
マスター・インターフェース内部データーバス経由で情
報を受ける（半分“Ｗ”及び“Ｖ”を構成するうち、そ
の一方を第１２図に示す）。

特に、ページ・フォールト・ワード・レジスター及び実
行制御ワード・レジスター1500からの内部データー・バ
スにある情報は４ビットマルチプレクサー1505〜1510に
供給される。マルチプレクサー1505は二重式４ビット・
マルチプレクサーでありマルチプレクサー1506〜1510は
単式マルチプレクサーである。各マルチプレクサー1506
〜1510は４つの入力側ＩＣ０〜ＩＣ３を有し（マルチプ
レクサー1505は余分の入力側２Ｃ０〜２Ｃ３を有す）、
該入力側ＩＣ０〜ＩＣ３は選択入力側Ａ、Ｂに現われる
選択信号の制御に依り出力側１Ｙに接続可能である（２
重式マルチプレクサーは２つの入力側１Ｙ、２Ｙを有
す）。

選択入力側Ａ、ＢはリードＩＡＩ^＊及び(13)ＩＳＥＬＥ
ＣＩ上の信号に制御される。すでに述べた如く、信号Ｉ
ＡＩ^＊の論理価はマスター・インターフェースが接続さ
れている物理的電気接続器に依存する。リード(13)ＩＳ
ＥＬＥＣＩ上の信号は第１３図の回路の出力する信号
で、実行制御ワードが入れられたか又は新しい実行プロ
セッサー要求が受けられた時には、この信号は高電圧で
ある。マルチプレクサー1505〜1510の選択入力側Ａに供
給されるリード(13)ＩＳＥＬＥＣＩの高電圧信号は入力
側Ｃ２又はＣ３の信号をマルチプレクサー出力側に接続
させる。入力側Ｃ２又はＣ３の選択はリードＩＡＩ^＊で
なされる。マルチプレクサー1505の場合、実行制御ワー
ド・レジスターの実行制御ワード・レジスター位置ＮＯ
内の情報はマスター・インターフェースが接続されてい
る位置に対応して選択される。実行制御ワード・レジス
ターのこの選択は実行制御機能の移転の間に設定すべき
インタラプトのレベルを格納するのに用いられる。しか
し、実行制御レジスター内の情報はリード(13)ＩＥＰＲ
ＩＮＩの高電圧信号にくつがえされるかも知れない。同
信号は両入力側１Ｙ，２Ｙを低電圧にしそれにより出力
レベル５にする。

同様にマルチプレクサー1506〜1510はリードＩＡＩ及び
(13)ＩＳＥＬＥＣＩの信号の制御に依りページ・フォー
ルト・ワード・レジスターもしくは実行制御ワード・レ
ジスターからの情報をその出力側に接続する。

マルチプレクサー1505の出力側１Ｙ，２Ｙの信号は２ビ
ットマルチプレクサーの入力側３Ａ，４Ａに供給され
る。マルチプレクサー1506の出力側はマルチプレクサー
1525の入力側１Ａ，２Ａに接続され、マルチプレクサー
1507〜1510の出力側はマルチプレクサー1530,1535の入
力側１Ａ，３Ａにそれぞれ接続されている。

マルチプレクサー1520〜1535はプロセッサー・バスに送
られるのは外部インタラプト情報か又は内部インタラプ
ト情報かを決めるのに用いられる。特に、該マルチプレ
クサー1520〜1535はリード(13)ＩＳＥＬＥＩＩ上の選択
信号に制御される。すでに述べたように、この選択信号
は前述のインタラプト制御回路により出力され、内部イ
ンタラプトが（ページ・フォールト・ワード・レジスタ
ー又は実行制御ワード・レジスターへの書き込みに対応
して）出されている場合は低電圧信号であり従属インタ
ーフェースからの情報を用いて外部インタラプトが出て
いる場合は高電圧信号である。

マルチプレクサー1520〜1535に供給される低電圧信号に
より、入力側Ａは出力側に接続される。かくして、実行
制御ワードレジスターもしくはページフォールトワード
レジスターからの内部インタラプト情報は（マルチプレ
クサー1505〜1510の決定に依り）ゲート制御されてラッ
チ1545〜1560に格納される。一方、リード(13)ＩＳＥＬ
ＥＩＩの信号が高電圧信号である場合、リード(14)ＩＩ
Ｌ０^＊〜(14)ＩＩＬ１のレベル情報、リード(14)ＩＩＶ
０〜(14)ＩＩＶ３のインタラプト・ベクトル情報、リー
ド(14)ＩＩＤ４〜(14)ＩＩＤ７の外部従属インターフェ
ース番号情報、並びにリード(14)ＩＩＤ０〜(14)ＩＩＤ
３の記憶素子／バス・アダプター番号情報等から成る外
部インタラプト情報はマルチプレクサー1520〜1535を通
る。

選ばれた情報はリード(9)ＩＰＢＴＣＫのクロック信号
に依りタイムをとられラッチ回路1545〜1560に格納され
る。

ラッチ回路1545〜1560の出力側に供給されるインタラプ
ト情報はドライブ・ゲート1570〜1585に供給され端子15
86〜1599を経由して処理素子に転送される。

本発明の一実施例についてのみ説明してきたが技術に知
悉した物にはその変形例は容易に予想されるのであるか
ら、そのような変形は本発明の請求範囲に包括されるも
のとする。

【図面の簡単な説明】

第１図はモジュール型コンピューターシステム全体の構
成を示すブロック図、 第２図は第１図の処理素子を詳しく表わしたブロック
図、 第３図は第１図のマスター・インターフェースを詳しく
表わしたブロック図、 第４図はマスター・インターフェースの選択されたレジ
スターの情報の配列を示す図、 第５図は第１図の従属インターフェースを詳しく表わし
たブロック図 第６図は第１図の記憶素子を詳しく表わしたブロック
図、 第７図は第１図のバス・アダプター及び周辺バス・アダ
プターを詳しく表わしたブロック図、 第８図及び８Ａ図はマスター・インターフェース用命令
実行バス制御ロジック回路を詳しく示すブロック図、 第９図はマスター・インターフェース用バス・アクセス
要求及び実行プロセッサー要求投票回路を詳しく示す回
路図、 第１０図は２葉のシートから成り横に並べるとマスター
・インターフェース用のバス仲介ロジックを詳細に示す
回路図、 第１１図はマスター・インターフェース用の命令実行プ
ロセッサー要求レジスターを詳しく示す回路図、 第１２図はマスター・インターフェース用の保持、ペー
ジ故障ワード及び実行制御ワードレジスターを詳しく示
す回路図、 第１３図はマスター・インターフェース用インタラプト
系制御回路を詳しく示す回路図、 第１４図はマスター・インターフェース用外部インタラ
プト優先回路を詳しく示す回路図、 第１５図は２葉のシートから成り、横に並べて置くとマ
スター・インターフェース用インタラプト出力回路を詳
しく示す図である。 120,125……マスター・インターフェース 130,131……システム・バス 130,140,145,150……従属インターフェース 155,156,160,161……メモリー・バス 165〜170……記憶素子 184〜186,190,192……周辺バス・アダプター 196,198……周辺バス 205……ＲＯＭ 210……マイクロプロセッサー 225……局部アドレス・バス 235……インタラプト・ネットワーク 240……内部制御シーケンサー 245……外部制御シーケンサー 260……パリティチェッカー 265,270……バス・インターフェース 305……プロセッサー・バス・インターフェース 310……実行制御レジスター 325……ページ・フォールト・レジスター 380……リセット・ロジック 390……システム・バス・インターフェース 510,515……バス・インターフェース 525……命令ステータスロジック 530……インタラプトロジック 540……内部データー・バス 610,615……インターフェース 645……エンコーダー／デコーダー 660……ＲＡＭタイミング制御回路 670……ＲＡＭアレイ 705,710……バス・インターフェース 725……パリティ点検回路 730……インタラプト・ネットワーク回路 760……制御シーケンサー 770……バス・インターフェース 800,801,808……端子 832,836,840……インバーター 862〜864……カウンター 850,867……ＮＯＲゲート 915……インバーター 935……フリップ・フロップ 940……ゲート 941,942……端子 1030〜1040……ＲＯＭ 1050,1060……ラッチ 1061〜1065,1070〜1074……ゲート 1130,1140……フリップ・フロップ 1205〜1220……保持レジスター 1260,1265,1290,1295……レジスター 1270〜1287……フリップ・フロップ 1320……ゲート 1335,1340……フリップ・フロップ 1419〜1422……端子 1445,1450……フリップ・フロップ 1476……比較回路 1466〜1474……ラッチ 1506〜1510,1520〜1535……マルチ・プレクサー

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジエ−ムズ・マ−チン・ノ−ラン アメリカ合衆国マサチユ−セツツ州01746 ホリストン・ゴ−ウイン・ドライブ394 (72)発明者 マイケル・ジエ−ムズ・バツドウイ アメリカ合衆国マサチユ−セツツ州01746 ホリストン・グレゴリ−・ロ−ド29 (72)発明者 デ−ビツド・アレグザンダ−・ウオレ−ス アメリカ合衆国マサチユ−セツツ州01824 チエルムスフオ−ド・ウエストフオ−ド・ ストリ−ト146

Claims (24)

【特許請求の範囲】
1. 【請求項１】処理エレメント(100-110)の各々が他のデ
   ータ処理エレメントから独立して１個のデータ処理タス
   クのためのデータ処理演算を行い、該処理エレメント(1
   00-110)が要求信号を発生する、複数のデータ処理タス
   クのためのデータ処理演算を同時に実行する複数の処理
   エレメントと、 複数の記憶場所の各々が前記処理エレメントの全部によ
   ってアクセス可能である、複数の記憶場所を有する共通
   記憶手段(165,170)と、 前記処理エレメントと前記共通記憶手段との間で信号を
   転送するシステムバス(130,131)と、 前記複数の処理エレメントに接続された少なくとも１つ
   のプロセッサバス(115,116)と、 前記プロセッサバスを前記システムバスに接続する第１
   のインターフェース手段(120,125)と、 前記共通記憶手段を前記システムバスに接続する第２の
   インターフェース手段(135,140,145,150)と、 前記プロセッサバスと前記システムバスとの間で信号を
   選択的に転送するために前記処理エレメントから発生さ
   れた要求信号に応答する第１の仲裁手段(365,370,375,3
   90,340,305)と、 を備えたコンピュータシステム。
2. 【請求項２】前記第１の仲裁手段が、前記処理エレメン
   トにより発生されたプロセッサ要求信号に応答して前記
   処理エレメントの１つを選択するための手段を含むこと
   を特徴とする特許請求の範囲第１項に記載のコンピュー
   タシステム。
3. 【請求項３】前記第１の仲裁手段が、前記プロセッサ要
   求信号に応答して前記選択された処理エレメントの１つ
   と前記システムバスとの間でデータ信号を転送するため
   の手段(305,370,390)を含むことを特徴とする特許請求
   の範囲第１項に記載のコンピュータシステム。
4. 【請求項４】前記共通記憶手段が複数の分離した記憶エ
   レメントからなり、前記複数の記憶エレメントに接続さ
   れる少なくとも１つのメモリバスが備えられた特許請求
   の範囲第１項に記載のコンピュータシステム。
5. 【請求項５】前記第１の仲裁手段が、前記選択された１
   つの処理エレメントと前記システムバスとの間で前記複
   数の記憶場所の１つを選択するアドレス信号を転送する
   ために前記プロセッサ要求信号に応答する手段を含むこ
   とを特徴とする特許請求の範囲第１項に記載のコンピュ
   ータシステム。
6. 【請求項６】前記システムバスと前記１つの選択された
   記憶場所との間でデータを転送するため前記アドレス信
   号に応答する従属インターフェース手段を備えることを
   特徴とする特許請求の範囲第５項に記載のコンピュータ
   システム。
7. 【請求項７】前記記憶エレメントの各々が故障状態を示
   す割り込み信号を発生する手段を含み、前記従属インタ
   ーフェース手段がサービス要求割り込み信号を発生する
   ために前記割り込み信号に応答する手段と前記複数の記
   憶場所の１つを選択するために前記割り込み信号に応答
   する手段を含むことを特徴とする特許請求の範囲第６項
   に記載のコンピュータシステム。
8. 【請求項８】前記共通記憶手段が、各々が前記複数の記
   憶エレメントに接続された複数のメモリバスを含むこと
   を特徴とする特許請求の範囲第１項に記載のコンピュー
   タシステム。
9. 【請求項９】少なくとも１つの周辺エレメントを前記メ
   モリバスに接続するためのバスアダプタとを備えること
   を特徴とする特許請求の範囲第８項に記載のコンピュー
   タシステム。
10. 【請求項１０】各々が前記複数の処理エレメントに接続
    された複数のプロセッサバスを含むことを特徴とする特
    許請求の範囲第１項に記載のコンピュータシステム。
11. 【請求項１１】処理エレメント(100〜110)の各々が他の
    データ処理エレメントから独立して１個のデータ処理タ
    スクのためのデータ処理演算を行い、該処理エレメント
    が要求信号を発生する、複数のデータ処理タスクのため
    のデータ処理演算を同時に実行する複数の処理エレメン
    ト(100〜110)と、 複数の記憶場所の各々が前記処理エレメント(100〜110)
    の全部によってアクセス可能であり且つメモリバス(27
    5,280)に接続された、複数の記憶場所(165,170)を有す
    る共通記憶手段(165,170)と、 前記処理エレメント(100〜110)と前記共通記憶手段(16
    5,170)との間で信号を転送するシステムバス(130,131)
    と、 前記複数の処理エレメント(100)に接続された少なくと
    も１つのプロセッサバス(115)と、 前記少なくとも１つのプロセッサバス(115)を前記シス
    テムバス(130,131)に接続する第１のインターフェース
    手段(120,125)と、 前記共通記憶手段(165,170)を前記システムバス(130,13
    1)に接続する第２のインターフェース手段(135,140,14
    5,150)と、 前記プロセッサバス(115)と前記システムバス(130,131)
    との間で信号を選択的に転送するために前記処理エレメ
    ント(100〜110)から発生された要求信号に応答する前記
    第１のインターフェース手段内に設けられた第１の仲裁
    手段(365,370,375,390,340,305)と、 前記システムバス(130,131)と前記メモリバス(275,280)
    との間で制御信号を選択的に転送するために前記第２の
    インターフェース手段内に設けられた第２仲裁手段(53
    0,535,510,515)と、 を備えたコンピュータシステム。
12. 【請求項１２】前記第２の仲裁手段が、各々が前記複数
    のメモリバスの１つに接続された複数の従属インターフ
    ェースからなることを特徴とする特許請求の範囲第１１
    項に記載のコンピュータシステム。
13. 【請求項１３】前記第１の仲裁手段が、選択された記憶
    エレメントから前記システムバスに信号を転送するため
    に前記従属インターフェースの１つを選択するために前
    記複数の従属インターフェースによって発生された割り
    込み要求信号に応答する手段(375)と、前記選択された
    記憶エレメントに接続されたメモリバスから前記システ
    ムバスに信号を転送する手段(390)とを含むことを特徴
    とする特許請求の範囲第１２項に記載のコンピュータシ
    ステム。
14. 【請求項１４】前記第１の仲裁手段が、前記システムバ
    ス上の信号を前記プロセッサバスへ転送するために選択
    された記憶エレメントによって発生された前記システム
    バス上の信号に応答する手段(340)を備えることを特徴
    とする特許請求の範囲第１２項に記載のコンピュータシ
    ステム。
15. 【請求項１５】処理エレメント(100〜110)の各々が他の
    データ処理エレメントから独立して１個のデータ処理タ
    スクのためのデータ処理演算を行い、該処理エレメント
    が要求信号を発生する、複数のデータ処理タスクのため
    のデータ処理演算を同時に実行する複数の処理エレメン
    ト(100〜110)と、 複数の分離された記憶エレメントと、前記複数の記憶エ
    レメントに接続された少なくとも１つのメモリバスと、 前記処理エレメントと前記複数の記憶エレメントの少な
    くとも１つとの間で信号を転送するシステムバス(130,1
    31)と、 前記複数の処理エレメントに接続された少なくとも１つ
    のプロセッサバス(115)と、 少なくとも１つのプロセッサバス(115)を前記システム
    バスに接続するマスタインターフェース手段(120,125)
    と、 前記処理エレメントの１つを選択し、前記プロセッサバ
    スと前記システムバスとの間で信号を選択的に転送する
    ために前記処理エレメントの少なくとも１つから発生さ
    れた要求信号に応答する前記インターフェース手段内に
    設けられた第１の仲裁手段(365,370,375,390,340,305)
    と、 前記メモリバスを前記システムバスに接続し、前記シス
    テムバスと前記選択された１つの記憶エレメントとの間
    でデータを転送するため前記選択された１つの処理エレ
    メントから出力された前記記憶エレメントの１つを選択
    するアドレス信号に応答する従属インターフェースと、 を備えたコンピュータシステム。
16. 【請求項１６】前記記憶エレメントの各々が故障状態を
    示す割り込み信号を発生する手段を含み、前記従属イン
    ターフェースがサービス要求割り込み信号を発生するた
    めに前記割り込み信号に応答する手段と前記複数の記憶
    エレメントの１つを選択するために前記割り込み信号に
    応答する手段とを含むことを特徴とする特許請求の範囲
    第１５項に記載のコンピュータシステム。
17. 【請求項１７】前記メモリバスと前記システムバスと間
    で制御信号を選択的に転送するため第２の仲裁手段(53
    0,535,510,515)を含むことを特徴とする特許請求の範囲
    第１６項に記載のコンピュータシステム。
18. 【請求項１８】各々が前記複数のメモリバスの１つに接
    続された複数の従属インターフェースを含むことを特徴
    とする特許請求の範囲第１７項に記載のコンピュータシ
    ステム。
19. 【請求項１９】前記第１の仲裁手段が、選択された記憶
    エレメントから前記システムバスに信号を転送するよう
    に前記従属インターフェースの１つを選択するために前
    記複数の従属インターフェースによって発生されたサー
    ビス要求割り込み信号に応答する手段(375)と前記選択
    された記憶エレメントに接続されたメモリバスからの信
    号を前記プロセッサバスに転送する手段(390)とを含む
    ことを特徴とする特許請求の範囲第１８項に記載のコン
    ピュータシステム。
20. 【請求項２０】前記第１の仲裁手段が、前記システムバ
    ス上の前記信号を前記プロセッサバスに転送するために
    選択された記憶エレメントによって発生された前記シス
    テムバス上の信号に応答する手段(340)を含むことを特
    徴とする特許請求の範囲第１９項に記載のコンピュータ
    システム。
21. 【請求項２１】前記共通記憶手段が、各々が前記複数の
    記憶エレメントの少なくとも１つに接続された複数のメ
    モリバスを含むことを特徴とする特許請求の範囲第２０
    項に記載のコンピュータシステム。
22. 【請求項２２】少なくとも１つの周辺エレメントを、前
    記メモリバスの１つに接続するバスアダプタとを含むこ
    とを特徴とする特許請求の範囲第２１項に記載のコンピ
    ュータシステム。
23. 【請求項２３】前記バスアダプタが、サービスを要求さ
    れている前記周辺エレメントであることを示す割り込み
    信号を発生するための手段を含むことを特徴とする特許
    請求の範囲第２２項に記載のコンピュータシステム。
24. 【請求項２４】各々が前記複数の処理エレメントの少な
    くとも１つに接続されている複数のプロセッサバスを含
    むことを特徴とする特許請求の範囲第２３項に記載のコ
    ンピュータシステム。