JPH0629788A - 自動等化装置 - Google Patents
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- JPH0629788A JPH0629788A JP9503592A JP9503592A JPH0629788A JP H0629788 A JPH0629788 A JP H0629788A JP 9503592 A JP9503592 A JP 9503592A JP 9503592 A JP9503592 A JP 9503592A JP H0629788 A JPH0629788 A JP H0629788A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
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- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
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- H04L2025/03439—Fixed structures
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- H04L2025/03471—Tapped delay lines
- H04L2025/03477—Tapped delay lines not time-recursive
-
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- H04L25/03006—Arrangements for removing intersymbol interference
- H04L2025/03592—Adaptation methods
- H04L2025/03598—Algorithms
- H04L2025/03611—Iterative algorithms
- H04L2025/03617—Time recursive algorithms
- H04L2025/03624—Zero-forcing
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】
【目的】 複雑な計算回路や高精度なＤＡ変換器を何等
必要とすることなく、極めて簡易な構成で自動等化が行
える自動等化装置を提供する。 【構成】 ＦＩＲフィルタ１３の出力から比較器７によ
り判定出力２１、および誤差信号２２を得る。これら
を、遅延回路１００〜１０３、およびゲート回路１０
４、１０５、１０６により処理し、アナログ積分回路１
０７、１０８、および１０８によりそれぞれ積分してＦ
ＩＲフィルタ１３の可変利得増幅器３、４、５の制御信
号とする。これによって、極めて簡易な構成でゼロフォ
ーシングアルゴリズムによる自動等化が行える。
必要とすることなく、極めて簡易な構成で自動等化が行
える自動等化装置を提供する。 【構成】 ＦＩＲフィルタ１３の出力から比較器７によ
り判定出力２１、および誤差信号２２を得る。これら
を、遅延回路１００〜１０３、およびゲート回路１０
４、１０５、１０６により処理し、アナログ積分回路１
０７、１０８、および１０８によりそれぞれ積分してＦ
ＩＲフィルタ１３の可変利得増幅器３、４、５の制御信
号とする。これによって、極めて簡易な構成でゼロフォ
ーシングアルゴリズムによる自動等化が行える。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信受信機
やディジタルＶＴＲなどのディジタル信号再生装置にお
いて、受信ないしは再生した信号を自動的に最適な状態
に等化するための自動等化装置に関するものである。
やディジタルＶＴＲなどのディジタル信号再生装置にお
いて、受信ないしは再生した信号を自動的に最適な状態
に等化するための自動等化装置に関するものである。
【０００２】
【従来の技術】近年、ディジタル通信受信機やディジタ
ルＶＴＲなどのディジタル信号再生装置において、受信
ないしは再生した信号を自動的に最適な状態に等化する
ために自動等化装置が用いられる。
ルＶＴＲなどのディジタル信号再生装置において、受信
ないしは再生した信号を自動的に最適な状態に等化する
ために自動等化装置が用いられる。
【０００３】ＦＩＲ形フィルタのタップ係数を制御して
自動等化を行うための代表的なアルゴリズムの一つに、
ゼロフォーシングアルゴリズムがある。このアルゴリズ
ムは、時刻ｎにおけるＦＩＲ形フィルタのｊ番目のタッ
プ係数をＣj（ｎ）としたとき、下記の（数１）により
タップ係数を逐次更新するものである。
自動等化を行うための代表的なアルゴリズムの一つに、
ゼロフォーシングアルゴリズムがある。このアルゴリズ
ムは、時刻ｎにおけるＦＩＲ形フィルタのｊ番目のタッ
プ係数をＣj（ｎ）としたとき、下記の（数１）により
タップ係数を逐次更新するものである。
【０００４】
【数１】
【０００５】（数１）において、ａiは、ＦＩＲフィル
タの出力から２値のディジタル情報を判定し、ディジタ
ル情報が「１」のときａi＝１、ディジタル情報が
「０」のときａi＝ー１であるものとする。ｅiはＦＩＲ
フィルタの出力と判定出力ａiとの差として求まる誤差
情報、ｒは収束速度を制御する係数、sgn(x)は（数２）
に示す関数である。
タの出力から２値のディジタル情報を判定し、ディジタ
ル情報が「１」のときａi＝１、ディジタル情報が
「０」のときａi＝ー１であるものとする。ｅiはＦＩＲ
フィルタの出力と判定出力ａiとの差として求まる誤差
情報、ｒは収束速度を制御する係数、sgn(x)は（数２）
に示す関数である。
【０００６】
【数２】
【０００７】このアルゴリズムについての詳細は、例え
ば、宮川他著「ディジタル信号処理」（昭和５０年１１
月１０日初版、電子通信学会発行）に記載されている。
上記アルゴリズムを用いた自動等化装置の従来例につい
て、以下に図面を参照しながら説明する。
ば、宮川他著「ディジタル信号処理」（昭和５０年１１
月１０日初版、電子通信学会発行）に記載されている。
上記アルゴリズムを用いた自動等化装置の従来例につい
て、以下に図面を参照しながら説明する。
【０００８】図３は３タップのＦＩＲフィルタを用いた
従来の自動等化装置の構成図である。受信ないしは再生
されたＰＣＭ信号２０は、信号を１ビット期間遅延する
遅延回路１、２、可変利得増幅器３、４、５、および加
算回路６からなるＦＩＲフィルタ１３を経て、比較器７
および８に入力される。比較器７は、ＦＩＲフィルタ１
３の出力信号２６と基準値とを比較して判定出力２１を
出力する。判定出力２１は、（数１）におけるｓｇｎ
（ａi）に相当する。比較器８は、ＦＩＲフィルタ１３
の出力信号２６と判定結果２１とを比較し、誤差信号２
２を出力する。誤差信号２２は、（数１）におけるｓｇ
ｎ（ｅi）に相当する。
従来の自動等化装置の構成図である。受信ないしは再生
されたＰＣＭ信号２０は、信号を１ビット期間遅延する
遅延回路１、２、可変利得増幅器３、４、５、および加
算回路６からなるＦＩＲフィルタ１３を経て、比較器７
および８に入力される。比較器７は、ＦＩＲフィルタ１
３の出力信号２６と基準値とを比較して判定出力２１を
出力する。判定出力２１は、（数１）におけるｓｇｎ
（ａi）に相当する。比較器８は、ＦＩＲフィルタ１３
の出力信号２６と判定結果２１とを比較し、誤差信号２
２を出力する。誤差信号２２は、（数１）におけるｓｇ
ｎ（ｅi）に相当する。
【０００９】判定出力２１および誤差信号２２は計算回
路９に入力され、（数１）に従って３つのタップ係数を
それぞれ計算し、それぞれの計算結果を複数のビットで
表現するディジタル値２３、２４、および２５を出力す
る。なお、計算回路９は、論理回路ないしはマイクロコ
ンピュータにより構成される。ディジタル値２３、２
４、２５はそれぞれＤＡ変換器１０、１１、１２におい
てアナログ信号に変換され、可変利得増幅器３、４、５
に供給して利得を制御する。
路９に入力され、（数１）に従って３つのタップ係数を
それぞれ計算し、それぞれの計算結果を複数のビットで
表現するディジタル値２３、２４、および２５を出力す
る。なお、計算回路９は、論理回路ないしはマイクロコ
ンピュータにより構成される。ディジタル値２３、２
４、２５はそれぞれＤＡ変換器１０、１１、１２におい
てアナログ信号に変換され、可変利得増幅器３、４、５
に供給して利得を制御する。
【００１０】以上の構成および動作によって、前述のゼ
ロフォーシングアルゴリズムが実行され、自動等化が行
われる。したがって、出力信号２６は常に的確に等化さ
れた信号となる（例えば、三田他「ディジタルＶＴＲ用
簡易自動等化器」、テレビジョン学会誌、Vol.４４、N
o.６、pp.７２８ー７３５）。
ロフォーシングアルゴリズムが実行され、自動等化が行
われる。したがって、出力信号２６は常に的確に等化さ
れた信号となる（例えば、三田他「ディジタルＶＴＲ用
簡易自動等化器」、テレビジョン学会誌、Vol.４４、N
o.６、pp.７２８ー７３５）。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来の自動等化装置では、（数１）にしたがってそれぞれ
のタップ係数を計算するために、回路規模の大きな計算
回路を必要するという課題がある。また、タップ数に等
しい数のＤＡ変換器を必要とし、等化を正確に行うため
にはこれらは精度の高いものでなくてはならず、大規模
かつ高価なものとなってしまうという課題もあった。
来の自動等化装置では、（数１）にしたがってそれぞれ
のタップ係数を計算するために、回路規模の大きな計算
回路を必要するという課題がある。また、タップ数に等
しい数のＤＡ変換器を必要とし、等化を正確に行うため
にはこれらは精度の高いものでなくてはならず、大規模
かつ高価なものとなってしまうという課題もあった。
【００１２】そこで本発明は、上記課題を解決すべく、
回路規模の大きな計算回路や精度の高いＤＡ変換器を必
要とせず、簡易な構成の自動等化装置を提供することを
目的とする。
回路規模の大きな計算回路や精度の高いＤＡ変換器を必
要とせず、簡易な構成の自動等化装置を提供することを
目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の自動等化装置は、入力信号v(t)（ｔは時
間）を遅延させたＮ種の信号v(t-k・u)（ｋは０からＮ−
１の整数、ｕは所定期間）を得る第１の遅延手段と、前
記Ｎ種の信号をそれぞれ増幅するＮ個の可変増幅手段
と、前記Ｎ個の可変増幅手段の出力を加算する加算手段
と、前記加算手段の出力と所定の基準値とを比較して比
較結果を信号ａ(t)として出力する第１の比較手段と、
前記信号a(t)を期間ｕごとに標本化したa(m・u)（ｍは整
数）をａmとしたときａmを順次遅延して少なくとも(N+
1)/2種の信号ａm-i（ｉは整数）を出力する第２の遅延
手段と、前記加算手段の出力と前記信号a(t)とを比較し
て比較結果を信号e(t)として出力する第２の比較手段
と、前記信号e(t)を期間ｕごとに標本化したe(m・u)（ｍ
は整数）をemとしたときemを順次遅延して少なくとも(N
+1)/2種の信号em-i（ｉは整数）を出力する第３の遅延
手段と、互いに時間がｋ・ｕ（ｋはｎからｎ＋Ｎー１の
整数、ｎは任意の整数）だけ離れた信号ａjとｅjーk（ｊ
は任意の整数）との排他的論理和を得るＮ個の論理回路
と、前記Ｎ個の論理回路の出力をそれぞれ積分し前記Ｎ
個の可変増幅手段の増幅度制御信号とするＮ個の積分手
段とを備えたものである。
め、本発明の自動等化装置は、入力信号v(t)（ｔは時
間）を遅延させたＮ種の信号v(t-k・u)（ｋは０からＮ−
１の整数、ｕは所定期間）を得る第１の遅延手段と、前
記Ｎ種の信号をそれぞれ増幅するＮ個の可変増幅手段
と、前記Ｎ個の可変増幅手段の出力を加算する加算手段
と、前記加算手段の出力と所定の基準値とを比較して比
較結果を信号ａ(t)として出力する第１の比較手段と、
前記信号a(t)を期間ｕごとに標本化したa(m・u)（ｍは整
数）をａmとしたときａmを順次遅延して少なくとも(N+
1)/2種の信号ａm-i（ｉは整数）を出力する第２の遅延
手段と、前記加算手段の出力と前記信号a(t)とを比較し
て比較結果を信号e(t)として出力する第２の比較手段
と、前記信号e(t)を期間ｕごとに標本化したe(m・u)（ｍ
は整数）をemとしたときemを順次遅延して少なくとも(N
+1)/2種の信号em-i（ｉは整数）を出力する第３の遅延
手段と、互いに時間がｋ・ｕ（ｋはｎからｎ＋Ｎー１の
整数、ｎは任意の整数）だけ離れた信号ａjとｅjーk（ｊ
は任意の整数）との排他的論理和を得るＮ個の論理回路
と、前記Ｎ個の論理回路の出力をそれぞれ積分し前記Ｎ
個の可変増幅手段の増幅度制御信号とするＮ個の積分手
段とを備えたものである。
【００１４】
【作用】本発明は上記した構成により、アナログ積分回
路によりゼロフォーシングアルゴリズムの計算を行うた
め、複雑な計算回路や高精度なＤＡ変換器を何等必要と
することなく、極めて簡易な構成で自動等化が行える。
路によりゼロフォーシングアルゴリズムの計算を行うた
め、複雑な計算回路や高精度なＤＡ変換器を何等必要と
することなく、極めて簡易な構成で自動等化が行える。
【００１５】
【実施例】以下、本発明の自動等化装置の第１の実施例
について図面を参照しながら説明する。図１は本発明の
自動等化装置の第１の実施例を示す構成図である。な
お、図３に示した従来例と同一機能のブロックおよび信
号には同一番号を付けた。
について図面を参照しながら説明する。図１は本発明の
自動等化装置の第１の実施例を示す構成図である。な
お、図３に示した従来例と同一機能のブロックおよび信
号には同一番号を付けた。
【００１６】図１において、受信ないしは再生されたＰ
ＣＭ信号２０は、図３の従来例と同様に、信号を１ビッ
ト期間だけ遅延する遅延回路１、２、可変利得増幅器
３、４、５、および加算回路６からなるＦＩＲフィルタ
１３を経て、比較器７および８に入力される。比較器７
は、ＦＩＲフィルタ１３の出力信号２６と基準値とを比
較して判定出力２１を出力する。判定出力２１は、（数
１）におけるｓｇｎ（ａ i）に相当する。比較器８は、
ＦＩＲフィルタ１３の出力信号２６と判定結果２１とを
比較し、誤差信号２２を出力する。誤差信号２２は、
（数１）におけるｓｇｎ（ｅi）に相当する。
ＣＭ信号２０は、図３の従来例と同様に、信号を１ビッ
ト期間だけ遅延する遅延回路１、２、可変利得増幅器
３、４、５、および加算回路６からなるＦＩＲフィルタ
１３を経て、比較器７および８に入力される。比較器７
は、ＦＩＲフィルタ１３の出力信号２６と基準値とを比
較して判定出力２１を出力する。判定出力２１は、（数
１）におけるｓｇｎ（ａ i）に相当する。比較器８は、
ＦＩＲフィルタ１３の出力信号２６と判定結果２１とを
比較し、誤差信号２２を出力する。誤差信号２２は、
（数１）におけるｓｇｎ（ｅi）に相当する。
【００１７】判定出力２１は、遅延回路１００および１
０１によって、ディジタル情報に同期したクロック信号
５０に応じて１ビット期間ずつ遅延され、信号３１およ
び信号３２が得られる。信号３１および信号３２は、そ
れぞれＡm、Ａm-1と表現することにする。一方誤差信号
２２は、同様にして遅延回路１０２および１０３によっ
て、ディジタル情報に同期したクロック信号５０に応じ
て１ビット期間ずつ遅延され、信号３３および信号３４
が得られる。信号３３および信号３４は、それぞれ
Ｅm、Ｅm-1と表現することにする。
０１によって、ディジタル情報に同期したクロック信号
５０に応じて１ビット期間ずつ遅延され、信号３１およ
び信号３２が得られる。信号３１および信号３２は、そ
れぞれＡm、Ａm-1と表現することにする。一方誤差信号
２２は、同様にして遅延回路１０２および１０３によっ
て、ディジタル情報に同期したクロック信号５０に応じ
て１ビット期間ずつ遅延され、信号３３および信号３４
が得られる。信号３３および信号３４は、それぞれ
Ｅm、Ｅm-1と表現することにする。
【００１８】つぎに、ゲート回路１０４は信号３１（Ａ
m）および信号３４（Ｅm-1）の排他的論理和の否定を信
号５１として出力する。すなわち信号５１は、信号３１
と信号３４が同符号のとき「ー１」を、異符号のとき
「１」を示す。信号５１はアナログ積分回路１０７にお
いて積分され、信号５４として可変利得増幅器３の増幅
度を制御する。
m）および信号３４（Ｅm-1）の排他的論理和の否定を信
号５１として出力する。すなわち信号５１は、信号３１
と信号３４が同符号のとき「ー１」を、異符号のとき
「１」を示す。信号５１はアナログ積分回路１０７にお
いて積分され、信号５４として可変利得増幅器３の増幅
度を制御する。
【００１９】同様にして、ゲート回路１０５は信号３１
（Ａm）および信号３３（Ｅm）の排他的論理和の否定を
信号５２として出力する。すなわち信号５２は、、信号
３１と信号３３が同符号のとき「ー１」を、異符号のと
き「１」を示す。信号５２はアナログ積分回路１０８に
おいて積分され、信号５５として可変利得増幅器４の増
幅度を制御する。
（Ａm）および信号３３（Ｅm）の排他的論理和の否定を
信号５２として出力する。すなわち信号５２は、、信号
３１と信号３３が同符号のとき「ー１」を、異符号のと
き「１」を示す。信号５２はアナログ積分回路１０８に
おいて積分され、信号５５として可変利得増幅器４の増
幅度を制御する。
【００２０】また同様にして、ゲート回路１０６は信号
３２（Ａmー1）および信号３３（Ｅm）の排他的論理和の
否定を信号５３として出力する。すなわち信号５３は、
信号３２と信号３３が同符号のとき「ー１」を、異符号
のとき「１」を示す。この信号５３はアナログ積分回路
１０９において積分され、信号５６として可変利得増幅
器５の増幅度を制御する。
３２（Ａmー1）および信号３３（Ｅm）の排他的論理和の
否定を信号５３として出力する。すなわち信号５３は、
信号３２と信号３３が同符号のとき「ー１」を、異符号
のとき「１」を示す。この信号５３はアナログ積分回路
１０９において積分され、信号５６として可変利得増幅
器５の増幅度を制御する。
【００２１】ここで信号５１は、以上の説明から明かな
ように、ーｓｇｎ（ａm）・ｓｇｎ（ｅm-1）に等しい。
これは、（数１）の第２項において、ｊ＝−１、ｋ＝ｍ
−１とおいたものに等しい。したがって、これを積分し
た信号５４は、（数１）においてｊ＝−１の場合の演算
をした結果と等価である。なお、（数１）における収束
係数ｒは積分回路１０７の時定数によって定まる。
ように、ーｓｇｎ（ａm）・ｓｇｎ（ｅm-1）に等しい。
これは、（数１）の第２項において、ｊ＝−１、ｋ＝ｍ
−１とおいたものに等しい。したがって、これを積分し
た信号５４は、（数１）においてｊ＝−１の場合の演算
をした結果と等価である。なお、（数１）における収束
係数ｒは積分回路１０７の時定数によって定まる。
【００２２】同様にして、信号５２は、（数１）の第２
項において、ｊ＝０、ｋ＝ｍとおいたものに等しい。し
たがって、これを積分した信号５５は、（数１）におい
てｊ＝０の場合の演算をした結果と等価である。なお、
（数１）における収束係数ｒは積分回路１０８の時定数
によって定まる。
項において、ｊ＝０、ｋ＝ｍとおいたものに等しい。し
たがって、これを積分した信号５５は、（数１）におい
てｊ＝０の場合の演算をした結果と等価である。なお、
（数１）における収束係数ｒは積分回路１０８の時定数
によって定まる。
【００２３】また信号５３は、（数１）の第２項におい
て、ｊ＝１、ｋ＝ｍとおいたものに等しく、これを積分
した信号５６は、（数１）においてｊ＝１の場合の演算
をした結果と等価である。なお、（数１）における収束
係数ｒは積分回路１０９の時定数によって定まる。
て、ｊ＝１、ｋ＝ｍとおいたものに等しく、これを積分
した信号５６は、（数１）においてｊ＝１の場合の演算
をした結果と等価である。なお、（数１）における収束
係数ｒは積分回路１０９の時定数によって定まる。
【００２４】これにより、可変利得増幅器３、４、およ
び５は、（数１）に示す係数を実現することになり、出
力信号２６は先に述べたゼロフォーシングアルゴリズム
により常に的確に等化された信号となる。
び５は、（数１）に示す係数を実現することになり、出
力信号２６は先に述べたゼロフォーシングアルゴリズム
により常に的確に等化された信号となる。
【００２５】以上のように、本実施例では、複雑な計算
回路や高精度なＤＡ変換器を何等必要とすることなく、
極めて簡易な構成で自動等化が行える。
回路や高精度なＤＡ変換器を何等必要とすることなく、
極めて簡易な構成で自動等化が行える。
【００２６】さてつぎに、本発明の自動等化装置の第２
の実施例について図面を参照しながら説明する。図２は
本発明の自動等化装置の第２の実施例を示す構成図であ
る。なお、図１に示した第１の実施例と同一機能のブロ
ックおよび信号には同一番号を付けた。
の実施例について図面を参照しながら説明する。図２は
本発明の自動等化装置の第２の実施例を示す構成図であ
る。なお、図１に示した第１の実施例と同一機能のブロ
ックおよび信号には同一番号を付けた。
【００２７】第２の実施例が先の第１の実施例と異なる
点は、ゲート回路１０４、１０５、１０７とアナログ積
分回路１０７、１０８、１０９との間に、スイッチ１１
０、１１１、１１２がそれぞれ挿入されたことである。
点は、ゲート回路１０４、１０５、１０７とアナログ積
分回路１０７、１０８、１０９との間に、スイッチ１１
０、１１１、１１２がそれぞれ挿入されたことである。
【００２８】以上のように構成された本実施例の動作に
ついて説明すると、まず、スイッチ１１０、１１１、１
１２は制御信号５７によって制御される。これらのスイ
ッチが開いている期間は、信号５４、５５、５６はそれ
ぞれスイッチが開く直前の値を保持し、スイッチが閉じ
ている期間にかぎりアナログ積分回路１０７、１０８、
１０９による積分が行われる。したがって、スイッチが
閉じている期間に応じて（数１）における収束係数ｒの
値が制御できる。
ついて説明すると、まず、スイッチ１１０、１１１、１
１２は制御信号５７によって制御される。これらのスイ
ッチが開いている期間は、信号５４、５５、５６はそれ
ぞれスイッチが開く直前の値を保持し、スイッチが閉じ
ている期間にかぎりアナログ積分回路１０７、１０８、
１０９による積分が行われる。したがって、スイッチが
閉じている期間に応じて（数１）における収束係数ｒの
値が制御できる。
【００２９】すなわち本実施例では、先の第１の実施例
と同様の特徴に加え、制御信号５７によって、収束係数
を制御できるという優れた特徴がある。
と同様の特徴に加え、制御信号５７によって、収束係数
を制御できるという優れた特徴がある。
【００３０】なお、第１、第２の実施例において、ゲー
ト回路５２への入力信号は信号３１および信号３３とし
たが、これらに代えて、信号３２および信号３４として
もよい。このときには、信号５２は（数１）の第２項に
おいて、ｊ＝０、ｋ＝ｍ＋１とおいたものに等しく、先
の実施例と等価であり、その効果に何等変わりはない。
ト回路５２への入力信号は信号３１および信号３３とし
たが、これらに代えて、信号３２および信号３４として
もよい。このときには、信号５２は（数１）の第２項に
おいて、ｊ＝０、ｋ＝ｍ＋１とおいたものに等しく、先
の実施例と等価であり、その効果に何等変わりはない。
【００３１】また、第１、第２の実施例は３タップのＦ
ＩＲフィルタを用いた自動等化装置としたが、タップ数
はこれに限られるものではないことは言うまでもない。
なおここで、３タップのＦＩＲフィルタを用いた第１、
第２の実施例では、３つのタップ係数を（数１）より計
算するために、判定信号を遅延したＡm、Ａm-1二つの信
号を必要とし、誤差信号も同様にＥm、Ｅm-1の二つの遅
延された信号を必要とした。一般にタップ数がＮの場合
には、Ｎ個のタップ係数を求めるためには少なくとも
（Ｎ＋１）／２個の遅延された判定信号および誤差情報
があればよいことは明かである。
ＩＲフィルタを用いた自動等化装置としたが、タップ数
はこれに限られるものではないことは言うまでもない。
なおここで、３タップのＦＩＲフィルタを用いた第１、
第２の実施例では、３つのタップ係数を（数１）より計
算するために、判定信号を遅延したＡm、Ａm-1二つの信
号を必要とし、誤差信号も同様にＥm、Ｅm-1の二つの遅
延された信号を必要とした。一般にタップ数がＮの場合
には、Ｎ個のタップ係数を求めるためには少なくとも
（Ｎ＋１）／２個の遅延された判定信号および誤差情報
があればよいことは明かである。
【００３２】
【発明の効果】本発明は以上のように、複雑な計算回路
や高精度なＤＡ変換器を何等必要とすることなく、極め
て簡易な構成で自動等化が行える。
や高精度なＤＡ変換器を何等必要とすることなく、極め
て簡易な構成で自動等化が行える。
【図１】本発明の自動等化装置の第１の実施例を示す構
成図
成図
【図２】本発明の自動等化装置の第２の実施例を示す構
成図
成図
【図３】従来の自動等化装置を示す構成図
１ 遅延回路 ２ 遅延回路 ３ 可変利得増幅器 ４ 可変利得増幅器 ５ 可変利得増幅器 ６ 比較器 ７ 比較器 １３ ＦＩＲフィルタ １００ 遅延回路 １０１ 遅延回路 １０２ 遅延回路 １０３ 遅延回路 １０４ ゲート回路 １０５ ゲート回路 １０６ ゲート回路 １０７ 積分回路 １０８ 積分回路 １０９ 積分回路
Claims (2)
- 【請求項１】入力信号v(t)（ｔは時間）を遅延させたＮ
種の信号v(t-k・u)（ｋは０からＮ−１の整数、ｕは所定
期間）を得る第１の遅延手段と、前記Ｎ種の信号をそれ
ぞれ増幅するＮ個の可変増幅手段と、前記Ｎ個の可変増
幅手段の出力を加算する加算手段と、前記加算手段の出
力と所定の基準値とを比較して比較結果を信号ａ(t)と
して出力する第１の比較手段と、前記信号a(t)を期間ｕ
ごとに標本化したa(m・u)（ｍは整数）をａmとした場
合、ａmを順次遅延して少なくとも(N+1)/2種の信号ａ
m-i（ｉは整数）を出力する第２の遅延手段と、前記加
算手段の出力と前記信号a(t)とを比較して比較結果を信
号e(t)として出力する第２の比較手段と、前記信号e(t)
を期間ｕごとに標本化したe(m・u)（ｍは整数）をemとし
たときemを順次遅延して少なくとも(N+1)/2種の信号e
m-i（ｉは整数）を出力する第３の遅延手段と、互いに
時間がｋ・ｕ（ｋはｎからｎ＋Ｎー１の整数、ｎは任意
の整数）だけ離れた信号ａjとｅjーk（ｊは任意の整数）
との排他的論理和を得るＮ個の論理回路と、前記Ｎ個の
論理回路の出力をそれぞれ積分し前記Ｎ個の可変増幅手
段の増幅度制御信号とするＮ個の積分手段とを備えた自
動等化装置。 - 【請求項２】入力信号v(t)（ｔは時間）を遅延させたＮ
種の信号v(t-k・u)（ｋは０からＮ−１の整数、ｕは所定
期間）を得る第１の遅延手段と、前記Ｎ種の信号をそれ
ぞれ増幅するＮ個の可変増幅手段と、前記Ｎ個の可変増
幅手段の出力を加算する加算手段と、前記加算手段の出
力と所定の基準値とを比較して比較結果を信号ａ(t)と
して出力する第１の比較手段と、前記信号a(t)を期間ｕ
ごとに標本化したa(m・u)（ｍは整数）をａmとした場
合、ａmを順次遅延して少なくとも(N+1)/2種の信号ａ
m-i（ｉは整数）を出力する第２の遅延手段と、前記加
算手段の出力と前記信号a(t)とを比較して比較結果を信
号e(t)として出力する第２の比較手段と、前記信号e(t)
を期間ｕごとに標本化したe(m・u)（ｍは整数）をemとし
たときemを順次遅延して少なくとも(N+1)/2種の信号e
m-i（ｉは整数）を出力する第３の遅延手段シフトレジ
スタと、互いに時間がｋ・ｕ（ｋはｎからｎ＋Ｎー１の
整数、ｎは任意の整数）だけ離れた信号ａjとｅjーk（ｊ
は任意の整数）との排他的論理和を得るＮ個の論理回路
と、前記Ｎ個の論理回路の出力をそれぞれ入力とし所定
期間に限り前記Ｎ個の論理回路の出力を出力するＮ個の
スイッチ手段と、前記Ｎ個のスイッチ手段の出力をそれ
ぞれ積分し前記Ｎ個の可変増幅手段の増幅度制御信号と
するＮ個の積分手段とを備えた自動等化装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9503592A JPH0629788A (ja) | 1992-04-15 | 1992-04-15 | 自動等化装置 |
| EP93302860A EP0566362A2 (en) | 1992-04-15 | 1993-04-14 | Adaptive signal equaliser |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9503592A JPH0629788A (ja) | 1992-04-15 | 1992-04-15 | 自動等化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629788A true JPH0629788A (ja) | 1994-02-04 |
Family
ID=14126833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9503592A Pending JPH0629788A (ja) | 1992-04-15 | 1992-04-15 | 自動等化装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0566362A2 (ja) |
| JP (1) | JPH0629788A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0879135A (ja) * | 1994-09-06 | 1996-03-22 | Matsushita Electric Ind Co Ltd | デジタル信号誤り低減装置 |
| US7653127B2 (en) * | 2004-03-02 | 2010-01-26 | Xilinx, Inc. | Bit-edge zero forcing equalizer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0055922A1 (en) * | 1980-12-26 | 1982-07-14 | Nec Corporation | Adaptive equalizer for quadrature amplitude modulation |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3553606A (en) * | 1969-04-21 | 1971-01-05 | Bell Telephone Labor Inc | System for providing adjusting signals to a transversal filter equalizer |
| US3633105A (en) * | 1970-04-01 | 1972-01-04 | Gte Automatic Electric Lab Inc | Digital adaptive equalizer system |
| US4186384A (en) * | 1975-06-24 | 1980-01-29 | Honeywell Inc. | Signal bias remover apparatus |
| JPS57145445A (en) * | 1981-03-05 | 1982-09-08 | Toshiba Corp | Automatic equalizer |
| JPH0738717B2 (ja) * | 1988-05-26 | 1995-04-26 | 松下電器産業株式会社 | ドロップアウト検出装置 |
| JPH02170613A (ja) * | 1988-12-23 | 1990-07-02 | Hitachi Ltd | 自動等化装置 |
-
1992
- 1992-04-15 JP JP9503592A patent/JPH0629788A/ja active Pending
-
1993
- 1993-04-14 EP EP93302860A patent/EP0566362A2/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0055922A1 (en) * | 1980-12-26 | 1982-07-14 | Nec Corporation | Adaptive equalizer for quadrature amplitude modulation |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0566362A3 (ja) | 1994-01-26 |
| EP0566362A2 (en) | 1993-10-20 |
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