JPH06296024A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPH06296024A
JPH06296024A JP8219793A JP8219793A JPH06296024A JP H06296024 A JPH06296024 A JP H06296024A JP 8219793 A JP8219793 A JP 8219793A JP 8219793 A JP8219793 A JP 8219793A JP H06296024 A JPH06296024 A JP H06296024A
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JP
Japan
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film
silicon
silicon oxide
polycrystalline silicon
oxide film
Prior art date
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Application number
JP8219793A
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Japanese (ja)
Inventor
Hideki Misawa
秀樹 三澤
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of JPH06296024A publication Critical patent/JPH06296024A/en
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Abstract

PURPOSE:To remove a silicon nitride film without damaging a substrate by a method wherein a silicon oxide film being an insulation film between first polycrystalline silicon formed in a region to be made a drive element of a semiconductor storage element and second polycrystalline silicon and the silicon nitride film are formed before the first polycrystalline silicon is etched. CONSTITUTION:A field insulation film 102 and a first insulation film 103 are formed on a substrate 101. A first polycrystalline silicon film 104 is formed on these first insulation film 103 and the field insulation film 102. Moreover, a first silicon oxide film 105 and a second silicon nitride film 105 are formed on this first polycrystalline silicon film 104. Then, unnecessary parts of the first insulation film 103, the first silicon oxide film 105 and the second silicon nitride film 106 are removed together with the one of the first polycrystalline silicon film 104 by etching. According to this constitution, the first polycrystalline silicon film 104 and the first silicon oxide film 105 can be removed by one time etching without damaging the substrate 101.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置に関し、特
に半導体記憶素子及びその駆動素子の製造装置とその製
造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a manufacturing apparatus and a manufacturing method for a semiconductor memory element and its driving element.

【0002】[0002]

【従来の技術】従来の半導体記憶装置の製造方法は、図
2(a)〜図2(h)にある様であった。この工程を順
に追って説明していく。
2. Description of the Related Art A conventional method for manufacturing a semiconductor memory device is as shown in FIGS. 2 (a) to 2 (h). This process will be described step by step.

【0003】まず、図2(a)の如く半導体基板201
上に第1シリコン窒化膜を所定形に形成する。そして熱
酸化法を行いフィールド絶縁膜202を形成する。前記
フィールド絶縁膜202は600nmから800nm程
度形成する。前記第1シリコン窒化膜を除去し、熱酸化
法により前記半導体基板201上に第1絶縁膜203を
形成する。たとえば、1000度の酸素濃度40%の乾
燥雰囲気中で酸化する。前記第1絶縁膜203はEPR
OMの場合は30nmから50nm、EEPROMの場
合は10nmぐらいが適当であろう。この前記第1絶縁
膜203を半導体記憶素子のゲート絶縁膜として用い
る。
First, a semiconductor substrate 201 as shown in FIG.
A first silicon nitride film is formed on the top surface of the first silicon nitride film. Then, a thermal oxidation method is performed to form the field insulating film 202. The field insulating film 202 is formed to a thickness of 600 nm to 800 nm. The first silicon nitride film is removed, and a first insulating film 203 is formed on the semiconductor substrate 201 by a thermal oxidation method. For example, it is oxidized in a dry atmosphere having an oxygen concentration of 40% at 1000 degrees. The first insulating film 203 is an EPR
30 nm to 50 nm is suitable for OM, and about 10 nm is suitable for EEPROM. The first insulating film 203 is used as a gate insulating film of a semiconductor memory device.

【0004】次に、図2(b)の如く、前記フィールド
絶縁膜202及び前記第1絶縁膜203上にCVD法に
より第1多結晶シリコン膜204を200nm程度形成
する。通常モノシランガスを620度前後で熱分解さ
せ、前記第1多結晶シリコン204を堆積させる。そし
て、この前記第1多結晶シリコン膜204を低抵抗化す
るために、たとえば5族の元素(たとえば燐元素や砒素
など導電性不純物)をイオン打ち込み法を用いて、1×
1015から1×1016atoms・cm-2程度注入す
る。
Next, as shown in FIG. 2B, a first polycrystalline silicon film 204 of about 200 nm is formed on the field insulating film 202 and the first insulating film 203 by the CVD method. Usually, monosilane gas is thermally decomposed at around 620 ° C. to deposit the first polycrystalline silicon 204. Then, in order to reduce the resistance of the first polycrystalline silicon film 204, for example, a Group 5 element (for example, a conductive impurity such as phosphorus element or arsenic) is ion-implanted to 1 ×.
Implantation is performed from 10 15 to about 1 × 10 16 atoms · cm −2 .

【0005】次に図2(c)の如く、フォト及びエッチ
ング法により前記第1多結晶シリコン膜204及び前記
第1絶縁膜203の不要な部分を取り除く。
Next, as shown in FIG. 2C, unnecessary portions of the first polycrystalline silicon film 204 and the first insulating film 203 are removed by photo and etching methods.

【0006】次に図2(d)の如く、熱酸化法により前
記第1多結晶シリコン204及び前記半導体基板201
上に第1シリコン酸化膜205を形成する。例えば、1
000℃の酸素濃度40%程度の乾燥雰囲気中で酸化を
行い、前記第1多結晶シリコン膜204上に10nm程
度のシリコン酸化膜を形成する。そして化学気相成長法
を用いて第2シリコン窒化膜206を、前記第1シリコ
ン酸化膜205及び前記フィールド絶縁膜上に約10n
mほど形成する。
Next, as shown in FIG. 2D, the first polycrystalline silicon 204 and the semiconductor substrate 201 are formed by a thermal oxidation method.
A first silicon oxide film 205 is formed on top. For example, 1
Oxidation is performed in a dry atmosphere having an oxygen concentration of about 40% at 000 ° C. to form a silicon oxide film of about 10 nm on the first polycrystalline silicon film 204. Then, a second silicon nitride film 206 is formed on the first silicon oxide film 205 and the field insulating film by chemical vapor deposition to a thickness of about 10 n.
Form about m.

【0007】次に図2(e)の如く、半導体記憶素子の
駆動素子にする領域の前記第1シリコン窒化膜206を
フォト及びエッチング法により取り除く。そして半導体
記憶素子の駆動素子にする領域の前記第1シリコン酸化
膜205をフォト及びエッチング法により取り除く。
Next, as shown in FIG. 2 (e), the first silicon nitride film 206 in the region to be the driving element of the semiconductor memory element is removed by photo and etching methods. Then, the first silicon oxide film 205 in the region to be the driving element of the semiconductor memory element is removed by photo and etching methods.

【0008】次に図2(f)の如く、熱酸化法により、
前記第1シリコン窒化膜206上に第2シリコン酸化膜
207を形成し、前記半導体基板201上に第3シリコ
ン酸化膜207を形成する。例えば、1000℃の酸素
濃度40%程度の乾燥雰囲気中で酸化を行い、前記第2
シリコン酸化207を3nm程度形成する。
Next, as shown in FIG. 2 (f), by a thermal oxidation method,
A second silicon oxide film 207 is formed on the first silicon nitride film 206, and a third silicon oxide film 207 is formed on the semiconductor substrate 201. For example, the oxidation is performed in a dry atmosphere at an oxygen concentration of about 40% at 1000 ° C.
Silicon oxide 207 is formed to a thickness of about 3 nm.

【0009】次に図2(g)の如く、第2多結晶シリコ
ン膜209を前記フィールド絶縁膜202及び前記第2
シリコン酸化膜207及び前記第3シリコン酸化膜20
8上に化学気相成長法により300nm程度形成する。
そして導体化する為にイオン注入法を用い燐もしくは砒
素等の不純物を前記第2多結晶シリコン膜208に注入
する。たとえば5族の元素(たとえば燐元素や砒素など
導電性不純物)をイオン打ち込み法を用いて、1×10
15から1×1016atoms・cm-2程度注入する。
Next, as shown in FIG. 2G, a second polycrystalline silicon film 209 is formed on the field insulating film 202 and the second polycrystalline silicon film 209.
Silicon oxide film 207 and the third silicon oxide film 20
A film having a thickness of about 300 nm is formed on the surface 8 by chemical vapor deposition.
Then, an impurity such as phosphorus or arsenic is implanted into the second polycrystalline silicon film 208 by using an ion implantation method to make it a conductor. For example, a group 5 element (for example, a conductive impurity such as phosphorus element or arsenic) is ion-implanted to obtain 1 × 10 5.
Implant about 15 to 1 × 10 16 atoms · cm −2 .

【0010】次に図2(h)の如く、フォト及びエッチ
ング法により、前記第3シリコン酸化膜208上の前記
第2多結晶シリコン209の不要な部分を除去する。こ
れが周辺回路のトランジスタ(半導体記憶素子の駆動素
子)のゲート電極になる。そして、フォト及びエッチン
グ法により、前記第2多結晶シリコン209及び前記第
2シリコン酸化膜207及び前記第2シリコン窒化膜2
06及び前記第1シリコン酸化膜205及び前記第1多
結晶シリコン204の不要な部分を除去する。これが半
導体記憶素子のゲート電極になる。
Next, as shown in FIG. 2H, an unnecessary portion of the second polycrystalline silicon 209 on the third silicon oxide film 208 is removed by a photo and etching method. This becomes the gate electrode of the transistor (driving element of the semiconductor memory element) of the peripheral circuit. Then, the second polycrystalline silicon 209, the second silicon oxide film 207, and the second silicon nitride film 2 are formed by a photo and etching method.
06, the first silicon oxide film 205, and unnecessary portions of the first polycrystalline silicon 204 are removed. This becomes the gate electrode of the semiconductor memory element.

【0011】最後にイオン打ち込み法を用い、燐や砒素
などの不純物を注入し前記半導体記憶素子のソース21
0及びドレイン211、前記周辺回路のトランジスタの
ソース212及びドレイン213を形成する。
Finally, an ion implantation method is used to implant impurities such as phosphorus and arsenic to source 21 of the semiconductor memory device.
0 and drain 211, source 212 and drain 213 of the transistor of the peripheral circuit are formed.

【0012】以上の工程が従来技術の半導体装置とその
製造方法である。
The above steps are the conventional semiconductor device and the manufacturing method thereof.

【0013】[0013]

【発明が解決しようとする課題】しかし、前述の従来の
技術では、半導体記憶素子の駆動素子にする領域の前記
第1シリコン窒化膜206をエッチング法により取り除
く際、前記第1シリコン酸化膜205が約5nmほど薄
いため、前記半導体基板201もエッチングされてしま
う。これにより、半導体記憶素子の駆動素子のゲート酸
化膜の欠陥密度が増え、耐圧が低くなったり、半導体記
憶素子の駆動素子のしきい値電圧がバラつくという問題
点が生じる。また、半導体記憶素子の駆動素子にする領
域に形成された前記第1多結晶シリコン204及び前記
第1シリコン酸化膜205および前記第2シリコン窒化
膜を除去するのに2回のフォト及びエッチング工程が必
要であり、製造工程数が長くなるという問題点が生じ
る。そこで本発明はこの様な問題点を解決するもので、
その目的とするところは、半導体記憶素子の駆動素子に
する領域に形成されたシリコン窒化膜を半導体記憶素子
の駆動素子にする領域の半導体基板にダメージを与える
ことなく除去し、且つ製造工程数を大幅に削減する半導
体装置の製造方法を提供するところにある。
However, according to the above-mentioned conventional technique, when the first silicon nitride film 206 in the region to be the driving element of the semiconductor memory element is removed by the etching method, the first silicon oxide film 205 is removed. Since the thickness is about 5 nm, the semiconductor substrate 201 is also etched. As a result, the defect density of the gate oxide film of the drive element of the semiconductor memory element increases, the breakdown voltage decreases, and the threshold voltage of the drive element of the semiconductor memory element varies. In addition, two photo and etching processes are performed to remove the first polycrystalline silicon 204, the first silicon oxide film 205, and the second silicon nitride film formed in the region to be the driving element of the semiconductor memory device. This is necessary and causes a problem of increasing the number of manufacturing steps. Therefore, the present invention solves such problems.
The purpose is to remove the silicon nitride film formed in the region to be the driving element of the semiconductor memory element without damaging the semiconductor substrate in the region to be the driving element of the semiconductor memory element, and to reduce the number of manufacturing steps. It is an object of the present invention to provide a method of manufacturing a semiconductor device that can be significantly reduced.

【0014】[0014]

【課題を解決するための手段】本発明の半導体装置の製
造方法は、フローティングゲートとコントロールゲート
とを有するMOS型トランジスタ構造をなし、前記フロ
ーティングゲートへの電荷の注入状態の如何によって、
前記コントロールゲートの前記MOSトランジスタの特
性の制御しきい値電圧が変化する半導体装置の製造方法
において、半導体基板上にフィールド絶縁膜を形成する
工程、前記半導体基板上に第1絶縁膜を形成する工程、
前記第1絶縁膜及び前記フィールド絶縁膜上に導体層を
形成する工程、前記導体層上に第1シリコン酸化膜を形
成する工程、前記第1シリコン酸化膜上にシリコン窒化
膜を形成する工程、前記MOSトランジスタを形成する
領域に前記シリコン窒化膜及び前記第1シリコン酸化膜
及び前記導体層を残すように除去する工程からなること
を特徴とする。
A method of manufacturing a semiconductor device according to the present invention has a MOS type transistor structure having a floating gate and a control gate, and is dependent on how the charge is injected into the floating gate.
In a method of manufacturing a semiconductor device in which a control threshold voltage of a characteristic of the MOS transistor of the control gate changes, a step of forming a field insulating film on a semiconductor substrate, and a step of forming a first insulating film on the semiconductor substrate ,
Forming a conductor layer on the first insulating film and the field insulating film, forming a first silicon oxide film on the conductor layer, forming a silicon nitride film on the first silicon oxide film, It is characterized in that it comprises a step of removing the silicon nitride film, the first silicon oxide film and the conductor layer so as to remain in the region where the MOS transistor is formed.

【0015】[0015]

【実施例】図1(a)から図1(f)は、本発明の1実
施例における半導体装置の製造方法の工程毎の主要断面
図である。なお、実施例の全図において、同一の機能を
有するものには、同一の符号を付け、その繰り返しの説
明は省略する。以下、図1(a)から図1(f)に従
い、順に説明していく。
1 (a) to 1 (f) are main cross-sectional views of respective steps of a method of manufacturing a semiconductor device according to an embodiment of the present invention. In all the drawings of the embodiments, those having the same function are designated by the same reference numeral, and the repeated description thereof will be omitted. Hereinafter, description will be made in order according to FIGS. 1A to 1F.

【0016】まず、図1(a)の如く半導体基板101
上にシリコン窒化膜を所定形に形成する。そして熱酸化
を行いフィールド絶縁膜102を形成する。前記フィー
ルド絶縁膜102は600nmから800nm程度形成
する。前記窒化膜を除去し、熱酸化法により前記半導体
基板101上に第1絶縁膜103を形成する。たとえ
ば、1000度の酸素濃度40%の乾燥雰囲気中で酸化
する。前記第1絶縁膜203はEPROMの場合は30
nmから50nm、EEPROMの場合は10nmぐら
いが適当であろう。この前記第1絶縁膜203を半導体
記憶素子のゲート絶縁膜として用いる。
First, a semiconductor substrate 101 as shown in FIG.
A silicon nitride film is formed in a predetermined shape on the top. Then, thermal oxidation is performed to form the field insulating film 102. The field insulating film 102 is formed to have a thickness of 600 nm to 800 nm. The nitride film is removed, and a first insulating film 103 is formed on the semiconductor substrate 101 by a thermal oxidation method. For example, it is oxidized in a dry atmosphere having an oxygen concentration of 40% at 1000 degrees. The first insulating film 203 is 30 in the case of EPROM.
nm to 50 nm, and in the case of EEPROM, about 10 nm is suitable. The first insulating film 203 is used as a gate insulating film of a semiconductor memory device.

【0017】次に、図1(b)の如く、前記第1絶縁膜
103及び前記フィールド絶縁膜102上に化学気相成
長法により第1多結晶シリコン膜104を200nm程
度形成する。通常モノシランガスを620度前後で熱分
解させ、前記第1多結晶シリコン106を堆積させる。
そしてこの前記第1多結晶シリコン膜106を低抵抗化
するために、たとえば5族の元素(たとえば燐元素や砒
素など導電性不純物)をイオン打ち込み法を用いて、1
×1015から1×1016atoms・cm-2程度注入す
る。そして、熱酸化法により前記第1多結晶シリコン1
04上に第1シリコン酸化膜105を約10nmほど形
成する。例えば、1000℃の酸素濃度40%程度の乾
燥雰囲気中で酸化する。そして化学気相成長法を用いて
第2シリコン窒化膜106を、前記第1シリコン酸化膜
107上に約10nmほど形成する。
Next, as shown in FIG. 1B, a first polycrystalline silicon film 104 having a thickness of about 200 nm is formed on the first insulating film 103 and the field insulating film 102 by chemical vapor deposition. Usually, monosilane gas is thermally decomposed at around 620 ° C. to deposit the first polycrystalline silicon 106.
Then, in order to reduce the resistance of the first polycrystalline silicon film 106, for example, a Group 5 element (for example, a conductive impurity such as phosphorus element or arsenic) is ion-implanted to
Implantation is performed at about 10 15 to 1 10 16 atoms · cm −2 . Then, the first polycrystalline silicon 1 is formed by the thermal oxidation method.
A first silicon oxide film 105 is formed on the substrate 04 with a thickness of about 10 nm. For example, it is oxidized at 1000 ° C. in a dry atmosphere having an oxygen concentration of about 40%. Then, the second silicon nitride film 106 is formed on the first silicon oxide film 107 by about 10 nm by chemical vapor deposition.

【0018】次に図1(c)の如く、フォト及びエッチ
ング法により前記第2シリコン窒化膜106及び前記第
1シリコン酸化膜105及び前記前記第1多結晶シリコ
ン膜104及び前記第1絶縁膜103の不要な部分を取
り除く。
Next, as shown in FIG. 1C, the second silicon nitride film 106, the first silicon oxide film 105, the first polycrystalline silicon film 104, and the first insulating film 103 are formed by a photo and etching method. Remove unnecessary parts of.

【0019】次に図1(d)の如く、熱酸化法(例え
ば、酸素濃度40%で1000℃程度の乾燥雰囲気中で
の酸化)により前記第2シリコン窒化膜106及び前記
第1シリコン酸化膜105及び前記第1多結晶シリコン
膜104上に第2シリコン酸化膜107を3nm程度、
前記半導体体基板101上に第3シリコン酸化膜108
を形成する。この前記第3シリコン絶縁膜108を半導
体記憶素子の駆動素子のゲート絶縁膜として用いる。
Next, as shown in FIG. 1D, the second silicon nitride film 106 and the first silicon oxide film 106 are formed by a thermal oxidation method (for example, oxidation in a dry atmosphere at an oxygen concentration of 40% at about 1000 ° C.). 105 and a second silicon oxide film 107 on the first polycrystalline silicon film 104 by about 3 nm,
A third silicon oxide film 108 is formed on the semiconductor substrate 101.
To form. The third silicon insulating film 108 is used as a gate insulating film of a driving element of a semiconductor memory element.

【0020】次に図1(e)の如く、第2多結晶シリコ
ン膜109を前記フィールド絶縁膜102及び前記第2
シリコン酸化膜107及び前記第3シリコン酸化膜10
8上に化学気相成長法により300nm程度形成する。
そして導体化する為にイオン注入法を用い燐もしくは砒
素等の不純物を前記第2多結晶シリコン膜208に注入
する。たとえば5族の元素(たとえば燐元素や砒素など
導電性不純物)をイオン打ち込み法を用いて、1×10
15から1×1016atoms・cm-2程度注入する。
Next, as shown in FIG. 1E, the second polycrystalline silicon film 109 is formed on the field insulating film 102 and the second polycrystalline silicon film 109.
Silicon oxide film 107 and the third silicon oxide film 10
A film having a thickness of about 300 nm is formed on the surface 8 by chemical vapor deposition.
Then, an impurity such as phosphorus or arsenic is implanted into the second polycrystalline silicon film 208 by using an ion implantation method to make it a conductor. For example, a group 5 element (for example, a conductive impurity such as phosphorus element or arsenic) is ion-implanted to obtain 1 × 10 5.
Implant about 15 to 1 × 10 16 atoms · cm −2 .

【0021】次に図1(f)の如く、フォト及びエッチ
ング法により、前記第2多結晶シリコン109及び前記
第2シリコン酸化膜107及び前記第2シリコン窒化膜
106及び前記第1シリコン酸化膜105及び前記第1
多結晶シリコン104の不要な部分を除去する。これが
半導体記憶素子のゲート電極になる。
Next, as shown in FIG. 1F, the second polycrystalline silicon 109, the second silicon oxide film 107, the second silicon nitride film 106, and the first silicon oxide film 105 are formed by photo and etching methods. And the first
An unnecessary portion of the polycrystalline silicon 104 is removed. This becomes the gate electrode of the semiconductor memory element.

【0022】そして、フォト及びエッチング法により、
前記第3シリコン酸化膜108上の前記第2多結晶シリ
コン109の不要な部分を除去する。これが周辺回路の
トランジスタ(半導体記憶素子の駆動素子)のゲート電
極になる。
Then, by the photo and etching method,
An unnecessary portion of the second polycrystalline silicon 109 on the third silicon oxide film 108 is removed. This becomes the gate electrode of the transistor (driving element of the semiconductor memory element) of the peripheral circuit.

【0023】最後にイオン打ち込み法を用い、燐や砒素
などの不純物を注入し前記半導体記憶素子のソース11
0及びドレイン111、前記周辺回路のトランジスタの
ソース112及びドレイン113を形成する。
Finally, an ion implantation method is used to implant impurities such as phosphorus and arsenic to source 11 of the semiconductor memory device.
0 and drain 111, source 112 and drain 113 of the transistor of the peripheral circuit are formed.

【0024】以上の製造工程が本発明の一実施例の半導
体装置とその製造方法である。
The above manufacturing process is the semiconductor device and the manufacturing method thereof according to one embodiment of the present invention.

【0025】この様に、図1(b)の如く、前記第1多
結晶シリコン膜104をエッチングする前に前記第1多
結晶シリコン104上に前記第1シリコン酸化膜105
及び前記第2シリコン窒化膜106を形成し、その後、
図1(c)の如く、前記第1多結晶シリコン膜104を
形成することにより、従来技術と違いシリコン基板がエ
ッチングされるようなことがない。
Thus, as shown in FIG. 1B, the first silicon oxide film 105 is formed on the first polycrystalline silicon 104 before etching the first polycrystalline silicon film 104.
And forming the second silicon nitride film 106, and thereafter,
As shown in FIG. 1C, by forming the first polycrystalline silicon film 104, the silicon substrate is not etched unlike the prior art.

【0026】また、半導体記憶素子の駆動素子にする領
域に形成された前記第1多結晶シリコン104及び前記
第1シリコン酸化膜105および前記第2シリコン窒化
膜106を除去するのに1回のフォト及びエッチング工
程で行なうことができる。
In addition, it is necessary to remove the first polycrystalline silicon 104, the first silicon oxide film 105, and the second silicon nitride film 106, which are formed in a region to be a driving element of the semiconductor memory device, once to remove the photo. And an etching process.

【0027】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。
The invention made by the present inventor has been specifically described based on the above embodiment, but the present invention is not limited to the above embodiment, and is modified within a range not departing from the gist thereof. Of course, you can do that.

【0028】たとえば、本発明の製造方法の実施例で
は、半導体記憶素子の半導体装置にONO膜(Si02
/SiN/Si02)を用いたが、NO膜(SiN/S
i02)を用いた場合でも有効である。
For example, in the embodiment of the manufacturing method of the present invention, the ONO film (SiO 2
/ SiN / Si0 2 was used, but the NO film (SiN / S
It is effective even when i0 2 ) is used.

【0029】[0029]

【発明の効果】本発明によれば、半導体記憶素子の駆動
素子にする領域に形成されたフローティングゲート(第
1多結晶シリコン)とコントロールゲート(第2多結晶
シリコン)間絶縁膜であるシリコン酸化膜及び、シリコ
ン窒化膜を第1多結晶シリコンをエッチングする前に形
成することにより、半導体記憶素子の駆動素子にする領
域に形成されたフローティングゲート(第1多結晶シリ
コン)とコントロールゲート(第2多結晶シリコン)間
絶縁膜であるシリコン酸化膜及び、シリコン窒化膜の除
去を半導体基板にダメージを与えることなく行うことが
可能となる。また、半導体記憶素子の駆動素子にする領
域に形成された前記第1多結晶シリコン及び前記第1シ
リコン酸化膜を除去するのに1回のフォト及びエッチン
グ工程で行なうことができ製造工程数を削減することが
可能となる。
According to the present invention, silicon oxide which is an insulating film between a floating gate (first polycrystalline silicon) and a control gate (second polycrystalline silicon) formed in a region to be a driving element of a semiconductor memory element. By forming the film and the silicon nitride film before etching the first polycrystalline silicon, the floating gate (first polycrystalline silicon) and the control gate (second polycrystalline silicon) formed in the region to be the driving element of the semiconductor memory element are formed. It is possible to remove the silicon oxide film and the silicon nitride film, which are insulating films between polycrystalline silicon, without damaging the semiconductor substrate. Further, the first polycrystalline silicon and the first silicon oxide film formed in the region to be the driving element of the semiconductor memory element can be removed by one photo and etching step, and the number of manufacturing steps can be reduced. It becomes possible to do.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の半導体装置の製造方法の一実施例を工
程順に説明するための主要断面図およびその半導体装置
を説明するための主要断面図である。
FIG. 1 is a main sectional view for explaining an embodiment of a method for manufacturing a semiconductor device of the present invention in the order of steps and a main sectional view for explaining the semiconductor device.

【図2】従来の半導体装置の製造方法を工程順に説明す
るための主要断面図およびその半導体装置を説明するた
めの主要断面図である。
FIG. 2 is a main cross-sectional view for explaining a conventional method for manufacturing a semiconductor device in order of steps and a main cross-sectional view for explaining the semiconductor device.

【符号の説明】[Explanation of symbols]

101 半導体基板 102 フィールド絶縁膜 103 第1絶縁膜 104 第1多結晶シリコン膜 105 第1シリコン酸化膜 106 第2シリコン窒化膜 107 第2シリコン酸化膜 108 第3シリコン酸化膜 109 第2多結晶シリコン膜 110 半導体記憶装置のソース 111 半導体記憶装置のドレイン 112 半導体記憶装置の周辺回路トランジスタのソー
ス 113 半導体記憶装置の周辺回路トランジスタのドレ
イン 201 半導体基板 202 フィールド絶縁膜 203 第1絶縁膜 204 第1多結晶シリコン膜 205 第1シリコン酸化膜 206 第2シリコン窒化膜 207 第2シリコン酸化膜 208 第3シリコン酸化膜 209 第2多結晶シリコン膜 210 半導体記憶装置のソース 211 半導体記憶装置のドレイン 212 周辺回路トランジスタのソース 213 周辺回路トランジスタのドレイン
101 semiconductor substrate 102 field insulating film 103 first insulating film 104 first polycrystalline silicon film 105 first silicon oxide film 106 second silicon nitride film 107 second silicon oxide film 108 third silicon oxide film 109 second polycrystalline silicon film 110 Source of Semiconductor Memory Device 111 Drain of Semiconductor Memory Device 112 Source of Peripheral Circuit Transistor of Semiconductor Memory Device 113 Drain of Peripheral Circuit Transistor of Semiconductor Memory Device 201 Semiconductor Substrate 202 Field Insulating Film 203 First Insulating Film 204 First Polycrystalline Silicon Film 205 First silicon oxide film 206 Second silicon nitride film 207 Second silicon oxide film 208 Third silicon oxide film 209 Second polycrystalline silicon film 210 Source of semiconductor memory device 211 Drain of semiconductor memory device 212 Peripheral circuit Source of the 213 transistor 213 drain of the peripheral circuit transistor

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】フローティングゲートとコントロールゲー
トとを有するMOS型トランジスタ構造をなし、前記フ
ローティングゲートへの電荷の注入状態の如何によっ
て、前記コントロールゲートの前記MOSトランジスタ
の特性の制御しきい値電圧が変化する半導体装置の製造
方法において、半導体基板上にフィールド絶縁膜を形成
する工程、前記半導体基板上に第1絶縁膜を形成する工
程、前記第1絶縁膜及び前記フィールド絶縁膜上に導体
層を形成する工程、前記導体層上に第1シリコン酸化膜
を形成する工程、前記第1シリコン酸化膜上にシリコン
窒化膜を形成する工程、MOSトランジスタを形成する
領域に前記導体層及び前記第1シリコン酸化膜及び前記
シリコン窒化膜を残すように除去する工程からなること
を特徴とする半導体装置の製造方法。
1. A MOS type transistor structure having a floating gate and a control gate, wherein a control threshold voltage of the characteristic of the MOS transistor of the control gate changes depending on how the charge is injected into the floating gate. In the method for manufacturing a semiconductor device, a step of forming a field insulating film on a semiconductor substrate, a step of forming a first insulating film on the semiconductor substrate, and forming a conductor layer on the first insulating film and the field insulating film. The step of forming a first silicon oxide film on the conductor layer, the step of forming a silicon nitride film on the first silicon oxide film, the conductor layer and the first silicon oxide in a region for forming a MOS transistor. Film and a step of removing the silicon nitride film so as to leave the semiconductor film Method of manufacturing location.
【請求項2】フローティングゲートとコントロールゲー
トとを有するMOS型トランジスタ構造をなし、前記フ
ローティングゲートへの電荷の注入状態の如何によっ
て、前記コントロールゲートの前記MOSトランジスタ
の特性の制御しきい値電圧が変化する半導体装置におい
て、半導体記憶素子の半導体基板上には、第1絶縁膜が
形成されており、前記絶縁膜上には第1多結晶シリコン
膜(フローティングゲート)が形成されており、前記第
1多結晶シリコン膜の上には第1シリコン酸化膜が形成
されており、前記第1シリコン酸化膜上にはシリコン窒
化膜が形成されており、前記シリコン窒化膜上には第2
シリコン酸化膜が形成されており、前記第1多結晶シリ
コン膜の横には第3絶縁膜が形成されていることを特徴
とする半導体装置。
2. A MOS type transistor structure having a floating gate and a control gate, wherein a control threshold voltage of the characteristic of the MOS transistor of the control gate changes depending on how the charge is injected into the floating gate. In the semiconductor device, the first insulating film is formed on the semiconductor substrate of the semiconductor memory element, and the first polycrystalline silicon film (floating gate) is formed on the insulating film. A first silicon oxide film is formed on the polycrystalline silicon film, a silicon nitride film is formed on the first silicon oxide film, and a second silicon oxide film is formed on the silicon nitride film.
A semiconductor device, wherein a silicon oxide film is formed, and a third insulating film is formed next to the first polycrystalline silicon film.
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