JPH0629231U - Ｆｅｔスイッチ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成で応答性のよいＦＥＴスイッチ制
御回路を得る。 【構成】 ガリウム・ひ素ＦＥＴ１２のオン条件である
ゲートとソースが同電位の状態を得るため、ソース，ゲ
ートを共に同一の正電圧源６に接続する。一方、オフ条
件であるゲートがソースよりも低電位の状態を得るた
め、ソースを正電圧源６に接続し、ゲートの電位はＮＰ
Ｎトランジスタ３のスイッチングにより、アース４の電
位近くまで下げる構成とする。従ってオン時に、ゲート
がソースより高電位になる事はない。 【効果】 正電圧源のみの単一電源で動作し、レベル変
換回路を不要として制御遅延を低減し、しかもゲートの
保護回路を不要とする簡単な構成で応答性の改善された
ＦＥＴスイッチ制御回路が得られる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、高周波数信号の伝送経路を切り換えたり、位相に変化を与えたり する際に使用されるＦＥＴスイッチ制御回路に関するものである。

【０００２】

【従来の技術】

図２は、従来のＦＥＴスイッチ制御回路を示す図であり、図において、１は制 御入力、２はこの制御入力１に一端が接続された第１のベース抵抗、３はこの第 １のベース抵抗２の他端にベースが接続されたＮＰＮトランジスタ、４はこのＮ ＰＮトランジスタ３のエミッタが接続されたアース、５はＮＰＮトランジスタ３ のコレクタに一端が接続されたプルアップ抵抗、６はこのプルアップ抵抗５の他 端が接続された正電圧源、７は前記ＮＰＮトランジスタ３のコレクタに一端が接 続された第２のベース抵抗、８はこの第２のベース抵抗７の他端にベースが接続 されたＰＮＰトランジスタ、９はこのＰＮＰトランジスタ８のコレクタに一端が 接続されたプルダウン抵抗、１０はこのプルダウン抵抗９の他端が接続された負 電圧源、１１は前記ＰＮＰトランジスタ８のコレクタに一端が接続された出力抵 抗、１２はこの出力抵抗１１の他端にゲートが接続されたガリウム・ひ素（Ｇａ Ａｓ）ＦＥＴ、１３はこのガリウム・ひ素ＦＥＴ１２のゲートにアノードが接続 され、アース４にカソードが接続されたダイオード、１４は前記ガリウム・ひ素 ＦＥＴ１２のソースとアース４の間に接続されたインダクタ、１５は高周波入力 端、１６はこの高周波入力端１５と前記ガリウム・ひ素ＦＥＴ１２のドレインの 間に接続された第１の直流阻止キャパシタ、１７は前記ガリウム・ひ素ＦＥＴ１ ２のソースに一端が接続された第２の直流阻止キャパシタ、１８はこの第２の直 流阻止キャパシタ１７の他端が接続された高周波出力端である。

【０００３】 次に動作について説明する。

【０００４】 制御入力１に加えた電位とアース４の電位差がＮＰＮトランジスタ３をオンに するに十分な時、第１のベース抵抗２を通じてＮＰＮトランジスタ３にベース電 流が流れ、ＮＰＮトランジスタ３がオンする。ＮＰＮトランジスタ３がオンとな ると、第２のベース抵抗７を通じてＰＮＰトランジスタ８にベース電流が流れ、 ＰＮＰトランジスタ８はオンとなり、そのコレクタ電位は正電圧源６よりもＰＮ Ｐトランジスタ８のコレクタ・エミッタ飽和電圧だけ低下した電位となる。この コレクタ電位は出力抵抗１１を通じてガリウム・ひ素ＦＥＴ１２のゲートに加わ る。このとき、ゲート電位はアース４とゲートの間に接続されたダイオード１３ の順方向電圧を上限としてクランプされる。このゲート電位と、インダクタ１４ により直流的にアース４に接続されたソースの電位との相対関係により、ガリウ ム・ひ素ＦＥＴ１２のドレインとソース間は低抵抗となり、第１の直流阻止キャ パシタ１６によってドレインと直流的に遮断された高周波入力端１５に入力され た高周波信号は、第２の直流阻止キャパシタ１７によってソースと直流的に遮断 された高周波出力端１８に伝達される。

【０００５】 また、制御入力１に加えた電位がＮＰＮトランジスタ３をオフとする時、正電 位源６はプルアップ抵抗５および第２のベース抵抗７を通じてＰＮＰトランジス タ８のベースに印加される。一方、ＰＮＰトランジスタ８のエミッタは正電圧源 ６に接続されているため、ＰＮＰトランジスタ８はオフとなる。従って、ガリウ ム・ひ素ＦＥＴ１２のゲートはプルダウン抵抗９および出力抵抗１１により負電 圧源１０の電位に接続される。この時、ダイオード１３は逆バイアス状態となる ためクランプの作用はない。この状態におけるゲート電位とソース電位との相対 関係により、ゲート電位がソース電位より負方向の値となることで、ガリウム・ ひ素ＦＥＴ１２のドレインとソース間は高抵抗となり、高周波信号の伝達は遮断 される。

【０００６】

【考案が解決しようとする課題】

従来のＦＥＴスイッチ制御回路は以上のように構成されているので、スイッチ ングに際しては、ＰＮＰトランジスタ８などから成るレベル変換回路およびその 回路用に正，負２種の電源を要し、さらに制御対象となるガリウム・ひ素ＦＥＴ のゲートには正電圧の過大印加に対する保護回路（ダイオード１３）を備えなけ ればならないといった制約があり、回路が複雑になり、応答性も悪いといった問 題点があった。

【０００７】 この考案は、上記のような問題点を解消するためになされたもので、正電圧源 のみで正，負２種の電源を不要として、レベル変換回路を不要とし、また単一電 源で動作するようにして、ゲートの保護回路を不要とする等により、簡単な回路 構成で、応答性の改善したＦＥＴスイッチ制御回路を得ることを目的とする。

【０００８】

【課題を解決するための手段】

この考案の請求項１に係るＦＥＴスイッチ制御回路は、ゲート電位がソース電 位より負方向の値となることで、ドレインとソース間が高抵抗となる特性を有す るＦＥＴをスイッチとして用い、制御入力に基づき前記ＦＥＴのゲート電位を制 御するＦＥＴスイッチ制御回路において、前記ＦＥＴのソースに正電圧源を接続 するとともに、制御入力に基づき前記ＦＥＴのゲートにアース側の電位又は正電 圧源側の電位を印加するゲート電圧印加手段を備え、前記負方向の電位としてア ース電位を用いるようにしたものである。

【０００９】 また、請求項２に係るものは、上記において、ＦＥＴのソースとゲートに印加 される正電圧源を単一電源としたものである。

【００１０】 さらに、請求項３に係るものは、上記ゲート電圧印加手段にオープンコレクタ 回路を用いたものである。

【００１１】 一方、請求項４に係るものは、ＦＥＴのソースに正電圧源を接続するとともに 、制御入力として汎用ロジックＩＣ出力を前記ＦＥＴのゲートに直接接続したも のである。

【００１２】 また、請求項５に係るものは、上記のそれぞれにおいて、ガリウム・ひ素ＦＥ Ｔを制御対象としたものである。

【００１３】

【作用】

この考案の請求項１に係るＦＥＴスイッチ制御回路においては、ＦＥＴのソー ス電位を正電位とし、ゲートに印加する負方向の電位としてアース電位を用いる ようにしたことにより、正電圧源のみで従来のように正，負２種の電源が不要と なり、レベル変換回路が不要となるので、回路が簡単になり、応答性が改善され る。

【００１４】 また、請求項２のものにおいては、ＦＥＴのソースとゲートに印加される電源 が、正電圧源で単一電源となるので、ＦＥＴのゲートがソースに対して正方向の 過電圧となることを防止する保護回路が不要となる。

【００１５】 さらに、請求項３のものにおいては、ゲート電圧印加手段にオープンコレクタ 回路を用いたことにより、正方向の電位を安定に保つことができる。

【００１６】 一方、請求項４のものにおいては、ゲート電位をソース電位と等しくする際、 これらの電位差がある程度許容できる場合は、汎用ロジックＩＣ出力をＦＥＴの ゲートに直結することにより、さらに回路が簡単になる。

【００１７】 また、請求項５のものにおいては、高価ではあるが、高速，低消費電力を特徴 とするガリウム・ひ素ＦＥＴを制御対象とすることにより、上記のような回路が 簡単となり、応答性がよくなる効果が十分に発揮される。

【００１８】

【実施例】

実施例１． 以下、この考案の一実施例を図１について説明する。図において、１は制御入 力、１９はこの制御入力１の論理を反転させる様に制御入力１に接続されたイン バータ、２はこのインバータ１９に一端が接続されたベース抵抗、３はこのベー ス抵抗２の他端にベースが接続されたＮＰＮトランジスタ、４はこのＮＰＮトラ ンジスタ３のエミッタが接続されたアース、５はＮＰＮトランジスタ３のコレク タに一端が接続されたプルアップ抵抗、６はこのプルアップ抵抗５の他端が接続 された正電圧源、１２は前記ＮＰＮトランジスタ３のコレクタにゲートが接続さ れたガリウム・ひ素ＦＥＴ、１４はこのガリウム・ひ素ＦＥＴ１２のソースと正 電圧源６の間に接続されたインダクタ、１５〜１８は図２に示した従来技術によ るＦＥＴスイッチ制御回路と全く同一のものである。ここで、前記ガリウム・ひ 素ＦＥＴ１２のゲートとソースにそれぞれプルアップ抵抗５，インダクタ１４を 介して接続された正電圧源６としては、汎用ロジックＩＣ用電源電圧である＋５ Ｖ電源が用いられ、単一電源としている。また、制御ロジック出力段には、前記 ＮＰＮトランジスタ３，アース４，プルアップ抵抗５，正電圧源６等よりゲート 電圧印加手段２０が形成されており、本実施例では、ここに上述したようなオー プンコレクタ回路を用いることにより、正方向の電位を安定に保つようにしてい る。

【００１９】 前記のように構成されたＦＥＴスイッチ制御回路においては、制御入力１に加 えた信号がインバータ１９により反対の制御信号となる。ここでインバータ１９ の必要性は、図２に示した従来技術によるＦＥＴスイッチ制御回路におけるＦＥ Ｔオンとなる制御入力レベルと同じレベルで、この考案によるＦＥＴもオンとな る様に制御論理を統一するためである。上記インバータ１９の出力電位とアース ４の電位差がＮＰＮトランジスタ３をオンにするに十分な時、ベース抵抗２を通 じてＮＰＮトランジスタ３にベース電流が流れ、ＮＰＮトランジスタ３がオンす る。ＮＰＮトランジスタ３がオンとなると、そのコレクタ電位はアース電位より もＮＰＮトランジスタ３のコレクタ・エミッタ飽和電圧だけ高い電位となる。こ のコレクタ電位はガリウム・ひ素ＦＥＴ１２のゲートに加わる。このゲート電位 と、インダクタ１４により直流的に正電圧源６に接続されたソースの電位との相 対関係により、ゲート電位がソース電位より負方向の値となるので、ガリウム・ ひ素ＦＥＴ１２のドレインとソース間は高抵抗となり、高周波信号の伝達は遮断 される。

【００２０】 次に、インバータ１９の出力電位とアース４の電位差がＮＰＮトランジスタ３ をオフとする時、正電圧源６はプルアップ抵抗５を通じてガリウム・ひ素ＦＥＴ １２のゲートに印加される。この状態におけるゲート電位とソース電位との相対 関係により、ガリウム・ひ素ＦＥＴ１２のドレインとソース間は低抵抗となり、 高周波信号の伝達が行なわれる。

【００２１】 以上のように、本実施例のＦＥＴスイッチ制御回路は、負方向電位としてアー ス電位を用い、正方向の電位をソースに印加する様に構成しているので、制御回 路は正電圧源６のみの単一電源で動作し、複雑なレベル変換回路が不要になり、 回路が簡単になって応答性も改善される。また、ソースに対しゲートの電位が正 電圧方向になる不具合も発生しないため、ゲートの保護回路も不要となり、簡単 な構成の応答性のよいＦＥＴスイッチ制御回路が得られるという効果がある。

【００２２】 実施例２． 上記実施例１においては、ガリウム・ひ素ＦＥＴ１２がオンとなる条件である ゲート電位とソース電位を同電位とするため、ゲートへの電圧印加手段としてＮ ＰＮトランジスタ３のコレクタをソースが接続される正電圧源６とプルアップ抵 抗５を用いて接続し、ＮＰＮトランジスタ３がオフ時に、ゲート電位とソース電 位が等しくなる様にしているが、これらの電位差がある程度許容できる場合は、 ゲートのドライバとして汎用ロジックＩＣの出力を直結してもよい。

【００２３】

【考案の効果】

以上のように、この考案によれば、ゲート電位がソース電位より負方向の値と なることで、ドレインとソース間が高抵抗となる特性を有するＦＥＴをスイッチ として用い、制御入力に基づき前記ＦＥＴのゲート電位を制御するＦＥＴスイッ チ制御回路において、前記ＦＥＴのソースに正電圧源を接続するとともに、制御 入力に基づき前記ＦＥＴのゲートにアース側の電位又は正電圧源側の電位を印加 するゲート電圧印加手段を備え、前記負方向の電位としてアース電位を用いるよ うにしたので、正電圧源のみで従来のように正，負２種の電源が不要となり、レ ベル変換回路が不要となるので、回路が簡単になり、応答性が改善される効果が ある。

【００２４】 また、ＦＥＴのソースとゲートに印加される正電圧源を単一電源としたので、 ＦＥＴのゲートがソースに対して正方向の過電圧となることを防止する保護回路 が不要となる効果がある。

【００２５】 さらに、ゲート電圧印加手段にオープンコレクタ回路を用いたので、正方向の 電位を安定に保つことができる効果がある。

【００２６】 一方、ＦＥＴのソースに正電圧源を接続するとともに、制御入力として汎用ロ ジックＩＣ出力を前記ＦＥＴのゲートに直接接続したので、ゲート電位をソース 電位と等しくする際これらの電位差がある程度許容できる場合は、さらに回路が 簡単になる効果がある。

【００２７】 また、高価ではあるが、高速，低消費電力を特徴とするガリウム・ひ素ＦＥＴ を制御対象とすることにより、上記のような回路が簡単となり、応答性がよくな る効果が十分に発揮される。

【図面の簡単な説明】

【図１】この考案の一実施例によるＦＥＴスイッチ制御
回路を示す図である。

【図２】従来の技術によるＦＥＴスイッチ制御回路を示
す図である。

【符号の説明】

１ 制御入力 ２ ベース抵抗 ３ ＮＰＮトランジスタ ４ アース ５ プルアップ抵抗 ６ 正電圧源 １２ ガリウム・ひ素ＦＥＴ １４ インダクタ １５ 高周波入力端 １６ 第１の直流阻止キャパシタ １７ 第２の直流阻止キャパシタ １８ 高周波出力端 １９ インバータ ２０ ゲート電圧印加手段

Claims (5)

【実用新案登録請求の範囲】
1. 【請求項１】 ゲート電位がソース電位より負方向の値
   となることで、ドレインとソース間が高抵抗となる特性
   を有するＦＥＴをスイッチとして用い、制御入力に基づ
   き前記ＦＥＴのゲート電位を制御するＦＥＴスイッチ制
   御回路において、前記ＦＥＴのソースに正電圧源を接続
   するとともに、制御入力に基づき前記ＦＥＴのゲートに
   アース側の電位又は正電圧源側の電位を印加するゲート
   電圧印加手段を備え、前記負方向の電位としてアース電
   位を用いるようにしたことを特徴とするＦＥＴスイッチ
   制御回路。
2. 【請求項２】 ＦＥＴのソースとゲートに印加される正
   電圧源を単一電源としたことを特徴とする請求項第１項
   記載のＦＥＴスイッチ制御回路。
3. 【請求項３】 ゲート電圧印加手段にオープンコレクタ
   回路を用いたことを特徴とする請求項第１項又は第２項
   記載のＦＥＴスイッチ制御回路。
4. 【請求項４】 ゲート電位がソース電位より負方向の値
   となることで、ドレインとソース間が高抵抗となる特性
   を有するＦＥＴをスイッチとして用い、制御入力に基づ
   き前記ＦＥＴのゲート電位を制御するＦＥＴスイッチ制
   御回路において、前記ＦＥＴのソースに正電圧源を接続
   するとともに、制御入力として汎用ロジックＩＣ出力を
   前記ＦＥＴのゲートに直接接続したことを特徴とするＦ
   ＥＴスイッチ制御回路。
5. 【請求項５】 ガリウム・ひ素ＦＥＴを制御対象とした
   ことを特徴とする請求項第１項又は第２項又は第３項又
   は第４項記載のＦＥＴスイッチ制御回路。