JPH06291664A - デイジタルアナログ変換回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、デイジタルアナログ変換回路におい
て、従来に比して低い電源電圧によつても一段と安定に
動作するようにする。 【構成】同一面積のトランジスタを仮想的に面積の異な
るトランジスタとして動作させることにより上位ビツト
の面積をビツト数に比して小さい面積とすることができ
るようになされたデイジタルアナログ変換回路におい
て、面積の等しい２つのトランジスタに与えられる第１
及び第２の基準電位を、所定の面積比を有する一対のト
ランジスタＱ２１及びＱ２２の差動対に大きさが互いに
等しい電流を引き込むことにより発生させたことによ
り、従来に比して電源電圧が低い場合にも安定に動作さ
せることができる。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図２） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用 実施例（図１） 発明の効果

【０００２】

【産業上の利用分野】本発明はデイジタルアナログ変換
回路（以下Ｄ／Ａ変換回路という）に関し、例えばデイ
スク状記録媒体の駆動回路に内蔵されて用いられるもの
に適用して好適なものである。

【０００３】

【従来の技術】従来、この種の駆動回路には図２に示す
ようなＲ−２Ｒラダー型のＤ／Ａ変換回路が広く用いら
れている。ここでＤ／Ａ変換回路１の分解能は６ビツト
とする。Ｄ／Ａ変換回路１は、アンプ（ＡＭＰ１）の反
転入力端に一端が電源電圧ＶCCに接続される電圧源Ｖ１
を接続すると共に、非反転入力端に一端が同じく電源電
圧ＶCCに接続される抵抗Ｒ１を接続することにより、抵
抗Ｒ１を介してスイツチ回路２に流れ込む電流Ｉ0 の電
流値を決定している。

【０００４】スイツチ回路２は、デイジタルデータＤIN
に基づいてトランジスタＱ１〜Ｑ７の中から所定のトラ
ンジスタを選択し、選択されたトランジスタに電流Ｉ0
を分流して供給するようになされている。これによりデ
イジタルデータＤINに応じた値の電圧ＶがＲ−２Ｒ抵抗
網３によつて発生され、この値がトランジスタＱ１〜Ｑ
５のベースに共通接続されたトランジスタＱ８のベース
に与えられるようになされている。

【０００５】ところでこのように６ビツトの分解能を有
するＤ／Ａ変換回路を実現するにはＲ−２Ｒラダー抵抗
網３に１：２：４：８：１６：３２の重みを付けた電流
を流すことが必要となるので１：２：４：８：１６：３
２の面積比を有するトランジスタが必要となるのが普通
である。

【０００６】ところが単位面積に対して３２倍もの面積
を有するトランジスタを用いることは集積度を向上させ
る上で支障となるため、実質上単位面積に対して２分の
１相当の面積を有するトランジスタとして動作する回路
構成が考えられており、最も面積が広くなるトランジス
タ（すなわちトランジスタＱ１）でもその面積が単位面
積の１６倍で良くなるようになされている。

【０００７】Ｄ／Ａ変換回路１の場合、並列接続された
２つのトランジスタＱ６及びＱ７が単位面積のトランジ
スタＱ５に対して実質上２分の１の面積に相当有するト
ランジスタとして動作する。ここでトランジスタＱ６及
びＱ７を単位面積に対して２分の１のトランジスタとし
て動作させるには、トランジスタＱ５のベース・エミツ
タ間電圧とトランジスタＱ６及びＱ７のベース・エミツ
タ間電圧との間に18〔ｍＶ〕の電位差があれば良いこと
が分かつている。

【０００８】これはトランジスタＱ６に流れるコレクタ
電流とトランジスタＱ５に流れるコレクタ電流の電流値
が等しいとし、この場合にトランジスタＱ６の面積が仮
想的にトランジスタＱ５に対して２分の１であるために
は、トランジスタＱ６のベース・エミツタ間電圧ＶBE1
とトランジスタＱ５のベース・エミツタ間電圧ＶBE2と
の間に、次式

【数１】 の関係が成り立つことより得られる。

【０００９】ここでＶT は電荷ｑ、ボルツマン定数ｋ及
び絶対温度Ｔを用いて、次式

【数２】 によつて表される定数であり、２７〔℃〕において２６
〔ｍＶ〕であることが広く知られている。またＩS は飽
和電流を表し、ＩC はコレクタ電流をそれぞれ表す。

【００１０】そこでＤ／Ａ変換回路１はこの電位差をア
ンプ（ＡＭＰ１）の出力端にベースが接続されるトラン
ジスタＱ８及びＱ９のうち一方のトランジスタＱ８を他
方のトランジスタＱ９の面積に対して２倍の面積に設定
し、このトランジスタＱ８に流れるコレクタ電流を２段
のカレントミラー回路４及び５を介して折り返し、トラ
ンジスタＱ８に流れるコレクタ電流と同じ電流値のコレ
クタ電流を他方のトランジスタＱ９に流すことにより得
るようになされている。

【００１１】

【発明が解決しようとする課題】ところがこの構成で
は、トランジスタＱ８に流れるコレクタ電流と同じ大き
さの電流をトランジスタＱ９に流すためにカレントミラ
ーが２個が必要になる上、仮想的に単位面積の２分の１
の面積を有するトランジスタとして動作するトランジス
タＱ６及びＱ７に流れるベース電流の影響により２つの
トランジスタＱ８及びＱ９に同じ大きさのコレクタ電流
を流すことができず、出力電圧に誤差が生じるおそれが
あつた。

【００１２】またこのように構成されたＤ／Ａ変換回路
１は、正常に動作させる上で最低限必要となる電源電圧
ＶCCが高く、今後ますます低電圧化の進む磁気記録媒体
の駆動回路に内蔵して用いるには適していない。すなわ
ち電源電圧ＶCCとして、トランジスタＱ１のエミツタに
接続される抵抗２Ｒに発生される電圧を 0.4〔Ｖ〕とす
ると、トランジスタＱ１のベース・エミツタ間に必要な
電圧ＶBE（0.75〔Ｖ〕）と、トランジスタＱ８のコレク
タ・エミツタ間に必要な電圧ＶCE（ 0.4〔Ｖ〕）と、カ
レントミラー回路４を構成するトランジスタＱ１０のベ
ース・エミツタ間に必要な電圧ＶBE（0.75〔Ｖ〕）及び
Ｑ１１のベース・エミツタ間に必要な電圧ＶBE（0.75
〔Ｖ〕）の総和に当たる3.05〔Ｖ〕の電圧が電源電圧と
して最低限必要となり、３〔Ｖ〕付近での動作条件が非
常に厳しいといつた問題があつた。

【００１３】本発明は以上の点を考慮してなされたもの
で、従来に比して一段と低い電源電圧によつても安定し
た動作を補償することができるデイジタルアナログ変換
回路を提案しようとするものである。

【００１４】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、各ビツトにそれぞれ対応するスイ
ツチ手段２をデイジタルデータの値に応じて切換制御
し、各ビツトの重みに応じた面積比を有するトランジス
タＱ１〜Ｑ７のうち当該スイツチ手段２によつて選択さ
れたトランジスタに電流を分流して流し込むことによ
り、各トランジスタの出力端に接続されたはしご型抵抗
回路網３にアナログ信号を発生させるデイジタルアナロ
グ変換回路において、所定の面積比を有する一対のトラ
ンジスタＱ２１及びＱ２２によつて差動対を形成し、か
つ当該一対のトランジスタＱ２１及びＱ２２に互いに大
きさが等しい電流を引き込むことにより、トランジスタ
の面積比に相当する電位差ΔＶBE（＝ΔＶBE1 −ΔＶBE
2 ）をベース及びエミツタ間に発生させ、第１及び第２
の基準電位として出力する基準電位発生手段１１を設
け、第１及び第２の基準電位を、上位ビツトに対応する
トランジスタの面積比を増やすことなくビツト数を増や
すために互いに異なるビツトに対応するにもかかわらず
同一面積に形成された第１及び第２のトランジスタＱ５
及びＱ６、Ｑ７にそれぞれ与えるようにする。

【００１５】

【作用】同一面積のトランジスタを仮想的に面積の異な
るトランジスタとして動作させる際に必要となる所定の
電位差でなる第１及び第２の基準電位を、所定の面積比
を有する一対のトランジスタＱ２１及びＱ２２の差動対
によつて構成され、かつ差動対をなす一対のトランジス
タＱ２１及びＱ２２に互いに大きさが等しい電流を引き
込むことにより発生することにしたことにより、従来に
比して狭い電源電圧範囲においても安定に変換動作する
デイジタルアナログ変換回路を得ることができる。

【００１６】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１７】図２との対応部分に同一符号を付して示す
図１において、１０は全体として６ビツトの分解能を有
するデイジタルアナログ変換回路を示し、18〔ｍＶ〕の
電位差を２対１の面積比を有するトランジスタＱ２１及
びＱ２２によつて構成される差動増幅回路１１によつて
発生し、Ｒ−２Ｒラダー抵抗網３をエミツタ抵抗とする
トランジスタＱ１〜Ｑ５及びＱ６、Ｑ７に与えることを
除いて同様の構成を有している。

【００１８】ここで差動増幅回路１１は、１対１の面積
比を有するトランジスタＱ２３及びＱ２４によつて構成
されるカレントミラー回路を能動負荷とし、２対１の面
積比を有するトランジスタＱ２１及びＱ２２に同じ大き
さの電流を供給することにより一対のトランジスタのベ
ース・エミツタ間に18〔ｍＶ〕の電位差が生じるように
なされている。

【００１９】また差動増幅回路１１は、トランジスタＱ
２１の同相出力をエミツタフオロア接続された２段のト
ランジスタＱ２５及びＱ２６を介してトランジスタＱ２
２のベースに帰還するようになされている。これにより
差動増幅回路１１は、デイジタルデータＤINに応じてＤ
／Ａ変換出力ＶOUT を与えるトランジスタＱ２１のベー
ス電圧が変動しても他方のトランジスタＱ２２のベース
電圧が0.18〔ｍＶ〕の電位差を保つたまま変動するよう
になされている。

【００２０】すなわちアナログ出力を与えるトランジス
タＱ１〜Ｑ５のベース電位が低下する場合にはこれに応
動してトランジスタＱ６及びＱ７のベース電圧を与える
トランジスタＱ２２のベース電位を低下させ、逆にアナ
ログ出力を与えるトランジスタＱ１〜Ｑ５のベース電位
が上昇する場合にはこれに応動してトランジスタＱ６及
びＱ７のベース電圧を与えるトランジスタＱ２２のベー
ス電圧を同様に上昇させる。

【００２１】因に差動増幅回路２１は、トランジスタＱ
２７〜Ｑ２９で構成されるカレントミラー回路１２及び
定電流源１３を電流源とし、定電流源１３によつて設定
された定電流をカレントミラー回路１２によつて折り返
し、トランジスタＱ２１及びＱ２２の共通エミツタに入
力するようになされている。

【００２２】以上の構成において、Ｄ／Ａ変換回路１０
は差動増幅回路１１によつて18〔ｍＶ〕の電位差を有す
る基準電圧を発生し、トランジスタＱ１〜Ｑ５及びＱ
６、Ｑ７のベースにそれぞれ与えることによりトランジ
スタＱ６、Ｑ７を仮想的に最小面積のトランジスタＱ５
の面積に対して２分の１の面積を有するトランジスタと
して動作させる。

【００２３】これにより最上位ビツトに対応するトラン
ジスタＱ１の面積は最小面積のトランジスタＱ５の面積
に対して１６倍で良く、通常６ビツトの分解能によつて
動作するＤ／Ａ変換回路に求められるトランジスタの最
大面積に対して２分の１の面積で良いため集積度を高め
ることができる。

【００２４】また差動増幅回路１１は、面積比の異なる
トランジスタＱ２１及びＱ２２によつて構成された差動
対に一段のカレントミラー回路を用いて同一電流値でな
る電流を供給するようになされているため、２段のカレ
ントミラー回路を用いて電流を折り返し、同じ大きさの
電流を面積比の異なる２つのトランジスタＱ８及びＱ９
に供給する従来型のＤ／Ａ変換回路に比して電流増幅率
ｈ_FEの影響による誤差を一段と小さくすることができ
る。

【００２５】また最下位ビツトを与えるトランジスタＱ
６及びＱ７のベース電圧はトランジスタＱ２６及び抵抗
Ｒ５によつて構成されるエミツタフオロア出力段を介し
て供給されるため、従来のようにトランジスタＱ６及び
Ｑ７のベース電流が１対のトランジスタに流れる電流に
対して直接誤差成分として重畳されるおそれをなくすこ
とができる。

【００２６】このときＤ／Ａ変換回路１０を動作させる
のに必要となる最低電源電圧ＶCCは、次のように求めら
れる。すなわちＲ−２Ｒラダー回路網３を構成する抵抗
２Ｒに発生する電位（ 0.4〔Ｖ〕）とし、トランジスタ
Ｑ１のベース・エミツタ間電圧ＶBE（0.75〔Ｖ〕）と
し、差動増幅回路１１を構成するトランジスタＱ２１の
ベース・エミツタ間電圧ＶBE（0.75〔Ｖ〕）及び電流源
１２を構成するトランジスタＱ２８のベース・エミツタ
間電圧ＶBE（0.75〔Ｖ〕）とすると、その総和によつて
求められる電源電圧の値は約 2.3〔Ｖ〕あることが分か
る。

【００２７】この電圧値は従来型のＤ／Ａ変換回路１に
最低限必要とされていた電源電圧の値（すなわち3.05
〔Ｖ〕）に比して0.75〔Ｖ〕も低い電圧値であり、低電
源電圧化の進む磁気記録系の回路においても十分対応す
ることができる。

【００２８】以上の構成によれば、２対１の面積比を有
するトランジスタＱ２１及びＱ２２によつて差動対を形
成し、かつ差動対にカレントミラー回路を接続して一対
のトランジスタＱ２１及びＱ２２に同じ大きさの電流を
流すようにしたことにより、一対のトランジスタＱ２１
及びＱ２２に18〔ｍＶ〕の差電圧を正確に発生すること
ができ、かつその電源電圧を従来回路に比して一段と低
下させることができる。

【００２９】なお上述の実施例においては、６ビツト分
解能を有するＤ／Ａ変換回路について述べたが、本発明
はこれに限らず、他の分解能によつて動作するＤ／Ａ変
換回路にも適用できる。

【００３０】また上述の実施例においては、18〔ｍＶ〕
の差電圧をＰＮＰ型のトランジスタＱ２１及びＱ２２に
よつて構成される差動対を用いて発生する場合について
述べたが、本発明はこれに限らず、ＮＰＮ型のトランジ
スタによつて差動対を構成する場合にも広く適用し得
る。

【００３１】さらに上述の実施例においては、最下位ビ
ツトに対応するトランジスタＱ６及びＱ７と上位のトラ
ンジスタＱ１〜Ｑ５に対応するトランジスタのベース電
圧に18〔ｍＶ〕の電位差を与えるため差動対を構成する
トランジスタＱ２１及びＱ２２の面積比を２対１に設定
する場合について述べたが、本発明はこれに限らず、設
定する差電圧の値に応じてトランジスタＱ２１及びＱ２
２の面積比は他の比率、例えば３対１に設定しても良
い。

【００３２】さらに上述の実施例においては、図１の構
成によつてなるＤ／Ａ変換回路をフロツピーデイスク駆
動回路におけるリード／ライトアンプ部に用いる場合に
ついて述べたが、本発明はこれに限らず、この種のＤ／
Ａ変換回路を内蔵する種々の電子機器にも適用し得る。

【００３３】

【発明の効果】上述のように本発明によれば、同一面積
のトランジスタを仮想的に面積の異なるトランジスタと
して動作させることにより上位ビツトに対応するトラン
ジスタの面積比が大きくならないようにしたデイジタル
アナログ変換回路において、同一面積のトランジスタを
異なる面積のトランジスタとして動作させる際に必要と
なる第１及び第２の基準電位を、所定の面積比を有する
一対のトランジスタＱ２１及びＱ２２の差動対によつて
構成され、かつ差動対をなす一対のトランジスタＱ２１
及びＱ２２に互いに大きさが等しい電流を引き込むよう
になされた基準電位発生手段を用いて発生することにし
たことにより、従来に比して狭い電源電圧範囲において
も安定に動作させることができる。

【図面の簡単な説明】

【図１】本発明によるデイジタルアナログ変換回路の一
実施例を示す接続図である。

【図２】従来のデイジタルアナログ変換回路の構成を示
す接続図である。

【符号の説明】

１、１０……Ｄ／Ａ変換回路、２……スチツチ回路、３
……Ｒ−２Ｒラダー回路網、４、５、１２、１３……電
流源、１１……差動増幅回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】各ビツトにそれぞれ対応するスイツチ手段
   をデイジタルデータの値に応じて切換制御し、各ビツト
   の重みに応じた面積比を有するトランジスタのうち当該
   スイツチ手段によつて選択されたトランジスタに電流を
   分流して流し込むことにより、各トランジスタの出力端
   に接続されたはしご型抵抗回路網にアナログ信号を発生
   させるデイジタルアナログ変換回路において、 所定の面積比を有する一対のトランジスタによつて差動
   対を形成し、かつ当該一対のトランジスタに互いに大き
   さが等しい電流を引き込むことにより、トランジスタの
   面積比に相当する電位差をベース及びエミツタ間に発生
   させ、第１及び第２の基準電位として出力する基準電位
   発生手段を具え、 上記第１及び第２の基準電位を、上位ビツトに対応する
   トランジスタの面積比を増やすことなくビツト数を増や
   すために互いに異なるビツトに対応するにもかかわらず
   同一面積に形成された第１及び第２のトランジスタにそ
   れぞれ与えることを特徴とするデイジタルアナログ変換
   回路。
2. 【請求項２】上記基準電位発生手段は、 能動負荷を用いた差動増幅器によつて形成されることを
   特徴とする請求項１に記載のデイジタルアナログ変換回
   路。
3. 【請求項３】上記差動対をなすトランジスタの面積比を
   ２対１とすることを特徴とする請求項２に記載のデイジ
   タルアナログ変換回路。