JPH06290137A - ディジタル制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 制御手段としてマイクロコンピュータを用い
たディジタル制御装置に関するもので、ＣＰＵが第１の
仕様の構成と第２の仕様の構成の違いを判別できるよう
にし、ソフトウエアの共用化を図ることを目的とする。 【構成】 第１の仕様では、第２の仕様で第１のＩＣ３
がチップセレクトされる絶対アドレスと第２のＩＣ７が
チップセレクトされる絶対アドレスの双方で、第１のＩ
Ｃ３がチップセレクトされ、かつ第１のＩＣ３内部の第
１のレジスタと第２のＩＣ７内部の第２のレジスタは同
じ相対アドレスに存在し、互いに異なるデータが読み出
されるよう構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータを
用いたディジタル制御装置に関するものである。

【０００２】

【従来の技術】近年、制御手段としてマイクロコンピュ
ータを用いたディジタル制御装置が広く利用されるよう
になってきた。

【０００３】以下に、従来のディジタル制御装置の構成
について図７を参照しながら説明する。

【０００４】図７（ａ）は第１の仕様を示すもので、１
は中央処理装置（以下ＣＰＵと略称する）、２はメモ
リ、３は第１のＩＣであり、各々はデータバス４，アド
レスバス５によって互いに結合されている。６はアドレ
スデコーダで、アドレスバス５の上位アドレスバス５ａ
がこれに入力されており、その出力信号ａ，ｂはメモリ
２と第１のＩＣ３のチップセレクト端子（以下ＣＳ端子
と略称する）にそれぞれ入力されている。

【０００５】また図７（ｂ）は第２の仕様を示すもの
で、第１の仕様の機能はそのまま含有し新たな機能を拡
充するため、（ａ）の第１の仕様の構成に加えて７の第
２のＩＣがデータバス４，アドレスバス５と結合され、
この第２のＩＣ７のＣＳ端子にはアドレスデコーダ６の
出力信号ｃが入力されている。

【０００６】以上の構成において、ＣＰＵ１がメモリ２
と第１のＩＣ３および第２のＩＣ７とデータの読み書き
を行う際には、まずＣＰＵ１がアドレスバス５にアドレ
スデータを出力する。次に、アドレスデコーダ６がこの
アドレスデータの上位データをデコードし対象となるデ
バイス、すなわちメモリ２，第１のＩＣ３もしくは第２
のＩＣ７のＣＳ端子をアクティブ状態とする。これによ
り対象となるデバイス内部のバスインターフェース回路
がアクティブ状態となった段階で、ＣＰＵ１はデータバ
ス４を介してデータの読み出し、あるいは書き込みを行
う。

【０００７】

【発明が解決しようとする課題】しかしながらこのよう
な従来の構成では、図７（ａ）の第１の仕様の構成と同
（ｂ）の第２の仕様の構成とでは、機能拡充のための第
２のＩＣ７が付加されているか否かが異なるだけにもか
かわらず、ＣＰＵ１が第１の仕様の構成と第２の仕様の
構成とを判別する手段を持たないため、プリント基板の
共用化は図れても本ディジタル制御装置を動作させる制
御プログラムすなわちソフトウエアの共用化は図ること
ができなかった。

【０００８】本発明は上記従来の課題を解決するもの
で、ＣＰＵ１が第１の仕様の構成と第２の仕様の構成の
違いを判別できるようにしソフトウエアの共用化を図る
ことを目的としている。

【０００９】

【課題を解決するための手段】本発明はこの目的を達成
するために、第１の仕様ではＣＰＵとメモリと内部に第
１のレジスタを有する第１のＩＣと、これらＣＰＵとメ
モリと第１のＩＣとを結合するデータバスとアドレスバ
スとを備え、第２の仕様ではこれらに加え、前記データ
バスとアドレスバスに結合された内部に第２のレジスタ
を有する第２のＩＣを備え、上記第１の仕様では、第２
の仕様で第１のＩＣがチップセレクトされる絶対アドレ
ス（ＣＰＵから見たときのメモリマップ上のアドレスな
ので、絶対アドレスと称することとする）と第２のＩＣ
がチップセレクトされる絶対アドレスの双方で第１のＩ
Ｃがチップセレクトされ、かつ第１のレジスタと第２の
レジスタは同じ相対アドレス（各ＩＣごとのローカルな
アドレスであり、内部のレジスタにその先頭を基準とし
て順に付けられているので、相対アドレスと称すること
とする）に存在し、互いに異なるデータが読み出される
構成を有している。

【００１０】

【作用】この構成によって、第１の仕様では第２の仕様
で第１のＩＣがチップセレクトされる絶対アドレスばか
りでなく、第２のＩＣがチップセレクトされる絶対アド
レスでも第１のＩＣがチップセレクトされる。そして、
第１のＩＣ内部には第１のレジスタが、第２のＩＣ内部
には第２のレジスタが同じ相対アドレスに存在するた
め、ＣＰＵから見ればメモリマップ上において第１の仕
様では、第２の仕様で第１のレジスタが配置されている
絶対アドレスばかりでなく、第２のレジスタが配置され
ている絶対アドレスにも第１のレジスタが配置されてい
ることとなる。

【００１１】さらに、第１のレジスタと第２のレジスタ
は互いに異なるデータが読み出されることから、このレ
ジスタの違いを検出すべく第２の仕様で第２のレジスタ
が配置されている絶対アドレスにてアクセスしデータを
読み出せば、ＣＰＵが第１の仕様と第２の仕様とを判別
することができる。

【００１２】したがって、制御プログラムの先頭でこの
ように判別を行い分岐処理させることで、第１の仕様と
第２の仕様との制御プログラムすなわちソフトウエアの
共用化を図ることができる。

【００１３】

【実施例】

（実施例１）以下、本発明の一実施例について図面を参
照しながら説明する。

【００１４】図１（ａ）は第１の仕様を示すもので、１
はＣＰＵ、２はメモリ、３は第１のＩＣであり、各々は
データバス４，アドレスバス５によって互いに結合され
ている。６はアドレスデコーダで、アドレスバス５の上
位アドレスバス５ａがこれに入力されている。以上は従
来例と同様の構成である。アドレスデコーダ６の出力信
号ａは従来例と同様にメモリ２のＣＳ端子に入力されて
いるが、出力信号ｂ，ｃは８のオア回路を通り信号ｄと
なった状態のものが第１のＩＣ３のＣＳ端子に入力され
ている。

【００１５】また図１（ｂ）は第２の仕様を示すもの
で、従来例の図７（ｂ）と同じ構成であり、図１（ａ）
の構成に加えて、機能拡充のための第２のＩＣ７がデー
タバス４，アドレスバス５と結合されている。アドレス
デコーダ６の出力信号ａ，ｂ，ｃは、メモリ２，第１の
ＩＣ３，第２のＩＣ７のそれぞれのＣＳ端子に入力され
ている。

【００１６】また、図２には第１のＩＣ３の内部に設け
られた第１のレジスタ９と、第２のＩＣ７の内部に設け
られた第２のレジスタ１０を示している。第１のレジス
タ９と第２のレジスタ１０は共に相対アドレスが０であ
る読み出し可能レジスタで、前者はビット７が０に、後
者はビット７が１に固定されている。

【００１７】以上の構成において動作を説明すると、図
１（ａ）の第１の仕様では、８のオア回路が作用して図
１（ｂ）の第２の仕様で第１のＩＣ３がチップセレクト
される絶対アドレスばかりでなく、第２のＩＣ７がチッ
プセレクトされる絶対アドレスでも第１のＩＣ３がチッ
プセレクトされる。

【００１８】すなわちＣＰＵ１から見れば、これは図３
のメモリマップに示すように（ａ）の第１の仕様では、
（ｂ）の第２の仕様で第１のＩＣ３のレジスタ（第１の
レジスタ９を含む）が配置されている絶対アドレス（図
３ではこの先頭の絶対アドレスをＢで示す）ばかりでな
く、第２のＩＣ７のレジスタ（第２のレジスタ１０を含
む）が配置されている絶対アドレス（図３ではこの先頭
の絶対アドレスをＣで示す）にも、第１のＩＣ３のレジ
スタが配置されていることとなる。

【００１９】第１のレジスタ９と第２のレジスタ１０は
共に相対アドレスが０であるので、第１の仕様では絶対
アドレスＢと絶対アドレスＣの両方に第１のレジスタ９
が、また第２の仕様では絶対アドレスＢに第１のレジス
タ９が絶対アドレスＣに第２のレジスタ１０が配置され
ていることとなる。

【００２０】そして、以上の内容を利用してＣＰＵ１が
行う制御プログラムの概略を示したものが図４のフロー
チャートである。まず、１１の処理で絶対アドレスＣに
あるレジスタのデータを読み出す。次に、１２の条件分
岐処理で１１の処理で読み出したデータのビット７が０
であるか、あるいは１かによって分岐する。ビット７が
０であった場合１３の第１の仕様の制御処理を行い、ビ
ット７が１であった場合１４の第２の仕様の制御処理を
行う。

【００２１】以上のように本実施例によれば、メモリマ
ップ上の同じ絶対アドレスＣに第１の仕様では第１のレ
ジスタ９を、第２の仕様では第２のレジスタ１０を配置
し、なおかつ、その２つのレジスタから読み出されるデ
ータは必ず互いに異なるよう構成したことにより、ＣＰ
Ｕ１が第１の仕様と第２の仕様との構成の違いを判別す
ることができるため、第１の仕様と第２の仕様との制御
プログラムすなわちソフトウエアの共用化を図ることが
できる。この共用化を図ることによって品種が統合さ
れ、単一品種の生産が増えることとなり生産コストを低
減することができる。これは、第１の仕様と第２の仕様
のどちらか一方、あるいは双方の生産量が少ない場合に
特に有効である。また、ソフトウエア管理作業の軽減が
図れることはいうまでもない。

【００２２】（実施例２）本発明の第２の実施例につい
て以下に説明する。

【００２３】第１のＩＣ３と第２のＩＣ７には、同じ相
対アドレスに読み出しと書き込みの両方が可能なレジス
タが存在することを除いて上記第１の実施例と同じ構成
であり、回路ブロック図は図１と同じである。

【００２４】図５は第１のＩＣ３の内部に設けられた第
１のレジスタ１５と、第２のＩＣ７の内部に設けられた
第２のレジスタ１６を示している。第１のレジスタ１５
と第２のレジスタ１６は、ともに相対アドレスが１であ
る読み出しと書き込みの両方が可能なレジスタで、デー
タを書き込んだ後続けて読み出した場合その書き込んだ
データが読み出されるため、データ書き込み動作の検証
を行うことができる。

【００２５】回路構成が第１の実施例と同じであるので
メモリマップも図３と同様になる。第１のレジスタ１５
と第２のレジスタ１６はともに相対アドレスが１である
ので、第１の仕様では絶対アドレス（Ｂ＋１）と絶対ア
ドレス（Ｃ＋１）の両方に第１のレジスタ１５が配置さ
れていることとなる。よって、絶対アドレス（Ｂ＋１）
の方のレジスタに書き込みを行えば、同じ絶対アドレス
（Ｂ＋１）からその書き込んだデータが読み出されるば
かりでなく、絶対アドレス（Ｃ＋１）からもそれと同じ
データが読み出される。

【００２６】しかし、第２の仕様では絶対アドレス（Ｂ
＋１）に第１のレジスタ１５が絶対アドレス（Ｃ＋１）
に第２のレジスタ１６が配置されており、第１の仕様の
ようにメモリマップ上に同じレジスタが２カ所に配置さ
れていないので、このようなことは起こらない。

【００２７】そして、以上の内容を利用してＣＰＵ１が
行う制御プログラムの概略を示したものが図６のフロー
チャートである。まず、１７の処理で絶対アドレス（Ｃ
＋１）にあるレジスタにデータ００Ｈを書き込み、絶対
アドレス（Ｃ＋１）にあるレジスタを初期化する。次
に、１８の処理で絶対アドレス（Ｂ＋１）にあるレジス
タすなわち第１のレジスタ１５にデータＦＦＨを書き込
み、１９の処理で絶対アドレス（Ｃ＋１）にあるレジス
タからデータを読み出す。そして、２０の条件分岐処理
で１９の処理で読み出したデータがＦＦＨか００Ｈかに
よって分岐する。ＦＦＨであった場合２１の第１の仕様
の制御処理を行い、００Ｈであった場合２２の第２の仕
様の制御処理を行う。ここで、１７の初期化処理する絶
対アドレスと１９の処理で読み出す絶対アドレスが（Ｂ
＋１）に、１８の処理で書き込む絶対アドレスが（Ｃ＋
１）に入れ替わっていてもよいことはいうまでもない。

【００２８】以上のように本実施例によれば、メモリマ
ップ上の同じ絶対アドレス（Ｃ＋１）に第１の仕様では
第１のレジスタ１５を、第２の仕様では第２のレジスタ
１６を配置し、なおかつ、その２つのレジスタから読み
出されるデータは、１７の初期化処理および１８の第１
のレジスタ１５への書き込み処理によって必ず互いに異
なるよう構成したことにより、ＣＰＵ１が第１の仕様と
第２の仕様との構成の違いを判別することができる。よ
って第１の実施例と同じく、第１の仕様と第２の仕様と
の制御プログラムすなわちソフトウエアの共用化を図る
ことができる。

【００２９】さらに、第１の実施例では第１のＩＣ３と
第２のＩＣ７の内部のレジスタに判別用の固定されたビ
ットを必要としたが、本実施例ではその必要はなくレジ
スタが読み出しと書き込みの両方が可能であればよい。
一般にＩＣのレジスタはデータ書き込み操作の検証が行
えるようにそのようになっているものであり、また、制
御プログラムの立ち上がりの一時期にレジスタに任意の
データを書き込んでも特に問題にならないことが多い。
したがって、本実施例は第１のＩＣ３と第２のＩＣ７が
カスタムメイドでない汎用のＩＣである場合にも適用す
ることができる。

【００３０】なお本実施例の第１の仕様では、アドレス
デコーダ６の出力信号ｂ，ｃをオア回路８を通し第１の
ＩＣ３のＣＳ端子に入力することによって、第２の仕様
で第１のＩＣ３がチップセレクトされる絶対アドレスと
第２のＩＣ７がチップセレクトされる絶対アドレスの双
方で、第１のＩＣ３がチップセレクトされるように構成
されているが、メモリマップ上で他のデバイス（本実施
例では２のメモリ）と配置が重なることがなければこれ
はアドレスデコーダ６を簡略化し、上位アドレスバス５
ａの中の最下位アドレス線は除いてデコードした信号を
第１のＩＣ３のＣＳ端子に入力することで行ってもよ
い。

【００３１】この場合ＣＰＵ１から見ると、メモリマッ
プ上に第１のＩＣ３のレジスタが連続して２カ所に現れ
るので、第２の仕様でこの部分に第１のＩＣ３のレジス
タと第２のＩＣ７のレジスタを配置すればよく、このよ
うにすれば前述した実施例と同様の効果が得られるとと
もに、アドレスデコーダ６の簡略化によるコストダウン
が図れる。

【００３２】

【発明の効果】本発明は第１の仕様では、第２の仕様で
第１のＩＣがチップセレクトされる絶対アドレスと第２
のＩＣがチップセレクトされる絶対アドレスの双方で第
１のＩＣがチップセレクトされ、かつ第１のＩＣ内部の
第１のレジスタと第２のＩＣ内部の第２のレジスタは同
じ相対アドレスに存在し、互いに異なるデータが読み出
されるようにしたことによりＣＰＵが第１の仕様と第２
の仕様とを判別することができ、第１の仕様と第２の仕
様とのソフトウエアの共用化を図ることができる。これ
により、第１の仕様と第２の仕様とを判別するための専
用の設定用入力ポート等を設けることなくして、生産コ
スト低減の困難な多品種少量生産に適する優れたディジ
タル制御装置を実現できるものである。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施例における第１の
仕様のディジタル制御装置の回路ブロック図 （ｂ）は第１の実施例における第２の仕様のディジタル
制御装置の回路ブロック図

【図２】第１の実施例におけるディジタル制御装置のレ
ジスタ図

【図３】（ａ）は第１の実施例における第１の仕様のデ
ィジタル制御装置のメモリマップ図 （ｂ）は第１の実施例における第２の仕様のディジタル
制御装置のメモリマップ図

【図４】第１の実施例におけるディジタル制御装置のフ
ローチャート図

【図５】本発明の第２の実施例におけるディジタル制御
装置のレジスタ図

【図６】第２の実施例におけるディジタル制御装置のフ
ローチャート図

【図７】（ａ）は従来の第１の仕様のディジタル制御装
置の回路ブロック図 （ｂ）は従来の第２の仕様のディジタル制御装置の回路
ブロック図

【符号の説明】

１ ＣＰＵ ２ メモリ ３ 第１のＩＣ ４ データバス ５ アドレスバス ７ 第２のＩＣ ８ オア回路 ９ 第１のレジスタ １０ 第２のレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１の仕様では、ＣＰＵとメモリと内部に
   第１のレジスタを有する第１のＩＣと、これらＣＰＵと
   メモリと第１のＩＣとを結合するデータバスとアドレス
   バスとを備え、第２の仕様では、これらに加え、前記デ
   ータバスとアドレスバスに結合された内部に第２のレジ
   スタを有する第２のＩＣとを備え、前記第１の仕様で
   は、第２の仕様で第１のＩＣがチップセレクトされる絶
   対アドレスと第２のＩＣがチップセレクトされる絶対ア
   ドレスの双方で、第１のＩＣがチップセレクトされ、か
   つ前記第１のレジスタと第２のレジスタは同じ相対アド
   レスに存在し、互いに異なるデータが読み出されること
   を特徴とするディジタル制御装置。