JPH06283685A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH06283685A JPH06283685A JP5067218A JP6721893A JPH06283685A JP H06283685 A JPH06283685 A JP H06283685A JP 5067218 A JP5067218 A JP 5067218A JP 6721893 A JP6721893 A JP 6721893A JP H06283685 A JPH06283685 A JP H06283685A
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- electrode
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- storage electrode
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Abstract
(57)【要約】
【目的】 高集積化に優れた半導体記憶装置の製造方法
を提供する。 【構成】 半導体基板上にスイッチング用素子を形成
し、このスイッチング用素子の一方の電極に接続される
積層型電荷蓄積電極となるポリシリコン層３を形成し、
粒径が０．２μｍ以下からなる単分散粒子４をこのポリ
シリコン層３上に均一に塗布し、この単分散粒子４をマ
スクに異方性エッチングを行い、電荷蓄積電極９の表面
に柱状凹凸８を形成する。 【効果】 電荷蓄積電極の表面積を大きくできるため大
容量が期待でき、粒径の揃った単分散粒子を凹凸形成の
マスクとして用いるため形状制御が容易で容量ばらつき
の小さな電荷蓄積電極の形成が可能となる。
を提供する。 【構成】 半導体基板上にスイッチング用素子を形成
し、このスイッチング用素子の一方の電極に接続される
積層型電荷蓄積電極となるポリシリコン層３を形成し、
粒径が０．２μｍ以下からなる単分散粒子４をこのポリ
シリコン層３上に均一に塗布し、この単分散粒子４をマ
スクに異方性エッチングを行い、電荷蓄積電極９の表面
に柱状凹凸８を形成する。 【効果】 電荷蓄積電極の表面積を大きくできるため大
容量が期待でき、粒径の揃った単分散粒子を凹凸形成の
マスクとして用いるため形状制御が容易で容量ばらつき
の小さな電荷蓄積電極の形成が可能となる。
Description
【０００１】
【産業上の利用分野】この発明は、容量素子を有する半
導体記憶装置の製造方法に関するものである。
導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）に代表される半導体記憶装置に
おいては、ポリシリコン膜を電荷蓄積電極に用いる積層
型のメモリセル構造が採用されているが、素子の高集積
化が進むにつれて十分な蓄積容量を得るために電荷蓄積
電極の表面積を増大させる様々な工夫がなされている。
その１つの方法として、電荷蓄積電極の表面に凹凸を形
成したものがある（T.Mine et.al.:"Capacitance-Enhan
ced Stacked-Capacitor with Engraved StorageElectro
de for Deep Submicron DRAMs"(Extended Abstract of
the 21st Conference on Soled State Devices and Mat
erials,Tokyo,1989)pp.137-140 参照) 。
ス・メモリ（ＤＲＡＭ）に代表される半導体記憶装置に
おいては、ポリシリコン膜を電荷蓄積電極に用いる積層
型のメモリセル構造が採用されているが、素子の高集積
化が進むにつれて十分な蓄積容量を得るために電荷蓄積
電極の表面積を増大させる様々な工夫がなされている。
その１つの方法として、電荷蓄積電極の表面に凹凸を形
成したものがある（T.Mine et.al.:"Capacitance-Enhan
ced Stacked-Capacitor with Engraved StorageElectro
de for Deep Submicron DRAMs"(Extended Abstract of
the 21st Conference on Soled State Devices and Mat
erials,Tokyo,1989)pp.137-140 参照) 。
【０００３】以下図面を参照しながら、上記した従来の
半導体記憶装置の製造方法について説明する。図３は電
荷蓄積電極の形成方法を示す工程断面図である。まず、
図３（ａ）に示すように、ｎ型シリコン基板からなる半
導体基板１を選択酸化し素子分離用絶縁膜（分離領域）
２を設け、その上に膜厚約６００ｎｍのポリシリコン層
３を減圧化学気相成長法（ＬＰＣＶＤ：Low Pressure C
hemicalVaper Deposision) により堆積する。つぎに、
ＰＯＣ１2 を用いて燐拡散を行った後、このポリシリコ
ン層３上にスピン・オン・グラス（ＳＯＧ）３２とレジ
スト粒子３１の混合液を塗布する。この混合液内ではレ
ジスト粒子３１はその大きな表面張力のためＳＯＧ３２
中に微小粒子を形成する。
半導体記憶装置の製造方法について説明する。図３は電
荷蓄積電極の形成方法を示す工程断面図である。まず、
図３（ａ）に示すように、ｎ型シリコン基板からなる半
導体基板１を選択酸化し素子分離用絶縁膜（分離領域）
２を設け、その上に膜厚約６００ｎｍのポリシリコン層
３を減圧化学気相成長法（ＬＰＣＶＤ：Low Pressure C
hemicalVaper Deposision) により堆積する。つぎに、
ＰＯＣ１2 を用いて燐拡散を行った後、このポリシリコ
ン層３上にスピン・オン・グラス（ＳＯＧ）３２とレジ
スト粒子３１の混合液を塗布する。この混合液内ではレ
ジスト粒子３１はその大きな表面張力のためＳＯＧ３２
中に微小粒子を形成する。
【０００４】つぎに、同図（ｂ）に示すように、１６０
℃でベークした後ＳＯＧ３２のみをＨＦ系の溶液中で選
択的に除去することによってレジスト粒子３１だけがポ
リシリコン層３上に残る。つぎに、同図（ｃ）に示すよ
うに、このレジスト粒子３１をマスクとしてポリシリコ
ン層３を異方性エッチングした後、このレジスト粒子３
１を除去すると表面に凹凸を持った粗面化ポリシリコン
層３を得ることができる。その後、電荷蓄積電極部分に
レジストパターンを形成し、このレジストをマスクにポ
リシリコン層３を除去し、電荷蓄積電極３３を得る。
℃でベークした後ＳＯＧ３２のみをＨＦ系の溶液中で選
択的に除去することによってレジスト粒子３１だけがポ
リシリコン層３上に残る。つぎに、同図（ｃ）に示すよ
うに、このレジスト粒子３１をマスクとしてポリシリコ
ン層３を異方性エッチングした後、このレジスト粒子３
１を除去すると表面に凹凸を持った粗面化ポリシリコン
層３を得ることができる。その後、電荷蓄積電極部分に
レジストパターンを形成し、このレジストをマスクにポ
リシリコン層３を除去し、電荷蓄積電極３３を得る。
【０００５】さらに、同図（ｄ）に示すように、この粗
面化ポリシリコン層の表面に厚さ約５ｎｍの窒化シリコ
ンをＬＰＣＶＤ法で堆積し、表面を酸化して容量絶縁膜
（誘電体膜）６を形成し、この容量絶縁膜６を介してプ
レート電極７を形成する。
面化ポリシリコン層の表面に厚さ約５ｎｍの窒化シリコ
ンをＬＰＣＶＤ法で堆積し、表面を酸化して容量絶縁膜
（誘電体膜）６を形成し、この容量絶縁膜６を介してプ
レート電極７を形成する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、表面張力を利用した粒子を用いるた
め、レジスト粒子の大きさや密度のコントロールが難し
く、設計通りの容量を均一に得るのが難しい。この発明
は、上記問題点に鑑み、ばらつきが小さく、大きな表面
積をもつ電荷蓄積電極を有する半導体記憶装置を提供す
ることを目的とする。
ような構成では、表面張力を利用した粒子を用いるた
め、レジスト粒子の大きさや密度のコントロールが難し
く、設計通りの容量を均一に得るのが難しい。この発明
は、上記問題点に鑑み、ばらつきが小さく、大きな表面
積をもつ電荷蓄積電極を有する半導体記憶装置を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】この発明の半導体記憶装
置の製造方法は、半導体基板上に積層型電荷蓄積電極を
形成する工程と、この積層型電荷蓄積電極上に単分散粒
子を均一に塗布する工程と、この単分散粒子をマスクに
して異方性エッチングを行う工程とを含む。
置の製造方法は、半導体基板上に積層型電荷蓄積電極を
形成する工程と、この積層型電荷蓄積電極上に単分散粒
子を均一に塗布する工程と、この単分散粒子をマスクに
して異方性エッチングを行う工程とを含む。
【０００８】
【作用】この発明によれば、電荷蓄積電極表面に柱状に
凹凸を形成し表面積を大きくできるため、大容量が期待
できる。また、粒径の揃った単分散粒子を凹凸形成のマ
スクとして用いるため形状制御が容易で容量ばらつきの
小さな電荷蓄積電極の形成が可能となる。
凹凸を形成し表面積を大きくできるため、大容量が期待
できる。また、粒径の揃った単分散粒子を凹凸形成のマ
スクとして用いるため形状制御が容易で容量ばらつきの
小さな電荷蓄積電極の形成が可能となる。
【０００９】
【実施例】以下この発明の一実施例の半導体記憶装置に
ついて、図１および図２を参照しながら説明する。図１
は電荷蓄積電極の形成方法を示す工程断面図である。ま
ず、図１（ａ）に示すように、ｎ型シリコン基板からな
る半導体基板１を選択酸化し素子分離用絶縁膜（分離領
域）２を設け、その上に膜厚約６００ｎｍのポリシリコ
ン層３を減圧化学気相成長法（ＬＰＣＶＤ：Low Pressu
re ChemicalVaper Deposision) により堆積する。つぎ
に、ＰＯＣ１2 を用いて燐拡散を行った後、このポリシ
リコン層３上に溶剤中５に混ぜられたポリスチレン粒子
の単分子エアロゾル（粒径０．０７μｍ、標準偏差３％
以下）からなる単分散粒子４を均一に塗布する。
ついて、図１および図２を参照しながら説明する。図１
は電荷蓄積電極の形成方法を示す工程断面図である。ま
ず、図１（ａ）に示すように、ｎ型シリコン基板からな
る半導体基板１を選択酸化し素子分離用絶縁膜（分離領
域）２を設け、その上に膜厚約６００ｎｍのポリシリコ
ン層３を減圧化学気相成長法（ＬＰＣＶＤ：Low Pressu
re ChemicalVaper Deposision) により堆積する。つぎ
に、ＰＯＣ１2 を用いて燐拡散を行った後、このポリシ
リコン層３上に溶剤中５に混ぜられたポリスチレン粒子
の単分子エアロゾル（粒径０．０７μｍ、標準偏差３％
以下）からなる単分散粒子４を均一に塗布する。
【００１０】通常、粒子と呼ばれる物の中には、一次粒
子とそれが凝集してできる二次粒子とがあるが、単分散
粒子とは二次粒子を作らない一次粒子のことをいう。そ
の作成方法は、文献、例えば、"The first product mad
e in Space : Monodisperselatex Particles." VANDERH
OFF J W (Lehigh Univ. PA,USA) Pap Am Inst Aeronaut
Astronaut No.AIAA-87-389 Page.8 '87 に詳しく記載
されている。
子とそれが凝集してできる二次粒子とがあるが、単分散
粒子とは二次粒子を作らない一次粒子のことをいう。そ
の作成方法は、文献、例えば、"The first product mad
e in Space : Monodisperselatex Particles." VANDERH
OFF J W (Lehigh Univ. PA,USA) Pap Am Inst Aeronaut
Astronaut No.AIAA-87-389 Page.8 '87 に詳しく記載
されている。
【００１１】また、単分散粒子としては、ポリスチレン
粒子以外には、例えば金属類、金属カルコゲナイト類、
金属塩類および鉱物関連の物質等の単分散コロイド粒子
があり、それを説明する文献としては、 "単分散粒子の
造り方" 杉本 忠夫（富士写真フィルム 足柄研）日本
金属学会会報 Vol.26 No.4 Page272-281 '87がある。つ
ぎに、同図（ｂ）に示すように、約１２０℃でベークし
溶剤５を蒸発させることによってポリスチレン粒子から
なる単分散粒子４だけがポリシリコン層３上に残る。
粒子以外には、例えば金属類、金属カルコゲナイト類、
金属塩類および鉱物関連の物質等の単分散コロイド粒子
があり、それを説明する文献としては、 "単分散粒子の
造り方" 杉本 忠夫（富士写真フィルム 足柄研）日本
金属学会会報 Vol.26 No.4 Page272-281 '87がある。つ
ぎに、同図（ｂ）に示すように、約１２０℃でベークし
溶剤５を蒸発させることによってポリスチレン粒子から
なる単分散粒子４だけがポリシリコン層３上に残る。
【００１２】つぎに、同図（ｃ）に示すように、この単
分散粒子４をマスクとしてポリシリコン層３を約４００
ｎｍ程度異方性エッチングした後、この単分散粒子４を
除去すると表面に高さ４００ｎｍの柱状凹凸８を持った
粗面化ポリシリコン層を得ることができる。その後、電
荷蓄積電極部分にレジストパターンを形成し、このレジ
ストをマスクにポリシリコン層３を除去すると図２に示
すような電荷蓄積電極９が形成される。
分散粒子４をマスクとしてポリシリコン層３を約４００
ｎｍ程度異方性エッチングした後、この単分散粒子４を
除去すると表面に高さ４００ｎｍの柱状凹凸８を持った
粗面化ポリシリコン層を得ることができる。その後、電
荷蓄積電極部分にレジストパターンを形成し、このレジ
ストをマスクにポリシリコン層３を除去すると図２に示
すような電荷蓄積電極９が形成される。
【００１３】さらに、図１（ｄ）に示すように、この粗
面化ポリシリコン層８の表面に厚さ約５ｎｍの窒化シリ
コンをＬＰＣＶＤ法で堆積し表面を酸化し容量絶縁膜
（誘電体膜）６を形成しこの容量絶縁膜６を介してプレ
ート電極７を形成することによって容量素子が完成す
る。なお、電荷蓄積電極に接続されるスイッチング素子
は、半導体基板１内に形成される。
面化ポリシリコン層８の表面に厚さ約５ｎｍの窒化シリ
コンをＬＰＣＶＤ法で堆積し表面を酸化し容量絶縁膜
（誘電体膜）６を形成しこの容量絶縁膜６を介してプレ
ート電極７を形成することによって容量素子が完成す
る。なお、電荷蓄積電極に接続されるスイッチング素子
は、半導体基板１内に形成される。
【００１４】この実施例では、先に柱状凹凸８を形成し
た後、レジストをマスクに電荷蓄積電極９を所定形状に
形成したが、電荷蓄積電極９を所定形状に形成してか
ら、その表面に柱状凹凸８を形成してもよい。以上のよ
うに、この実施例によれば、高さ６００ｎｍ、短辺０．
５μｍ、長辺１．４μｍの電荷蓄積電極を考えた場合、
ポリシリコン層上に何の凹凸もつけない場合の表面積は
２．９８μｍ2 であるのに対し、この電荷蓄積電極上に
１００個の柱状の凹凸をつけることで表面積は１０．２
６μｍ2 と約３．４倍の大容量を確保することが可能と
なる。
た後、レジストをマスクに電荷蓄積電極９を所定形状に
形成したが、電荷蓄積電極９を所定形状に形成してか
ら、その表面に柱状凹凸８を形成してもよい。以上のよ
うに、この実施例によれば、高さ６００ｎｍ、短辺０．
５μｍ、長辺１．４μｍの電荷蓄積電極を考えた場合、
ポリシリコン層上に何の凹凸もつけない場合の表面積は
２．９８μｍ2 であるのに対し、この電荷蓄積電極上に
１００個の柱状の凹凸をつけることで表面積は１０．２
６μｍ2 と約３．４倍の大容量を確保することが可能と
なる。
【００１５】
【発明の効果】この発明の半導体記憶装置の製造方法に
よれば、電荷蓄積電極表面に柱状の凹凸を形成し表面積
を大きくできるため、大容量が期待できる。また、粒径
のそろった単分散粒子を凹凸形成のマスクとして用いる
ため、形状制御が容易で容量ばらつきの小さな電荷蓄積
電極の形成が可能となる。
よれば、電荷蓄積電極表面に柱状の凹凸を形成し表面積
を大きくできるため、大容量が期待できる。また、粒径
のそろった単分散粒子を凹凸形成のマスクとして用いる
ため、形状制御が容易で容量ばらつきの小さな電荷蓄積
電極の形成が可能となる。
【図１】この発明の一実施例における半導体記憶装置の
電荷蓄積電極の製造方法を説明するための工程断面図で
ある。
電荷蓄積電極の製造方法を説明するための工程断面図で
ある。
【図２】図１の製造方法により形成された電荷蓄積電極
の斜視図である。
の斜視図である。
【図３】従来例における半導体記憶装置の電荷蓄積電極
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
１ 半導体基板 ２ 素子分離用絶縁膜 ３ ポリシリコン層 ４ 単分散粒子 ５ 溶剤 ６ 容量絶縁膜 ７ プレート電極 ８ 柱状凹凸 ９ 電荷蓄積電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 昌三 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小川 久 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 岩井 弘尚 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (2)
- 【請求項１】 半導体基板上に積層型電荷蓄積電極を形
成する工程と、この積層型電荷蓄積電極上に単分散粒子
を均一に塗布する工程と、この単分散粒子をマスクにし
て異方性エッチングを行う工程とを含む半導体記憶装置
の製造方法。 - 【請求項２】 単分散粒子の粒径が０．２μｍ以下であ
る請求項１記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5067218A JPH06283685A (ja) | 1993-03-26 | 1993-03-26 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5067218A JPH06283685A (ja) | 1993-03-26 | 1993-03-26 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283685A true JPH06283685A (ja) | 1994-10-07 |
Family
ID=13338560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5067218A Pending JPH06283685A (ja) | 1993-03-26 | 1993-03-26 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283685A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917975A (ja) * | 1995-06-30 | 1997-01-17 | Nec Corp | 凸凹シリコン膜の形成方法と半導体メモリデバイス |
-
1993
- 1993-03-26 JP JP5067218A patent/JPH06283685A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917975A (ja) * | 1995-06-30 | 1997-01-17 | Nec Corp | 凸凹シリコン膜の形成方法と半導体メモリデバイス |
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