JPH0627771B2 - 半導体素子のテスト方法 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体素子のテスト方法に係り、特に主端子の
少なくとも一方が外部から電気的絶縁されている半導体
素子に好適なテスト方法に関する。

〔発明の背景〕

少なくとも一対の主端子及び制御端子を有する半導体制
御素子の一例となるトランジスタがオン・オフの機能を
有しているか否かのテスト方法には種々の方法があるが
いずれもコレクタ・エミツタ（あるいはドレイン・ソー
ス）間に直流のバイアスを加え、ベースに電流（あるい
はゲートに電圧）バイアスを加えて、そのときのコレク
タ（あるいはドレイン）電流をチエツクする方法を基本
とする。この方法はトランジスタの三端子が取り出され
れば極めて単純に実施できるが、三端子のうち、どれか
一つ端子が取り出せないとテストができない。これは回
路を作ることができないためで、端子の取り出せない素
子をテストするためには全く新しいテスト方法が必要で
ある。

以上の説明を具体的素子例で示すと第２図，第３図のよ
うになる。第２図は汎用のＭＯＳ（金属酸化膜半導体）
トランジスタ１を表わし、通常、ドレイン端子２、ソー
ス端子３、ゲート端子４が外部に出ている。この素子が
スイツチとして使用できるかをチエツクするには、ドレ
イン・ソース間に直流電圧を外部より印加し、ゲート端
子４に電圧を印加すればドレインもしくはソースに電流
が流れるので、オン機能のテストができる（若し、ＭＯ
Ｓトランジスタ１にスイツチの機能がなければ、電流は
流れない）。

しかし、この方法は第３図に示すようなスイツチの一端
が開放になつており、接続端子が取り出せない素子には
適用できない。即ち、この素子１ではドレイン端子が２
Ａの状態で開放されており外部よりコンタクトをとるこ
とができない。

このように端子が外部に取り出されていない素子の一例
としては液晶、ＥＬ等の表示体をもちいたアクテイブマ
トリクス表示デバイスがあり、これには第３図の素子が
極めて多数個集積化されている。このデバイスに関する
テスト方法としては特開昭57−38498 号公報等に記載さ
れている。これは一定時間経過後のコンデンサの蓄積電
荷量の変化によつて素子のリーク状態を判定することに
より、液晶表示に使用するアクテイブマトリクス基板の
欠陥の有無とアドレスとを測定する発明である。これら
の従来例では液晶を封入した後に、テストを行なうた
め、仮にトランジスタに欠陥があつた場合は、液晶も無
駄になつてしまうという問題点を有している。また、こ
れらの発明はテストのための回路を表示内に包含するこ
とを前提としており、このためデバイスの面積を小さく
することは困難であつた。

〔発明の目的〕

本発明の目的は半導体素子の主端子の少なくとも外部か
ら電気的に絶縁されている場合でもそのオン・オフ等の
機能をチエツクできるテスト方法を提供するにある。

〔発明の概要〕

上記目的を達成する本発明の第１の特徴とするところ
は、少なくとも一方の主端子、他方の主端子、制御端子
を有する半導体素子に於いて、 (ａ)上記一方の主端子または上記他方の主端子の少なく
とも一方に誘電体を介して時間的に変化する電圧を印加
し、 (ｂ)上記制御端子に上記半導体素子の導通及び非導通を
制御する制御信号を印加し、 (ｃ)上記一方の主端子、上記端子の主端子、上記制御端
子を少なくとも一つに流れる主として変位電流を検出す
ることによつて、 上記半導体素子のテストを行なうことにある。

本発明の第２の特徴とするところは、複数の一方の信号
線と、 該一方の信号線と交差する複数の他方の信号線と、 上記複数の一方の信号線と上記複数の他方の信号線との
各交点に設けられ、かつ、上記複数の一方の信号線の少
なくとも一つに接続される制御端子と、上記複数の他方
の信号線の少なくとも一つに接続される一方の主端子
と、他方の主端子とを有する半導体素子と、 を具備するものに於いて、 (ａ)少なくとも上記他方の主端子に誘電体を介して時間
的に変化する電圧を印加し、 (ｂ)上記制御端子に上記一方の信号線を介して上記半導
体素子の導通及び非導通を制御する制御信号を印加し、 (ｃ)上記一方の主端子、上記他方の主端子、上記制御端
子の少なくとも一つに流れる主として変位電流を検出す
ることによつて 上記半導体素子のテストを行なうことにある。

〔発明の実施例〕

第１図に本発明の原理を示す。従来の例と同じ構成物に
関しては同一の番号を付してある。図中、半導体素子の
一例となるトランジスタ１は、制御端子となる端子４と
一方の主端子となるソース端子３は外部に取り出されて
いるが他方の主端子となるドレイン端子は取り出されて
おらず例えばデバイス上で２Ａのように（点線で示す）
開放状態となつている。このトランジスタ１のスイツチ
作用あるいは増幅作用等いわゆるトランジスタ作用を調
べるためには開放状態となつているドレイン端子を外部
に電気的に接続しなければならない。本実施例ではドレ
イン端子付近に存在する静電容量を通して外部からｄｖ
／ｄｔが実質的に一定なランプ電圧Ｖ_DSを加えること
で、電気的には絶縁状態のドレイン端子を通じて回路を
閉じている。ランプ電圧発生器８に接続用端子７を通し
てトランジスタ１のドレイン付近に位置される。この端
子７とドレインとの間には静電容量Ｃ_Ｓの誘電体が存在
するので、ランプ電圧Ｖ_DSが上昇中は静電誘導によつて
端子７からトランジスタ１に向つて変位電流が流れ８−
７−１−３の間で回路が構成され閉じた状態となる。

このランプ電圧上昇中にゲート端子４に電圧Ｖ_Gを加え
るとトランジスタ１はオフからオン状態になり電流ｉ_Ｄ
に変化が起きる。この変化を捕えることでトランジスタ
１のオン・オフ作用あるいは増幅作用をテストすること
ができる。

第４図は本発明の原理波形を、第５図は動作説明のため
のトランジスタの等価回路を、第６図はトランジスタの
動作を特に動作点の移動を、それぞれ示したものであ
る。

ランプ電圧Ｖ_DSが時刻ｔ_０でその立上りが開始されると
電流ｉ_Ｄは０から立上り、ある一定値Ｉ_１になる。電流
Ｉ_１は静電容量Ｃ_Ｓ，Ｃ_DS，Ｃ_GD，Ｃ_GSを充電するため
に発生する。ここで、Ｃ_DSはトランジスタのドレイン・
ソース間の静電容量を、Ｃ_GDはゲート・ドレイン間の静
電容量を、Ｃ_GSはゲート・ソース間の静電容量を、それ
ぞれ表わす。

電流Ｉ_１はランプ電圧Ｖ_DSの立上りのｄｖ／ｄｔ値をＫ
とすれば次のようになる。

ただし、Ｃ_Ｔはトランジスタを代表する静電容量で次の
値をもつ。

電流Ｉ_１は時刻ｔ_１まで続く。時間ｔ_１でゲート電極に
電圧Ｖ_Ｇが印加されるとトランジスタ１はオフからオン
状態となる。つまり、特刻ｔ_０〜ｔ_１の間、電圧Ｖ_DSは
静電容量Ｃ_ＳとＣ_Ｔで分圧された形となり、ドレイン電
圧Ｖ_Ｄはランプ電圧の上昇と共にゆるやかに直線状に上
昇する。それゆえ、トランジスタ１の動作点は第６図の
Ｏ点からａ点に向つて点線のように移動する。時刻ｔ_１
でトランジスタ１がオンとなる動作点に急にａ点からｂ
点に移動し、電圧Ｖ_Ｄは第４図の波形Ｖ_Ｄの如く降下す
る。この降下時間はトランジスタのオン抵抗およびスイ
ツチング時間に大きく依存し又、外部回路の静電容量Ｃ
_Ｓ，Ｃ_DS，Ｃ_GS，Ｃ_GDにも依存する。この電圧Ｖ_Ｄの立
上りのため電流ｉ_Ｄにはピーク電流Ｉ_Ｐが発生し、ほぼ
次の値をもつ。

トランジスタ１のオン状態が完了するとピーク電流は消
滅し電流はＩ_２の値となる。電流Ｉ_２は静電容量Ｃ_Ｓを
充電するために発生し、次の値になる。

Ｉ_２＝Ｃ_ＳＫ （４） 時刻ｔ_３以降、動作点は第６図のｂ点にとどまつたまま
であり、電流ｉ_ＤはＩ_２の値を保持する。

以上説明したように第１図に示す方法によつてランプ電
圧をトランジスタ１に加えると第４図の波形ｉ_Ｄの如き
過渡電流が流れ、トランジスタ１がオン機能をもつたな
らば電流Ｉ_ＰおよびＩ_２の変化があらわれる。それゆ
え、この変化は捕えればトランジスタ作用のテストがで
きるものである。

因みにトランジスタ１のトランジスタ作用がなくドレイ
ン・ソース間が開放になつている場合は、ゲート電圧を
印加してもピーク電流Ｉ_ＰおよびＩ_２は現われず時刻ｔ
_１以降も電流ｉ_ＤはほぼＩ_１と同じ電流が持続する。ま
た、ドレイン・ソース間が短絡している場合は最初から
電流Ｉ_２が流れてしまい、ゲート電圧を印加しても電流
がほとんど変わらない。これらの理由より波形ｉ_ＤのＩ
_Ｐ部あるいはＩ_２とＩ_１との差異（具体的には差あるい
は比）をしらべることでテストが可能となる。以上の説
明では電流波形としてｉ_Ｄを代表させて説明したがテス
トするための電流はｉ_Ｄに限らず、ソース電流ｉ_Ｓある
いはゲート電流ｉ_Ｇでもよい。即ち電流ｉ_Ｇ，ｉ_Ｓは第
４図の波形の如く流れるので、電流ｉ_ＤのＩ_Ｐ，Ｉ_１，
Ｉ_２等に相当する部分を波形ｉ_Ｇ，ｉ_Ｓより捕えること
は容易である。又、後述するように電流ｉ_Ｓよりテスト
を行うとマトリクス構成素子の複数個を同時にテストで
きる特長をもつ。

また、ランプ電圧Ｖ_DSとしては正のｄｖ／ｄｔ値をもつ
電圧で説明したがこれは負のｄｖ／ｄｔ値をもつ波形で
もよく、この場合はドレイン側を接地としてソース側に
印加すると所望の検出ができる。

第７図，第８図は本実施例における電流検出について述
べたものである。第７図は電流検出の測定回路につい
て、第８図はそのときの代表的波形について描いたもの
である。電流検出は検出用素子６０（トランス，ホール
素子等を利用した電流センサで代表される）で行われ
る。この信号は低レベルの信号であるので増幅器６１を
用いて増幅され、第８図の如き信号ｉ_Ｄとなる。電流ｉ
_Ｄの変化は時刻ｔ_０を基準として始まり、これは通常、
システムのクロツクパルスＰ_１の立上り（あるいは立下
り）に同期している。電流ｉ_Ｄはゲート回路６２，６
３，６４の入力に導びかれる。各ゲート素子には選択用
信号Ｐ_２，Ｐ_３，Ｐ_４が加えられており、この各信号は
第８図の波形に示すようにクロツクパルスＰ_１を元にし
て作られ時刻ｔ_ａ，ｔ_ｂ，ｔ_ｃで発生される。すなわ
ち、時刻ｔ_ａでパルスＰ_２が発生されるとゲート６２が
開らき、電流ｉ_Ｄでの時刻ｔ_ａでの値、すなわちＩ_１を
出力信号として捕える。この信号のピーク値はピーク検
出回路６５で捕えられ、電流Ｉ_１のレベルとなつてずつ
とその状態を保持したまま出力端子６８と現われる。

パルスＰ_３，Ｐ_４に関しても同様なピーク検出となつて
おり、ピーク検出回路６６，６７が動作し出力端６９に
電流Ｉ_Ｐが、出力端７０に電流Ｉ_２がそれぞれ現われ
る。

以上のようにして得られた信号Ｉ_１，Ｉ_２，Ｉ_Ｐをテス
トのための信号として用いればよい。

以下、本発明の具体的な一実施例を第９図により説明す
る。第９図は本発明をドレイン端子が外部に出ていない
ＭＯＳ型トランジスタ１について適用したものでトラン
ジスタ１は集積回路（ＩＣ）化されている。トランジス
タ１はｎ型のサブストレート（基板）４０の中にｐ型の
領域（一般に井戸あるいはウレルと呼ばれる）４１を作
り、この領域中にｎ型の領域４２，４３を作り、４２を
ソース、４３をドレインとして利用する。ｐ領域４４，
４５は動作安定のためのチヤンネルストツパーである。

トランジスタ１のドレイン、ソースの電極の取り出しは
導体（通常はアルミ）４７，４９を用いて行なわれ、電
極４７は外部に取り出されている。トランジスタ１に対
するゲート４８はｐ層４１上にあり周囲を誘電体（通常
酸化シリコンＳｉＯ_２を用いる）５１で包み、ゲート端
子は外部（図面には表示していない）に取り出されてい
る。

ドレイン４９には周知の透明導電膜で形成される画素電
極５２が広い範囲に広がつておりその上面、側面には誘
電体５３，５０が電極５２を被覆する様に設けてあり、
この部分の導体５２は電極として外部に取り出されてい
ない。このような素子は表示用のデバイスとして用いら
れ、誘電体５３上の空間５４に液晶ＥＬ等の表示体を設
けてＬＣＤ，ＥＬ，ＥＣＤ，ＰＤＰ等の表示の機能を持
たせることができる。

本発明をこのように、デバイスで実施する場合にはこの
デバイスに対向して電極５５（この部分が接続用端子７
の機能をもつ）を設けて、端子５６にランプ状電圧を加
えて空間５４を介して内部電極導体５２との間に回路を
作り出す。電極５５は図では２次元的に描いてあるが、
実際は３次元的であり紙面に垂直な方向に拡がつてい
る。この電極５５はドレイン電極５２の面積に対向して
設けるとよく、できれば５５をおおうような形態がよ
い。また、空間５４はできるだけせまい方がよく、接触
状態とするのが望ましい。

本実施例では比較的簡単な電極５５を用い、空間５４の
空隙を小さくすることで、精度の高いテストが可能とな
る。また、空間５４の空隙に点線のように導体（例えば
水銀等）もしくは誘電率の高い誘電体（例えば、液晶
等）等の補助物質544 を入れることにより、テストの
感度を上げる、端子５５の電気的接触性をよくする等の
効果が期待できる。

第１０図（ａ）は本発明の別の実施例の断面図であり、
第１０図（ｂ）は第１０図（ａ）の概略平面図である。
この場合トランジスタ１はソースとなるｎ領域７３、ド
レインとなるｎ領域７４、真性半導体で形成される７２
領域とゲート電極７７等で構成される。今までの実施例
に比較してこのトランジスタが異なることは素子自体が
誘電体７１上に形成されていることであり、７１は通常
ガラスサフアイア，プラスチツク等が利用される。つま
り、このデバイスはガラス等の上面に最初領域７２を広
範囲に作つておき、然る後熱拡散あるいはイオン打込等
の技術等によつて二つのｎ領域７３，７４を作り、それ
に電極７７，７９等を付し、その間を絶縁のための膜７
５，７８，７６，８０等でおおつたものであり、特に液
晶ＥＬ等の表示体をこの上面に封入してデイスプレイと
して用いるアクテイブマトリクス方式薄膜トランジスタ
デバイイスに代表される。

このようなデバイスではドレイン電極７９を広範囲（広
い面積の意）に引き出してこの電極を封じ切り、この封
じ切つた電極上に液晶等の表示体を封入してこの液晶に
電極７９より電圧を印加することで表示を実現する。こ
の場合、ドレイン電極は封じ切り状態であり、端子は外
には出ていない。このようなデバイスに本発明を適用す
る場合は、電極８１を用いこれまでと同様、電極７９と
電極８１との間の静電誘導を利用してトランジスタ１と
電極８１との間に回路を形成し、テストを行なうことが
できる。

通常この種のデバイスは表示に用いる電極７９の部分
（図中７９電極の右側部に相当）の絶縁膜８０Ａが他の
部分に比べて低くなつていることが多いので、８１の電
極形状のままでは電流検出の精度が低い場合がある。こ
のため、電極８１の形状を工夫して図の点線のように凸
部を有する電極８１Ａを形づくり、電極７９と距離を小
さくすれば検出の精度も高まりさらに電極８１とトラン
ジスタ１との位置合せが容易となる。これは電極８１Ａ
の側面と絶縁膜８０との側面との領域ａでの位置合せが
容易にできるためである。

第１１図に本発明の他の実施例を示す。この場合はマト
リクス状に結線されているトランジスタ１ａ，１ｂ，１
ｃ，２ａ，，２ｂ，２ｃに体してそのトランジスタの作
用をテストするものである。一行目のトランジスタ１
ａ，１ｂ，１ｃ，…の各各のソースは全て一つに接続さ
れて、他方の信号線を構成しており、端子３１となつて
外部に取り出されている。このソース端子の取り出しは
他の行の場合も同様であり、端子３２，…の如く複数の
他方の信号線を構成して取り出される。列の第１番目の
トランジスタ１ａ，２ａ，…の各ゲートは全て一つにな
つて、一方の信号線を構成しており端子４ａとして取り
出され、他の列に関しても４ｂ，４ｃの如く取り出され
る。通常このような素子を動作させる場合は、行の端子
３１，３２，…のどれかに信号を加える（あるいは接地
する）と同時に列の端子４ａ，４ｂ，４ｃ，…のどれか
に信号を加えて１個トランジスタをオンさせ動作させ
る、いわゆる線順次駆動、点順次駆動等の時分割駆動さ
れる場合が多い。

このようなマトリクス構造の素子をテストする場合は電
極７１ａ，７１ｂ，７１ｃ，…，７２ａ，７２ｂ，７２
ｃ，…を各トランジスタに開放されたドレイン電極に近
づけてスイツチ１５，１６，１７，…１８，１９，２
０，…を介して端子２１に結線する。トランジスタ１ａ
をテストする場合は、スイツチ１５のみを閉じ他は全て
開放とし、端子３１を接地する。この状態で端子２１に
ランプ状電圧を加えこの電圧の上昇期間中にゲート端子
４ａにパルス信号を加えトランジスタ１ａをオン状態と
し、これまでの実施例と同じ様に端子２１に流れる電流
をチエツクすることでトランジスタ１ａのテストができ
る。他のトランジスタに対してもスイツチの開閉と端子
の選択を行うことで目的を達することができる。

本実施例においてはたくさんのトランジスタ素子を一度
にテストできる効果があり、又接地端３１で電流を検出
すれば、検出のための回路が１個ですむとの利点をも
つ。一方、電極７１ａ，７１ｂ，…をひとつの治具とし
て製作すれば電極の位置合せがこれまでの例に比べ簡単
に出来る特長を有する。

第１２図に本発明の他の実施例を示す。この例はマトリ
ツクス構成のトランジスタ１ａ，１ｂ，１ｃに対して電
極８２を１個のみ設けてスイツチを省略したものであ
る。この場合は端子３１を接地としておき端子８３にラ
ンプ状電圧を加えて、この間に、端子４ａ，４ｂ，４ｃ
に同時にパルスを加えトランジスタをオンとし回路に流
れる電流をチエツクすれば、通常動作の３倍の電流が流
れるので、これらの事よりトランジスタ１ａ，１ｂ，１
ｃの機能をテストできる。又、必ずしも端子４ａ，４
ｂ，４ｃのパルスは同時に加える必要はなく、別々に加
えてその毎度の電流をチエツクしてもよい。この方法は
トランジスタ１ａ，１ｂ，１ｃ等の数が多くなつた場合
に有効である。

すなわち、液晶ＥＬ等の表示体を用いたアクテイブマト
リクス基板において、表示体を封入するための対向電極
を装着した状態では、対向電極が電極８２に相当し、こ
のとき、多数の信号電極に相当する電極３１の各端子に
検出装置を接続しておけば、アクテイブマトリクス内の
全トランジスタの検査を行うことが可能となる。

第１３図は本発明の変形例の説明である。この波形は本
発明によつてトランジスタのオン抵抗をチエツクできる
ことを示したものである。トランジスタのオン抵抗が小
さい場合は波形ｌ_１，Ｓ_１のようになりピーク電流は大
きくなる。これはトランジスタのゲートに信号が加えら
れてオン状態になつたときトランジスタのソース・ドレ
イン間は一本の抵抗で近似できるので、波形Ｖ_Ｄの立下
りＳ_１はほぼこの抵抗値と静電容量Ｃ_Ｓとの積で決まる
時間で降下する。それゆえ、オン抵抗値が小さい程Ｓ_１
は急に立下り電流Ｉ_１は大きく発生する。オン抵抗値が
大きくなるに伴ない電圧波形Ｖ_ＤはＳ₁→Ｓ₂→Ｓ₃→Ｓ₄
→Ｓ_５のように、電流波形ｉ_ＤはＩ₁→Ｉ₂→Ｉ₃→Ｉ₄→
Ｉ_５のように、それぞれ変化する。それゆえ、波形ｉ_Ｄ
のピークの状況（ピーク値とその持続時間）を調べるこ
とでトランジスタのオン抵抗の値の大小をテストするこ
とができる。

また、オン抵抗が一定で、トランジスタのスイツチング
時間が変化した場合でも第１３図とほぼ同様な波形とな
るので、スイツチング時間の長短もテストすることがで
きる。

本発明の実施例ではトランジスタの形態をユニポーラで
代表される電解効果型としたが、通常のバイポーラトラ
ンジスタでも適用できることは論を持たない。また、実
施例はすべてドレインの一端開放のトランジスタで説明
したがドレインの一端のみに限らず、ソースも開放され
ているトランジスタに対しても適用ができる。この場合
はドレインに正のｄｖ／ｄｔ値をもつランプ電圧を、ソ
ースに負のｄｖ／ｄｔ値をもつラプ電圧を、それぞれ同
時に加えて電流検出をすればよい。

また、実施例では外部より印加する電圧としてランプ電
圧をもつて説明したが静電誘電現象を利用するとの点で
は必ずしもランプ電圧である必要性はなく、正弦波状、
パラボラ（２次関数）波状等の時間的に変化する電圧で
もよい。

〔発明の効果〕

本発明によれば、ドレイン（若しくはソース）の一端が
開放状態になつているトランジスタに対してもその機能
をテストすることができる特長がある。

【図面の簡単な説明】 第１図は本発明の原理図、第２図は従来の代表的トラン
ジスタを示す図、第３図は本発明の実施対象となるドレ
イン端子が開放状態にあるトランジスタを示す回路図、
第４図は第１図の原理図における代表的波形を示すタイ
ムチヤート、第５図は本発明をトランジスタに適用した
場合の等価回路図、第６図は等価回路の動作点について
説明を示すタイムチヤート、第７図は本発明の実施例に
おける電流の検出方法を示す図、第８図は電流検出にお
ける波形を示すタイムチヤート、第９図は本発明の具体
的な一実施例を示す断面図、第１０図は本発明の他の実
施例を示す断面図及び平面図、第１１図は本発明の他の
実施例を示す回路図、第１２図は第１１図の実施例にお
ける変形例を示す回路図、第１３図は本発明の他の変形
例の効果の説明するためのタイムチヤートである。 １……トランジスタ、７……電極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川上 英昭 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭57−38498（ＪＰ，Ａ)

Claims (7)

【特許請求の範囲】
1. 【請求項１】少なくとも一方の主端子、他方の主端子、
   制御端子を有する半導体素子に於いて、 (ａ)上記一方の主端子または上記他方の主端子の少なく
   とも一方に誘電体を介して時間的に変化する電圧を印加
   し、 (ｂ)上記制御端子に上記半導体素子の導通及び非導通を
   制御する制御信号を印加し、 (ｃ)上記一方の主端子、上記他方の主端子、上記制御端
   子の少なくとも一つに流れる主として変位電流を検出す
   ることによって、 上記半導体素子のテストを行なうことを特徴とする半導
   体素子のテスト方法。
2. 【請求項２】複数の一方の信号線と、 該一方の信号線と交差する複数の他方の信号線と、 上記複数の一方の信号線と上記複数の他方の信号線との
   各交点に設けられ、かつ、上記複数の一方の信号線の少
   なくとも一つに接続される制御端子と、上記複数の他方
   の信号線の少なくとも一つに接続される一方の主端子
   と、他方の主端子とを有する半導体素子と、 を具備するものに於いて、 (ａ)少なくとも上記他方の主端子に誘電体を介して時間
   的に変化する電圧を印加し、 (ｂ)上記制御端子に上記一方の信号線を介して上記半導
   体素子の導通及び非導通を制御する制御信号を印加し、 (ｃ)上記一方の主端子、上記他方の主端子、上記制御端
   子の少なくとも一つに流れる主として変位電流を検出す
   ることによつて 上記半導体素子のテストを行なうことを特徴とする半導
   体素子のテスト方法。
3. 【請求項３】特許請求の範囲第１項または第２項に於い
   て、上記半導体素子の他方の主端子には透明導電膜の電
   極が設けられることを特徴とする半導体素子のテスト方
   法。
4. 【請求項４】特許請求の範囲第３項に於いて、上記透明
   導電膜の電極は、画素電極であることを特徴とする半導
   体素子のテスト方法。
5. 【請求項５】特許請求の範囲第１項または第２項に於い
   て、上記透電体は絶縁体であることを特徴とする半導体
   素子のテスト方法。
6. 【請求項６】特許請求の範囲第５項に於いて、上記絶縁
   体は、上記半導体素子の他方の主端子に設けられる透明
   導電膜を被覆する絶縁体であることを特徴とする半導体
   素子のテスト方法。
7. 【請求項７】特許請求の範囲第１項または第２項に於い
   て、上記時間的に変化する電圧は、ｄｖ／ｄｔが実質的
   に一定な電圧であることを特徴とする半導体素子のテス
   ト方法。