JPH06276175A - 並列スクランブルシステム - Google Patents
並列スクランブルシステムInfo
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- JPH06276175A JPH06276175A JP14183592A JP14183592A JPH06276175A JP H06276175 A JPH06276175 A JP H06276175A JP 14183592 A JP14183592 A JP 14183592A JP 14183592 A JP14183592 A JP 14183592A JP H06276175 A JPH06276175 A JP H06276175A
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- 230000005540 biological transmission Effects 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 5
- 241001301450 Crocidium multicaule Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04K—SECRET COMMUNICATION; JAMMING OF COMMUNICATION
- H04K1/00—Secret communication
- H04K1/04—Secret communication by frequency scrambling, i.e. by transposing or inverting parts of the frequency band or by inverting the whole band
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03866—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling
- H04L25/03872—Parallel scrambling or descrambling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
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- Error Detection And Correction (AREA)
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Abstract
(57)【要約】
【目的】 製造費および消費電力を軽減する。
【構成】 並列スクランブルシステムは入力信号を並列
スクランブルするＭ−ビットインタリーブド並列スクラ
ンブラと、Ｍ−ビットインタリーブド並列スクランブラ
からの出力信号を多重化するＭ−ビットインタリーブド
マルチプレクサを備えており、また、Ｍ−ビットインタ
リーブドマルチプレクサからの並列スクランブルおよび
多重化された信号を受信し逆多重化するＭ−ビットデマ
ルチプレクサと、Ｍ−ビットデマルチプレクサからの出
力信号をデスクランブルし、元の信号を復元するデスク
ランブラを備えている。入力信号を多重化する前に、入
力信号をＭ−ビットインタリーブド並列スクランブルす
る。スクランブラは入力信号の伝送速度と同一速度で動
作する。
スクランブルするＭ−ビットインタリーブド並列スクラ
ンブラと、Ｍ−ビットインタリーブド並列スクランブラ
からの出力信号を多重化するＭ−ビットインタリーブド
マルチプレクサを備えており、また、Ｍ−ビットインタ
リーブドマルチプレクサからの並列スクランブルおよび
多重化された信号を受信し逆多重化するＭ−ビットデマ
ルチプレクサと、Ｍ−ビットデマルチプレクサからの出
力信号をデスクランブルし、元の信号を復元するデスク
ランブラを備えている。入力信号を多重化する前に、入
力信号をＭ−ビットインタリーブド並列スクランブルす
る。スクランブラは入力信号の伝送速度と同一速度で動
作する。
Description
【０００１】
【産業上の利用分野】本発明はＭ−ビット（Ｍ≧１）イ
ンタリーブドマルチプレクサ／デマルチプレクサを用い
たシステムにおける信号の並列スクランブルシステムに
関する。
ンタリーブドマルチプレクサ／デマルチプレクサを用い
たシステムにおける信号の並列スクランブルシステムに
関する。
【０００２】
【従来の技術】従来のＭ−ビット（Ｍ≧１）インタリー
ブドマルチプレクサを用いたシステムは、図７に示すよ
うに、入力信号Ａ0 ないしＡN-1 をＭ−ビットインタリ
ーブドマルチプレクサ１１により多重化し、多重化され
た伝送信号を直列スクランブラ１２によりスクランブル
するように構成されている。他方、Ｍ−ビット（Ｍ≧
１）インタリーブドデマルチプレクサを用いたシステム
は、図８に示すように、スクランブルされた信号Ｂを受
信し、直列デスクランブル１５によりデスクランブル
し、デスクランブルされた信号をＭ−ビットインタリー
ブドデマルチプレクサ１６により逆多重化して元の信号
Ａ0 ないしＡN-1 を復元させるように構成されている。
ここで、直列スクランブラ１２と直列デスクランブラ１
５は、それぞれ、同一の構造の直列系列発生器１３，１
４および排他的ＯＲ（ＸＯＲ）ゲート回路１７，１８を
含んでいる。
ブドマルチプレクサを用いたシステムは、図７に示すよ
うに、入力信号Ａ0 ないしＡN-1 をＭ−ビットインタリ
ーブドマルチプレクサ１１により多重化し、多重化され
た伝送信号を直列スクランブラ１２によりスクランブル
するように構成されている。他方、Ｍ−ビット（Ｍ≧
１）インタリーブドデマルチプレクサを用いたシステム
は、図８に示すように、スクランブルされた信号Ｂを受
信し、直列デスクランブル１５によりデスクランブル
し、デスクランブルされた信号をＭ−ビットインタリー
ブドデマルチプレクサ１６により逆多重化して元の信号
Ａ0 ないしＡN-1 を復元させるように構成されている。
ここで、直列スクランブラ１２と直列デスクランブラ１
５は、それぞれ、同一の構造の直列系列発生器１３，１
４および排他的ＯＲ（ＸＯＲ）ゲート回路１７，１８を
含んでいる。
【０００３】図７，図８において、Ｓは直列系列発生器
１３，１４により発生される系列を示し、Ｂはスクラン
ブルされた信号を示す。図７および図８に示すシステム
の直列系列発生器１３，１４は、単純系列発生器とモジ
ュラー系列発生器で構成できる。図９は単純系列発生器
の構成を示し、図１０はモジュラー系列発生器の構成
を、そして図１１は単純系列発生器の他の例で、Ｄフリ
ップフロップおよびＸＯＲゲートを用いた実際の回路図
を示す。
１３，１４により発生される系列を示し、Ｂはスクラン
ブルされた信号を示す。図７および図８に示すシステム
の直列系列発生器１３，１４は、単純系列発生器とモジ
ュラー系列発生器で構成できる。図９は単純系列発生器
の構成を示し、図１０はモジュラー系列発生器の構成
を、そして図１１は単純系列発生器の他の例で、Ｄフリ
ップフロップおよびＸＯＲゲートを用いた実際の回路図
を示す。
【０００４】図９および図１０において、各ブロックは
シフトレジスタ（またはフリップフロップ）を示し、ブ
ロック内の数字（１または０）はシフトレジスタの初期
状態を示す。
シフトレジスタ（またはフリップフロップ）を示し、ブ
ロック内の数字（１または０）はシフトレジスタの初期
状態を示す。
【０００５】さらに、従来技術のＭ−ビットインタリー
ブドマルチプレクサを用いたシステムの代表的な例とし
ては、ＣＣＩＴＴが勧告するＳＤＨ（Ｓｙｎｃｈｒｏｎ
ｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ Ｂａｓ
ｅｄ Ｓｙｓｔｅｍ）伝送システムを挙げることがで
き、このシステムではＭ−８を採用している。
ブドマルチプレクサを用いたシステムの代表的な例とし
ては、ＣＣＩＴＴが勧告するＳＤＨ（Ｓｙｎｃｈｒｏｎ
ｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ Ｂａｓ
ｅｄ Ｓｙｓｔｅｍ）伝送システムを挙げることがで
き、このシステムではＭ−８を採用している。
【０００６】
【発明が解決しようとする課題】しかし、このような従
来のスクランブルシステムは、マルチプレクサに入力さ
れる信号が例えば１５５．５２０ＭｂｐｓのＳＴＭ−１
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏ
ｄｕｌｅ）信号である場合、多重化した後の高速伝送信
号にスクランブルを行うため、高速処理素子で構成しな
ければならず、従って、製造費および電力消費面で多く
の問題点を含んでいた。
来のスクランブルシステムは、マルチプレクサに入力さ
れる信号が例えば１５５．５２０ＭｂｐｓのＳＴＭ−１
（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏ
ｄｕｌｅ）信号である場合、多重化した後の高速伝送信
号にスクランブルを行うため、高速処理素子で構成しな
ければならず、従って、製造費および電力消費面で多く
の問題点を含んでいた。
【０００７】しかも、従来のスクランブルシステムは、
入力信号が１６個のＳＴＭ−１信号である場合、多重化
後の伝送信号ＳＴＭ−１６をスクランブルするため、
２．４８ＧＨｚの高速処理素子により実現しなければな
らない。しかし、これは実際にはほとんど実現が不可能
である。
入力信号が１６個のＳＴＭ−１信号である場合、多重化
後の伝送信号ＳＴＭ−１６をスクランブルするため、
２．４８ＧＨｚの高速処理素子により実現しなければな
らない。しかし、これは実際にはほとんど実現が不可能
である。
【０００８】本発明の目的は、上記のような問題点を解
決し、入力信号を多重化する前に入力信号に対して並列
スクランブルを行って伝送し、受信側では逆多重化した
後に並列デスクランブルを行って元の信号を復元するこ
とができる並列スクランブルシステムを提供することに
ある。
決し、入力信号を多重化する前に入力信号に対して並列
スクランブルを行って伝送し、受信側では逆多重化した
後に並列デスクランブルを行って元の信号を復元するこ
とができる並列スクランブルシステムを提供することに
ある。
【０００９】
【課題を解決するための手段】本発明は、このような目
的を達成するため、Ｍ−ビット（Ｍ≧１）インタリーブ
ド並列スクランブルを行うため、ｎ（ｎ＞１）個の並列
信号を発生させる第１並列信号発生器および該第１並列
信号発生器からのｎ個の並列信号および前記ｎ（ｎ＞
１）個の入力信号に対し排他的ＯＲ演算を行うｎ（ｎ＞
１）個の排他的ＯＲゲートを有する第１排他的ＯＲゲー
ト回路を含むＭ−ビットインタリーブド並列スクランブ
ラと、該Ｍ−ビットインタリーブド並列スクランブラか
らの信号を受信し、受信された信号をＭ−ビット単位に
多重化し、多重化された信号を出力するＭ−ビットイン
タリーブドマルチプレクサと、前記多重化された信号を
受信してＭ−ビット単位に逆多重化し、ｎ（ｎ＞１）個
の逆多重化された信号を出力するためのＭ−ビットイン
タリーブドデマルチプレクサと、Ｍ−ビットインタリー
ブド並列デスクランブルを行って、前記ｎ個の入力信号
を復元するため、前記第１並列信号発生器と同一の構造
を有する第２並列信号発生器、および前記ｎ個の逆多重
化された信号および前記第２並列信号発生器からのｎ個
の並列信号に対し排他的ＯＲ演算を行うためのｎ（ｎ＞
１）個の排他的ＯＲゲートを有する第２排他的ＯＲゲー
ト回路を含むＭ−ビットインタリーブド並列デスクラン
ブラとを具備したものである。
的を達成するため、Ｍ−ビット（Ｍ≧１）インタリーブ
ド並列スクランブルを行うため、ｎ（ｎ＞１）個の並列
信号を発生させる第１並列信号発生器および該第１並列
信号発生器からのｎ個の並列信号および前記ｎ（ｎ＞
１）個の入力信号に対し排他的ＯＲ演算を行うｎ（ｎ＞
１）個の排他的ＯＲゲートを有する第１排他的ＯＲゲー
ト回路を含むＭ−ビットインタリーブド並列スクランブ
ラと、該Ｍ−ビットインタリーブド並列スクランブラか
らの信号を受信し、受信された信号をＭ−ビット単位に
多重化し、多重化された信号を出力するＭ−ビットイン
タリーブドマルチプレクサと、前記多重化された信号を
受信してＭ−ビット単位に逆多重化し、ｎ（ｎ＞１）個
の逆多重化された信号を出力するためのＭ−ビットイン
タリーブドデマルチプレクサと、Ｍ−ビットインタリー
ブド並列デスクランブルを行って、前記ｎ個の入力信号
を復元するため、前記第１並列信号発生器と同一の構造
を有する第２並列信号発生器、および前記ｎ個の逆多重
化された信号および前記第２並列信号発生器からのｎ個
の並列信号に対し排他的ＯＲ演算を行うためのｎ（ｎ＞
１）個の排他的ＯＲゲートを有する第２排他的ＯＲゲー
ト回路を含むＭ−ビットインタリーブド並列デスクラン
ブラとを具備したものである。
【００１０】
【実施例】以下、添付した図面を参照して本発明の実施
例を詳細に説明する。
例を詳細に説明する。
【００１１】図１および図２は本発明一実施例の構成を
示す。
示す。
【００１２】並列スクランブルシステムは図１に示すよ
うに、Ｍ−ビットインタリーブドマルチプレクサ２２に
より多重化する前に、入力信号Ａ0 ないしＡN-1 に対し
Ｍ−ビット（Ｍ≧１）インタリーブド並列スクランブラ
２１によりスクランブルを行い、他方、図２に示すよう
に、並列スクランブルされた信号Ｂを受信し、Ｍ−ビッ
トインタリーブドデマルチプレクサ２４により逆多重化
させ、逆多重化された信号をＭ−ビットインタリーブド
並列デスクランブラ２６により元の信号Ａ0 ないしＡ
N-1 を復元させるようになっている。
うに、Ｍ−ビットインタリーブドマルチプレクサ２２に
より多重化する前に、入力信号Ａ0 ないしＡN-1 に対し
Ｍ−ビット（Ｍ≧１）インタリーブド並列スクランブラ
２１によりスクランブルを行い、他方、図２に示すよう
に、並列スクランブルされた信号Ｂを受信し、Ｍ−ビッ
トインタリーブドデマルチプレクサ２４により逆多重化
させ、逆多重化された信号をＭ−ビットインタリーブド
並列デスクランブラ２６により元の信号Ａ0 ないしＡ
N-1 を復元させるようになっている。
【００１３】Ｍ−ビットインタリーブドマルチプレクサ
を具備した本発明一実施例におけるスクランブルは、多
重化された信号をスクランブル（すなわち、従来の直列
スクランブル）する代りに、多重化する前の入力信号を
Ｍ−ビットインタリーブド並列スクランブルする。さら
に、Ｍ−ビットインタリーブドデマルチプレクサを具備
した本発明一実施例におけるデスクランブルは、逆多重
化された信号をＭ−ビットインタリーブド並列デスクラ
ンブルする。Ｍ−ビットインタリーブド並列スクランブ
ラ２１とＭ−ビットインタリーブド並列デスクランブラ
２６は、それぞれ同一の構造の並列系列発生器２３，２
５および並列系列発生器２３，２５からの並列系列Ｔ0
ないしＴN-1 と、入力信号とに対し排他的ＯＲ演算する
ＸＯＲゲート回路を含んでいる。
を具備した本発明一実施例におけるスクランブルは、多
重化された信号をスクランブル（すなわち、従来の直列
スクランブル）する代りに、多重化する前の入力信号を
Ｍ−ビットインタリーブド並列スクランブルする。さら
に、Ｍ−ビットインタリーブドデマルチプレクサを具備
した本発明一実施例におけるデスクランブルは、逆多重
化された信号をＭ−ビットインタリーブド並列デスクラ
ンブルする。Ｍ−ビットインタリーブド並列スクランブ
ラ２１とＭ−ビットインタリーブド並列デスクランブラ
２６は、それぞれ同一の構造の並列系列発生器２３，２
５および並列系列発生器２３，２５からの並列系列Ｔ0
ないしＴN-1 と、入力信号とに対し排他的ＯＲ演算する
ＸＯＲゲート回路を含んでいる。
【００１４】ここで、Ｍ−ビットインタリーブド並列ス
クランブラ２１により発生される系列Ｔi （ｉ＝０，
１，…，Ｎ−１）を並列系列と言い、Ｂはスクランブル
され多重化された伝送信号を示す。この場合、本発明が
適用されるＭ−ビットインタリーブド並列スクランブラ
２１（以下、ＭＢＩＰＳという）は、次の３つのステッ
プを行う。
クランブラ２１により発生される系列Ｔi （ｉ＝０，
１，…，Ｎ−１）を並列系列と言い、Ｂはスクランブル
され多重化された伝送信号を示す。この場合、本発明が
適用されるＭ−ビットインタリーブド並列スクランブラ
２１（以下、ＭＢＩＰＳという）は、次の３つのステッ
プを行う。
【００１５】第１ステップにて、図７に示す直列系列発
生器１３から発生される系列Ｓと、ＭＢＩＰＳから発生
される並列系列Ｔi との関係を求める。第２ステップに
て、各並列系列Ｔi を発生させるシフトレジスタジェネ
レータ（以下、ＳＲＧという）を求める。第３ステップ
にて、並列系列Ｔi に対応するＳＲＧの総和をとり１つ
のＳＲＧとして全ての並列系列を発生させるようにす
る。
生器１３から発生される系列Ｓと、ＭＢＩＰＳから発生
される並列系列Ｔi との関係を求める。第２ステップに
て、各並列系列Ｔi を発生させるシフトレジスタジェネ
レータ（以下、ＳＲＧという）を求める。第３ステップ
にて、並列系列Ｔi に対応するＳＲＧの総和をとり１つ
のＳＲＧとして全ての並列系列を発生させるようにす
る。
【００１６】（１）直列系列発生器により発生される系
列Ｓと、ＭＢＩＰＳにより発生される並列系列Ｔi との
関係：図７に示す直列系列発生器１３により発生される
系列Ｓを次のように表記する。
列Ｓと、ＭＢＩＰＳにより発生される並列系列Ｔi との
関係：図７に示す直列系列発生器１３により発生される
系列Ｓを次のように表記する。
【００１７】
【数１】S=(S0,S1,・・・,SM-1:SM,SM+1,・・・,S2M-1:・・・:S
(N-1)M,S(N-1)M+1,・・・,SNM-1:・・・) 従って、ＭＢＩＰＳが図７に示すスクランブラに対する
ＭＢＩＰＳになるには、並列系列Ｔi が次のようになら
なければならない。
(N-1)M,S(N-1)M+1,・・・,SNM-1:・・・) 従って、ＭＢＩＰＳが図７に示すスクランブラに対する
ＭＢＩＰＳになるには、並列系列Ｔi が次のようになら
なければならない。
【００１８】
【数２】 T0=(S0,S1,・・・,SM-1:SNM,SNM+1:・・・:SNM+M-1:・・・) Ti=(SM,SM+1,・・・S2M-1:S(N+1)M,S(N+1)M+1,・・・,S
(N+1)M+M-1:・・・) TN-1=(S(N-1)M,S(N-1)M+1,・・・,SNM-1:S(2N-1)M,S
(2N-1)M+1,・・・,S2NM-1;・・・) すなわち、並列系列Ｔi とＭ−ビット単位でインタリー
ブしたのが直列系列発生器から発生される系列Ｓになら
なければならない。換言すれば、並列系列Ｔiは系列Ｓ
をＭＮでデシメーション（ｄｅｃｉｍａｔｉｏｎ）した
系列をＭ個ずつインタリーブした系列である。
(N+1)M+M-1:・・・) TN-1=(S(N-1)M,S(N-1)M+1,・・・,SNM-1:S(2N-1)M,S
(2N-1)M+1,・・・,S2NM-1;・・・) すなわち、並列系列Ｔi とＭ−ビット単位でインタリー
ブしたのが直列系列発生器から発生される系列Ｓになら
なければならない。換言すれば、並列系列Ｔiは系列Ｓ
をＭＮでデシメーション（ｄｅｃｉｍａｔｉｏｎ）した
系列をＭ個ずつインタリーブした系列である。
【００１９】（２）各並列系列を発生させるＳＲＧ：図
７に示す直列系列発生器１３はｎ個のシフトレジスタに
より構成されたモジュール（以下、ＭＳＲＧという）に
より構成することができ、その生成多項式をＧ（ｘ）、
初期状態多項式をＤ0 （ｘ）とする。さらに、これらス
クランブラにより発生される系列Ｓを次のように表記す
る。
７に示す直列系列発生器１３はｎ個のシフトレジスタに
より構成されたモジュール（以下、ＭＳＲＧという）に
より構成することができ、その生成多項式をＧ（ｘ）、
初期状態多項式をＤ0 （ｘ）とする。さらに、これらス
クランブラにより発生される系列Ｓを次のように表記す
る。
【００２０】
【数３】S＝ SMSRG〔G(x), D0(x) 〕 よって、次のデシメーションとインタリーブ定理によ
り、並列系列Ｔi を発生させるＭＳＲＧを求めることが
できる。
り、並列系列Ｔi を発生させるＭＳＲＧを求めることが
できる。
【００２１】定理１（デシメーション）：
【００２２】
【外１】
【００２３】のｉ番目Ｌ−デシメーションした系列をＵ
i とする。すると、
i とする。すると、
【００２４】
【数４】
【００２５】である。定理２（インタリーブ）：系列Ｓ
MSRG〔Ｇ（ｘ）, Ｄ0 i（ｘ）〕，ｉ＝０，１，Ｌ−１を
インタリーブした系列をＴとする。すると、
MSRG〔Ｇ（ｘ）, Ｄ0 i（ｘ）〕，ｉ＝０，１，Ｌ−１を
インタリーブした系列をＴとする。すると、
【００２６】
【数５】
【００２７】である。
【００２８】例えば、ＳＤＨシステムにおいて用いられ
る図９のスクランブラに対する４：１バイト−インタリ
ーブド並列スクランブラを考慮してみる（すなわち、Ｍ
＝８，Ｎ＝４）。図９のスクランブラは単純ＳＲＧ（Ｓ
ＳＲＧ）構造であって、特性多項式Ｃ（ｘ）＝Ｘ7 ＋Ｘ
6 ＋１と、初期状態多項式Ｄ0C（ｘ）＝Ｘ6 ＋Ｘ5 ＋Ｘ
4 ＋Ｘ3 ＋Ｘ2 ＋Ｘ1 ＋１を有する。これと同一の系列
を発生させるＭＳＲＧは図１０に示されており、その生
成多項式Ｇ（ｘ）はＸ7 ＋Ｘ＋１であり、初期状態多項
式Ｄ0 （ｘ）はＸ6 ＋Ｘ5 ＋Ｘ4 ＋Ｘ3 ＋Ｘ2 ＋Ｘであ
る〔具体的に言えば、ＭＳＲＧから発生される系列は常
にＳＳＲＧからも発生されるし、このとき、ＳＳＲＧの
特性多項式Ｃ（ｘ）はＸn Ｇ（ｘ-1）にならなければな
らなく（ただし、ｎは特性多項式（または生成多項式）
の次数を示す）、初期状態多項式Ｄ0C（ｘ）はＸn Ｄ0
（ｘ）をＧ（ｘ）で割った値と同じでなければならな
い〕。ゆえに、定理１により３２（＝ＭＮ）−デシメー
ションした系列は次のように表される。
る図９のスクランブラに対する４：１バイト−インタリ
ーブド並列スクランブラを考慮してみる（すなわち、Ｍ
＝８，Ｎ＝４）。図９のスクランブラは単純ＳＲＧ（Ｓ
ＳＲＧ）構造であって、特性多項式Ｃ（ｘ）＝Ｘ7 ＋Ｘ
6 ＋１と、初期状態多項式Ｄ0C（ｘ）＝Ｘ6 ＋Ｘ5 ＋Ｘ
4 ＋Ｘ3 ＋Ｘ2 ＋Ｘ1 ＋１を有する。これと同一の系列
を発生させるＭＳＲＧは図１０に示されており、その生
成多項式Ｇ（ｘ）はＸ7 ＋Ｘ＋１であり、初期状態多項
式Ｄ0 （ｘ）はＸ6 ＋Ｘ5 ＋Ｘ4 ＋Ｘ3 ＋Ｘ2 ＋Ｘであ
る〔具体的に言えば、ＭＳＲＧから発生される系列は常
にＳＳＲＧからも発生されるし、このとき、ＳＳＲＧの
特性多項式Ｃ（ｘ）はＸn Ｇ（ｘ-1）にならなければな
らなく（ただし、ｎは特性多項式（または生成多項式）
の次数を示す）、初期状態多項式Ｄ0C（ｘ）はＸn Ｄ0
（ｘ）をＧ（ｘ）で割った値と同じでなければならな
い〕。ゆえに、定理１により３２（＝ＭＮ）−デシメー
ションした系列は次のように表される。
【００２９】
【数６】 V0＝ SMSRG〔 G′(x) , X6＋X5＋X3＋X2＋X ＋1 〕， V1＝ SMSRG〔 G′(x) , X6＋X5＋X2＋X ＋1 〕， V2＝ SMSRG〔 G′(x) , X6＋X5＋X2〕， V3＝ SMSRG〔 G′(x) , X6＋X4＋X2〕， V4＝ SMSRG〔 G′(x) , X6＋X4＋X3＋X2＋X 〕， V5＝ SMSRG〔 G′(x) , X6＋X5＋X4＋X3＋X2＋1 〕， V6＝ SMSRG〔 G′(x) , X6＋1 〕， V7＝ SMSRG〔 G′(x) , X3〕， ただし、 G′(x) はX7＋X ＋1 である。
【００３０】並列系列と図７のスクランブラにより発生
される系列との関係と、定理２を用いれば、並列系列は
次のように表わされる。
される系列との関係と、定理２を用いれば、並列系列は
次のように表わされる。
【００３１】
【数７】 T0＝ SMSRG〔 G′(x8), X55 ＋X54 ＋X53 ＋X52 ＋X51 ＋X50 ＋X49 ＋X47 ＋X46 ＋X45 ＋X42 ＋X36 ＋X35 ＋X34 ＋X31 ＋X27 ＋X26 ＋X24 ＋X23 ＋X22 ＋X21 ＋X20 ＋X19 ＋X18 ＋X15 ＋X14 ＋X 11 ＋X7＋X6＋X2＋X 〕 …(1) これと同様にして、Ｔ1 ，Ｔ2 ，Ｔ3 を求めることがで
きる。
きる。
【００３２】（３）総和ＳＲＧ：各並列係列を発生させ
るＳＲＧからこれらの総和により１つのＭＳＲＧか、あ
るいはＳＳＲＧとして全ての並列系列を発生させる方法
は、次の定理により可能になる。
るＳＲＧからこれらの総和により１つのＭＳＲＧか、あ
るいはＳＳＲＧとして全ての並列系列を発生させる方法
は、次の定理により可能になる。
【００３３】定理３（総和ＳＳＳＲＧの具体例）：並列
系列Ｔ0 を発生させるＳＳＲＧのｉ番目シフトレジスタ
から発生される系列をＷj,ｉ＝０，１，…，Ｍn-1 とす
る。さらに、ａj i，ｉ＝０，１，…，Ｎ−１、ｊ＝０，
１，…，ｎ−１が、
系列Ｔ0 を発生させるＳＳＲＧのｉ番目シフトレジスタ
から発生される系列をＷj,ｉ＝０，１，…，Ｍn-1 とす
る。さらに、ａj i，ｉ＝０，１，…，Ｎ−１、ｊ＝０，
１，…，ｎ−１が、
【００３４】
【外２】
【００３５】を満足する０または１の値を有するとす
る。ただし、ｍはｍＭＮ＝１ ｍｏｄｕｌｏ（系列Ｓの
周期）を満足する最小の整数であり、Ｇ′（ｘ）は系列
ＳのＭＮ−デシメーションした系列の生成多項式であ
る。すると、並列系列は次のように表すことができる。
る。ただし、ｍはｍＭＮ＝１ ｍｏｄｕｌｏ（系列Ｓの
周期）を満足する最小の整数であり、Ｇ′（ｘ）は系列
ＳのＭＮ−デシメーションした系列の生成多項式であ
る。すると、並列系列は次のように表すことができる。
【００３６】
【数８】
【００３７】定理４（総和ＭＳＲＧの具体例）：並列系
列列Ｔ0 を発生させるＭＳＲＧのｉ番目シフトレジスタ
から発生される系列をＷ′i ，ｉ＝０，１，…，Ｍn-1
とする。さらに、ｂj i，ｉ＝０，１，…，Ｎ−１，ｊ＝
０，１，…，ｎ−１が、
列列Ｔ0 を発生させるＭＳＲＧのｉ番目シフトレジスタ
から発生される系列をＷ′i ，ｉ＝０，１，…，Ｍn-1
とする。さらに、ｂj i，ｉ＝０，１，…，Ｎ−１，ｊ＝
０，１，…，ｎ−１が、
【００３８】
【外３】
【００３９】を満足する０または１の値を有するとす
る。従って、並列系列は次のように表すことができる。
る。従って、並列系列は次のように表すことができる。
【００４０】
【数９】
【００４１】例えば、図９に示すスクランブラに対する
４：１バイト−インタリーブド並列スクランブラを考え
てみよう。すると、スクランブラから発生される系列
は、周期が１２７であるため、定理３のｍは４になる
（ＭＮ＝３２であるから）。よって、並列係列は定理３
により次のように表すことができる。
４：１バイト−インタリーブド並列スクランブラを考え
てみよう。すると、スクランブラから発生される系列
は、周期が１２７であるため、定理３のｍは４になる
（ＭＮ＝３２であるから）。よって、並列係列は定理３
により次のように表すことができる。
【００４２】
【数１０】 T0＝W0， T1＝W8＋W16 ＋W32 ， T2＝W8＋W32 ， T3＝W8＋W24 ＋W48 この式と式（１）から０番目並列系列Ｔ0 を発生させる
ＳＳＲＧを求めた後、定理３を利用すれば、図３のよう
なＳＳＲＧ構造に基づくＭＢＩＰＳを求めることができ
る。同様の方法により定理４を利用して図４のようなＭ
ＳＲＧに基づくＭＢＩＰＳを求めることができる。
ＳＳＲＧを求めた後、定理３を利用すれば、図３のよう
なＳＳＲＧ構造に基づくＭＢＩＰＳを求めることができ
る。同様の方法により定理４を利用して図４のようなＭ
ＳＲＧに基づくＭＢＩＰＳを求めることができる。
【００４３】図３は上述した方法により構成されたＭ−
ビットインタリーブド並列スクランブラの一例を示し、
図４はＭ−ビットインタリーブド並列スクランブラの他
の例を示す。
ビットインタリーブド並列スクランブラの一例を示し、
図４はＭ−ビットインタリーブド並列スクランブラの他
の例を示す。
【００４４】図３において、Ｍ−ビット並列スクランブ
ラ（ＭＢＩＰＳ）は、８個のシフトレジスタを順次に連
結して構成した７個のシフトレジスタ群を備えている。
この場合、シフトレジスタ群が７個であるのは、本実施
例において７次の生成多項式（Ｃ（ｘ）＝Ｘ7 ＋Ｘ6 ＋
１）を用いているためである。これら７個のシフトレジ
スタ群もまた順次に連結されている。ただし、第７シフ
トレジスタ群（最も左のシフトレジスタ群）の最終シフ
トレジスタ（最も左のシフトレジスタ）の出力と第６シ
フトレジスタ群の最終シフトレジスタの出力を排他的Ｏ
Ｒ演算した後、第１シフトレジスタ群（最も右のシフト
レジスタ群）の１番目のシフトレジスタ（最も右のシフ
トレジスタ）にその結果を出力させるように構成されて
いる。
ラ（ＭＢＩＰＳ）は、８個のシフトレジスタを順次に連
結して構成した７個のシフトレジスタ群を備えている。
この場合、シフトレジスタ群が７個であるのは、本実施
例において７次の生成多項式（Ｃ（ｘ）＝Ｘ7 ＋Ｘ6 ＋
１）を用いているためである。これら７個のシフトレジ
スタ群もまた順次に連結されている。ただし、第７シフ
トレジスタ群（最も左のシフトレジスタ群）の最終シフ
トレジスタ（最も左のシフトレジスタ）の出力と第６シ
フトレジスタ群の最終シフトレジスタの出力を排他的Ｏ
Ｒ演算した後、第１シフトレジスタ群（最も右のシフト
レジスタ群）の１番目のシフトレジスタ（最も右のシフ
トレジスタ）にその結果を出力させるように構成されて
いる。
【００４５】本実施例では、上述した７個のシフトレジ
スタ群から４個の並列スクランブル信号Ｔ0 ないしＴ3
を発生させるように構成されている。しかし、０番目ス
クランブル信号Ｔ0 は第７シフトレジスタ群の最終シフ
トレジスタから発生され、残りのスクランブル信号Ｔ1
ないしＴ3 は上述したシフトレジスタとＸＯＲゲートを
利用して発生されるようにした。
スタ群から４個の並列スクランブル信号Ｔ0 ないしＴ3
を発生させるように構成されている。しかし、０番目ス
クランブル信号Ｔ0 は第７シフトレジスタ群の最終シフ
トレジスタから発生され、残りのスクランブル信号Ｔ1
ないしＴ3 は上述したシフトレジスタとＸＯＲゲートを
利用して発生されるようにした。
【００４６】図４において、Ｍ−ビットインタリーブド
並列スクランブラＭＢＩＰＳは、それぞれ８個のシフト
レジスタを順次に連結して構成した７個のシフトレジス
タ群で構成されている。これら７個のシフトレジスタ群
もまた順次に連結されている。ただし、第７シフトレジ
スタ群の最終シフトレジスタ群の出力は第１シフトレジ
スタ群の１番目のシフトレジスタに出力され、同時に、
第１シフトレジスタ群の最終シフトレジスタの出力は、
排他的ＯＲ演算された後、その結果を第２シフトレジス
タの１番目のシフトレジスタに出力させるように構成さ
れている。
並列スクランブラＭＢＩＰＳは、それぞれ８個のシフト
レジスタを順次に連結して構成した７個のシフトレジス
タ群で構成されている。これら７個のシフトレジスタ群
もまた順次に連結されている。ただし、第７シフトレジ
スタ群の最終シフトレジスタ群の出力は第１シフトレジ
スタ群の１番目のシフトレジスタに出力され、同時に、
第１シフトレジスタ群の最終シフトレジスタの出力は、
排他的ＯＲ演算された後、その結果を第２シフトレジス
タの１番目のシフトレジスタに出力させるように構成さ
れている。
【００４７】本実施例は図３と同様に上述した７個のシ
フトレジスタ群から４個の並列スクランブル信号Ｔ0 な
いしＴ3 を発生させるように構成されている。しかし、
０番目スクランブル信号Ｔ0 は第７シフトレジスタ群の
最終シフトレジスタから発生され、残りのスクランブル
信号Ｔ1 ないしＴ3 は、上述したシフトレジスタと排他
的ＯＲゲートを利用して発生されるようにした。
フトレジスタ群から４個の並列スクランブル信号Ｔ0 な
いしＴ3 を発生させるように構成されている。しかし、
０番目スクランブル信号Ｔ0 は第７シフトレジスタ群の
最終シフトレジスタから発生され、残りのスクランブル
信号Ｔ1 ないしＴ3 は、上述したシフトレジスタと排他
的ＯＲゲートを利用して発生されるようにした。
【００４８】図５はＳＳＲＧ構造に基づくＭＢＩＰＳの
一実施例であって、１６個の並列スクランブル信号を発
生する例を示す。ＭＢＩＰＳは図３におけると同様の方
式により構成されている。図６はＭＳＲＧ構造に基づく
ＭＢＩＰＳの一実施例であって、１６個の並列スクラン
ブル信号を発生する他の例を示す。ＭＢＩＰＳは図４に
おけると同様の方式により構成されている。
一実施例であって、１６個の並列スクランブル信号を発
生する例を示す。ＭＢＩＰＳは図３におけると同様の方
式により構成されている。図６はＭＳＲＧ構造に基づく
ＭＢＩＰＳの一実施例であって、１６個の並列スクラン
ブル信号を発生する他の例を示す。ＭＢＩＰＳは図４に
おけると同様の方式により構成されている。
【００４９】図３ないし図６において、各シフトレジス
タ内の数字１または０は、それぞれ、シフトレジスタの
初期状態を示す。
タ内の数字１または０は、それぞれ、シフトレジスタの
初期状態を示す。
【００５０】
【発明の効果】本発明は、上述したように、多重化され
る前に並列スクランブルを行うことができ、スクランブ
ラを入力信号の伝送速度と同じ速度で動作させることが
できるので、製作費および電力消費を軽減することがで
きるという効果がある。
る前に並列スクランブルを行うことができ、スクランブ
ラを入力信号の伝送速度と同じ速度で動作させることが
できるので、製作費および電力消費を軽減することがで
きるという効果がある。
【図１】本発明一実施例のスクランブラを示すブロック
図である。
図である。
【図２】本発明一実施例のデスクランブラを示すブロッ
ク図である。
ク図である。
【図３】Ｍ−ビットインタリーブド並列スクランブラの
一例を示すブロック図である。
一例を示すブロック図である。
【図４】Ｍ−ビットインタリーブド並列スクランブラの
他の例を示すブロック図である。
他の例を示すブロック図である。
【図５】ＳＳＲＧ構造に基づくＭＢＩＰＳの一実施例を
示すブロック図である。
示すブロック図である。
【図６】ＭＳＲＧ構造に基づくＭＢＩＰＳの一実施例を
示すブロック図である。
示すブロック図である。
【図７】Ｍ−ビットインタリーブドマルチプレクサを用
いたシステムの従来例を示すブロック図である。
いたシステムの従来例を示すブロック図である。
【図８】Ｍ−ビットインタリーブドデマルチプレクサを
用いたシステムの従来例を示すブロック図である。
用いたシステムの従来例を示すブロック図である。
【図９】単純系列発生器の構成を示すブロック図であ
る。
る。
【図１０】モジュラー系列発生器の構成を示すブロック
図である。
図である。
【図１１】単純系列発生器の他の例の構成を示すブロッ
ク図である。
ク図である。
２１ Ｍ−ビットインタリーブド並列スクランブラ ２６ Ｍ−ビットインタリーブド並列デスクランブラ ２２ Ｍ−ビットインタリーブドマルチプレクサ ２４ Ｍ−ビットインタリーブドデマルチプレクサ ２３，２５ 並列系列発生器
───────────────────────────────────────────────────── フロントページの続き (71)出願人 592118653 ゴールドスター インフォメイション ア ンド コミュニケーションズ リミテッド 大韓民国 ソウル ヨンヂュンポグ ヨイ ドドン 20 (72)発明者 ビョン ギ イ 大韓民国 ソウル カンナング ボンチョ ンドン ７ アパート ナ−200 (72)発明者 ソク チャン キム 大韓民国 ソウル マポグ ハプチョンド ン302 384−32
Claims (5)
- 【請求項１】 Ｍ−ビット（Ｍ≧１）インタリーブド並
列スクランブルを行うため、ｎ（ｎ＞１）個の並列信号
を発生させる第１並列信号発生器および該第１並列信号
発生器からのｎ個の並列信号および前記ｎ（ｎ＞１）個
の入力信号に対し排他的ＯＲ演算を行うｎ（ｎ＞１）個
の排他的ＯＲゲートを有する第１排他的ＯＲゲート回路
を含むＭ−ビットインタリーブド並列スクランブラと、 該Ｍ−ビットインタリーブド並列スクランブラからの信
号を受信し、受信された信号をＭ−ビット単位に多重化
し、多重化された信号を出力するＭ−ビットインタリー
ブドマルチプレクサと、 前記多重化された信号を受信してＭ−ビット単位に逆多
重化し、ｎ（ｎ＞１）個の逆多重化された信号を出力す
るためのＭ−ビットインタリーブドデマルチプレクサ
と、 Ｍ−ビットインタリーブド並列デスクランブルを行っ
て、前記ｎ個の入力信号を復元するため、前記第１並列
信号発生器と同一の構造を有する第２並列信号発生器、
および前記ｎ個の逆多重化された信号および前記第２並
列信号発生器からのｎ個の並列信号に対し排他的ＯＲ演
算を行うためのｎ（ｎ＞１）個の排他的ＯＲゲートを有
する第２排他的ＯＲゲート回路を含むＭ−ビットインタ
リーブド並列デスクランブラとを具備したことを特徴と
する並列スクランブルシステム。 - 【請求項２】 請求項１において、前記Ｍ−ビットイン
タリーブド並列スクランブラの特性多項式がｎ次（ｎ＞
１）である場合、前記第１並列信号発生器は、それぞれ
Ｍ（Ｍ＞１）個のシフトレジスタを順次に連結して構成
した第１ないし第ｎシフトレジスタ群、および該ｎ個の
シフトレジスタ群のうち特性多項式内に含まれた項（Ｘ
K ）の指数（Ｋ、ただし、１≦Ｋ≦ｎ）に該当する各シ
フトレジスタ群の最終シフトレジスタの出力を連続的に
排他的ＯＲ演算した後、前記第１シフトレジスタ群内の
第１番目のシフトレジスタにその結果を出力し、前記全
てのシフトレジスタ群を順次に連結した手段を具備した
ことを特徴とする並列スクランブルシステム。 - 【請求項３】 請求項２において、前記第１並列信号発
生器は、前記第ｎシフトレジスタ群の最終シフトレジス
タから第１並列信号を発生させ、残りの並列信号は所定
のシフトレジスタの出力を排他的ＯＲ演算して発生させ
る手段をさらに具備したことを特徴とする並列スクラン
ブルシステム。 - 【請求項４】 請求項１において、前記Ｍ−ビットイン
タリーブド並列スクランブラの特性多項式がｎ次（ｎ＞
１）である場合、前記第１並列信号発生器は、Ｍ（Ｍ＞
１）個のシフトレジスタを順次に連結して構成した第１
ないし第ｎシフトレジスタ群、および前記第ｎシフトレ
ジスタ群内の最終シフトレジスタの出力が前記第１シフ
トレジスタ群内の第１番目のシフトレジスタに出力さ
れ、同時に特性多項式内に含まれた項（ＸK ）の指数
（Ｋ、ただし、１≦Ｋ≦ｎ）のうちｎを除く指数に対応
する各シフトレジスタ群の最終シフトレジスタの出力と
それぞれ排他的ＯＲ演算された後、次に上位のシフトレ
ジスタ群の１番目のシフトレジスタにその結果を出力
し、前記全てのシフトレジスタ群が順次に連結された手
段を具備したことを特徴とする並列スクランブルシステ
ム。 - 【請求項５】 請求項４において、前記第１並列信号発
生器は、前記第ｎシフトレジスタ群内の前記最終シフト
レジスタから第１並列信号を発生させ、残りの並列信号
を、所定のシフトレジスタの出力を排他的ＯＲ演算して
発生させる手段をさらに具備したことを特徴とする並列
スクランブルシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-1803 | 1992-02-07 | ||
| KR1019920001803A KR940009843B1 (ko) | 1992-02-07 | 1992-02-07 | 병렬 스크램블링 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06276175A true JPH06276175A (ja) | 1994-09-30 |
| JP2612397B2 JP2612397B2 (ja) | 1997-05-21 |
Family
ID=19328725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14183592A Expired - Lifetime JP2612397B2 (ja) | 1992-02-07 | 1992-06-02 | 並列スクランブルシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5241602A (ja) |
| JP (1) | JP2612397B2 (ja) |
| KR (1) | KR940009843B1 (ja) |
| FR (1) | FR2687262B1 (ja) |
| GB (1) | GB2264028B (ja) |
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| Publication number | Publication date |
|---|---|
| KR930018887A (ko) | 1993-09-22 |
| US5241602A (en) | 1993-08-31 |
| JP2612397B2 (ja) | 1997-05-21 |
| GB2264028B (en) | 1996-03-20 |
| GB9211137D0 (en) | 1992-07-08 |
| GB2264028A (en) | 1993-08-11 |
| KR940009843B1 (ko) | 1994-10-17 |
| FR2687262A1 (fr) | 1993-08-13 |
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