JPH0457532A - スペクトラム拡散変調装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スペクトラム拡散変調装置に関し、特に直接
拡散方式のスペクトラム拡散変調装置に関する。

〔従来の技術〕

従来のスペクトラム拡散変調装置の一例を第５図に示す
。

第５図を参照すると、従来のスペクトラム拡散変調装置
は、線形帰還シフトレジスタ（以下ＬＦＳＲという）３
と、乗算変調器５と、クロックパルスＣＫを分周する分
周器７を主要な構成要素として有していた。

ＬＰＳＲは、周知のように、ｎ段のシフトレジスタと排
他的論理和回路とを組合せたもので、これをクロックパ
ルスで駆動することにより、最大（２”−１）（これを
チップという）の周期の疑似乱数符号系列（以下ＰＮ系
列という）信号を発生するものである。細部については
実施例で説明するのでここでは省略する。

ここでは、ＬＰＳＲ３は５ビツトのビット長であり、端
子ＴＫより入力されたクロックパルスＣＫが印加され３
１チツプの周期のＰＮ系列信号を発生する。

また、クロックパルスＣＫは、分周器７により３１分周
され、送信クロックパルスＣとして端子ＴＣに出力され
る。

送信データＤは、送信クロックパルスＣに同期して端子
りより入力され、乗算変調器５により前述のＰＮ系列信
号との積がとられることにより、スペクトラム拡散変調
され、端子Ｔｏより出力されるものであった。

〔発明が解決しようとする課題〕

この従来のスペクトラム拡散変調装置では、送信データ
の１ビツトに対し、ＰＮ系列信号の１周期分の長さの信
号を送信する必要があるので、ＰＮ系列信号の符号長を
大きくすると、送信データの１ビット当りの通信時間が
長くなるという欠点があった。

〔課題を解決するための手段〕

本発明のスペクトラム拡散変調装置は、シリアルデータ
を複数ビットのパラレルデータに変換する直並列変換手
段と、 前記パラレルデータを冗長ビットを含む冗長符号に変換
する冗長符号化手段と、 前記冗長符号を疑似乱数符号系列に変換する線形帰還シ
フトレジスタを有するものである。

〔実施例〕 次に、本発明について図面を参照して説明する。

第１図は、本発明の第一の実施例を示すブロック図であ
る。

第１図を参照すると、本発明のスペクトラム拡散変調装
置は、シリアルパラレル変換器１と、符号化器２と、線
形帰還シフトレジスタ（ＬＰＳＲ）３と、３つの分周器
７，８．９とから構成されている。

シリアルパラレル変換器１は、周知の４ビツトのシリア
ル入力パラレル出力シフトレジスタである。送信データ
入力端子りから入力されるシリアル信号である送信テー
クＤを、端子ＴＫより入力されるシステムクロックパル
スＣＫを３１分周した送信クロックパルスＣに同期して
、送信データの４ビツト毎に４ビツトのパラレルデータ
に変換するものである。

符号化器２は、４ビツトのパラレル変換された送信デー
タを、５ビツトの冗長符号に変換する回路である。この
種の回路としては、周知の、プログラムロジックデバイ
ス（ＰＬＤ）により構成するもの等がある。

４ビツト、すなわち、１６の送信データに対し、冗長ビ
ットを含む５ビツト、すなわち、３２の符号を割当てる
ものであり、その組合せは任意である。第２図に、符号
化器２の入力符号と出力符号との関係の一例を示す。

ＬＰＳＲ３は、従来例で述べたように、ｎ段のシフトレ
ジスタと排他的論理和回路とを組合せたもので、これを
クロックパルスで駆動することにより、最大（２″′−
１）の周期のＰＮ系列信号を発生するものである。

第３図（ａ）にＬＰＳＲ３の構成例を示す。

ここでは、５段のシフトレジスタ４の２段目と５段目の
出力を排他的論理和して１段目に帰還することにより、
所要の３１チツプの周期のＰＮ系列符号であるＭ系列符
号を得ている。

分周器７は、システムクロックパルスＣＫを３１分周し
て送信クロックパルスＣを発生する３１分周器である。

この、送信クロックパルスは、シリアルパラレル変換器
１に印加されるとともに、端子ＴＣより外部に出力され
る。

分周器８は、４分周器であり、送信クロックパルスＣを
４分周て、ＰＮ系列信号クロックパルスを発生するもの
である。

分周器９は、４分周器であり、システムクロックパルス
ＣＫを４分周するものである。

次に、本実施例の動作について説明する。

端子ＴＤよりシリアルの送信データが入力されると、送
信クロックパルスに同期してシリアルパラレル変換器１
により、送信データを４ビツト分ずつまとめた４ビツト
のパラレルデータＤｏ〜Ｄ３に変換される。

パラレルデータＤＯ〜Ｄ３は、符号化器２の各桁に入力
され、冗長ビットを含む５ビツトの冗長符号化送信デー
タ１０〜■４に変換される。

冗長符号化送信データ■０〜■４は、送信クロックパル
スＣの分周器８による４分周毎に同期して、ＬＦＳＲ３
の各桁に入力され、これをセットする。

ＬＦＳＲ３は、システムクロックパルスＣＫを分周器９
により４分周されたＰＮ系列信号クロックパルスに同期
して動作して、スペクトラム拡散変調された送信信号を
端子ＴＤから出力りとして送出する。

第３図（ｂ）は、冗長符号化送信データ１０〜Ｉ４を１
１１１１としたときのＬＦＳＲ３の出力波形を示す。図
より明かなように、この波形は、周期３１チツプのＰＮ
系列信号の一種であるＭ系列の信号である。

第２図を参照すると、入力符号である４ビツトパラレル
送信データがｏｏｏｏである場合は、出力符号である冗
長符号化送信データは１１１１１であるから、送信出力
信号りは第３図（ｂ）に示すＰＮ系列信号１１１１１０
０１１０１００１００００１０１０１１１０１１０００
となる。

次に、送信データか０００１となる場合は、ＬＦＳＲ３
にセットされる冗長符号化送信テークは１１１００とな
り、送信出力信号りは、同一のＰＮ系列であるが、位相
が２チップ分シフトした１１１００１１０１００１００
００１０１０１１１０１１０００１１が出力される。

同様に、送信データの全ての場合において、同−ＰＮ系
列の位相を少なくとも１チツプシフトすることによりス
ペクトラム拡散変調が行われ、スペクトラム拡散変調信
号Ｏとして出力端子Ｔｏより出力される。

次に、本発明の第二の実施例について説明する。

第４図は、本発明の第二の実施例を示すブロック図であ
る。

本実施例では、送信データＤを５ビツト毎にパラレル処
理をする。

第１図に示す第一の実施例との相違点は、シリアルパラ
レル変換器１は５ビツトのものになり、さらに、１ビツ
トのレジスタ６と、乗算変調器５か追加されたことであ
る。

次に、本実施例の動作について説明する、入力端子ＴＤ
から入力された送信テークＤは、シリアルパラレル変換
器１に入力され、５ビツトのパラレルデータに変換され
る。

この５ビツトのパラレルデータのうち、４ビツト分は、
前述の第一の実施例と同様に符号化器２に印加され処理
されて、５ビツトの冗長符号化送信データとなり、ＬＦ
ＳＲ３をセットしてＰＮ系列信号列を出力する。

一方、５ビツトのパラレルデータの残りの１ビツトは、
冗長符号化送信データに対するＬＰＳＲ３のセット動作
と同期してレジスタ６に格納される。

レジスタ６の出力は、乗算器５によりＬＦＳＲ３の出力
であるＰＮ系列信号と積がとられ、スペクトラム拡散変
調信号Ｏとして端子ＴＯから出力される。

以上、本発明の詳細な説明したが、本発明は上記実施例
に限られることなく種々の変形が可能である。

〔発明の効果〕

以上説明したように本発明は、直列並列変換手段と冗長
符号化手段とにより、複数ビットの送信データを並列に
処理してそれぞれ１チップ以上位相シフトしたＰＮ系列
信号に変換してスペクトラム拡散変調を行なっているの
で、通信速度をビット長倍に向上できるという効果があ
る。

−例として、従来例の符号長３１チツプのスペクトラム
拡散変調装置の通信速度を９．６ＫｂｐＳとすると、第
一の実施例では４倍の３８．４．Ｋｂｐｓ、第二の実施
例では５倍の４８Ｋｂｐｓの通信速度に向上する。

さらに、符号長を増大した場合、従来のものでは符号長
に反比例して通信速度が低下するが、本発明によれば、
通信速度は低下しないという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すブロック図、第２
図は符号化器の入力符号と出力符号との関係の一例を示
す図、第３図は線形帰還シフトレジスタの一例を示す図
で（ａ）は回路図（ｂ）は出力波形図、第４図は本発明
の第二の実施例を示すブロック図、第５図は従来のスペ
クトラム拡散変調装置の一例を示すブロック図である。 １・・・シリアルパラレル変換器、２・・・符号化器、
３・・・線形帰還シフトレジスタ、４・・・シフトレジ
スタ、５・・・乗算変調器、６・・・レジスタ、７〜９
・・・分周器。

Claims (1)

1. 【特許請求の範囲】 シリアルデータを複数ビットのパラレルデータに変換す
   る直並列変換手段と、 前記パラレルデータを冗長ビットを含む冗長符号に変換
   する冗長符号化手段と、 前記冗長符号を疑似乱数符号系列に変換する線形帰還シ
   フトレジスタを有することを特徴とするスペクトラム拡
   散変調装置。