SU734666A1 - Устройство дл преобразовани двоичного кода в веро тностно-импульсную последовательность - Google Patents

Description

I

Изобретение относитс  к вычислительной технике и может быть применено в цифровых системах управлени  дл  построени  веро тностных вычислительных устройств, оперирующих с псевдослучайными последовательност ми импульсов.

Известно устройство дл  преобразовани  двоичного кода в псевдослучайные последовательности , содержащее схему сравнени , генератор импульсов, регистр ис}фдного числа, логический блок и элемент ИЛИ 1.

Недостатком этого устройства  вл етс  низкое быстродействие, св занное с необходимостью проведени  большого числа статистических испытаний.

Наиболее близким по технической сущности к предложенному  вл етс  преобразователь двоичного кода в веро тностно-импульсную последовательность, содержащий сдвиговый регистр с обратной св зью, регистр преобразуемого кода, группу элементов И, элемент ИЛИ, входы которого соединены с выходами элементов И группы, первые входы которых соединены с группой выходов регистра преобразуемого кода. Кроме того, это устройство содержит многовходовый логический блок, входы которого соединены с выходами сдвигового регистра с обратной св зью, а выходы - с входами группы элементов И 2.

Недостатком известного устройства  в , л етс  его сложность, св занна - с наличием логического-блока, быстрый рост количества аппаратуры при увеличении числа разр дов преобразуемого кода, большое число св зей между сдвиговым регистром с обратной св зью и логическим блоком, слож10 ность перестройки устройства и относительно невысокое быстродействие.

Цель изобретени  - упрощение устройства и повышение регул рности его структуры

Указанна  цель достигаетс  тем, что в

15 устройстве вместо многовходового логического блока используетс  управл емый сдвиговый регистр управл ющий вход которого соединен с выходом сдвигового регистра с обратной св зью, вход записи первого разр да управл емого сдвигового регистра сое20 динен с источником сигнала логической единицы , информационный вход и входы записи остальных разр дов управл емого сдвигового регистра соединены с источником сигнала логического нул , а выходы управл емого сдвигового регистра соединены со вторыми входами группы элементов И.

На фиг. 1 представлена блок-схема устройства .

Схема устройства содержит сдвиговый регистр 1 с обратной св зью, управл емый регистр 2 сдвига, группа 3 элементов И, регистр 4 преобразуемого кода, элемент 5 ИЛИ.

Двоичный код преобразуемой величины записываетс  в регистр 4 (.старше разр ды на фиг. 1, 2 в левой части регистра), в котором хранитс  до окончани  полного цикла преобразовани . Последовательность .максимальной длины (М-последовательность), формируема  на выходе сумматора (или сумматоров) по модулю 2 в цепи обратной св зи регистра 1, потактно поступает на вход этого регистра и на управл ющий вход управл емого регистра 2 сдвига. Управл емый регистр 2 сдвига работает следующим образом .

в начальный момент времени в него записываетс  код 1000...О, если в процессе работы на его управл ющем входе по вл етс  сигнал, соответствующий уровню логического нул , то регистр работает в режиме сдвига, продвига  потактно «1 вправо (при этом лева  часть регистра, заполн етс  «О), если же на управл ющем входе по вл етс  сигнал, соответствующий уровню логической единицы, то регистр 2 работает в режиме записи параллельного кода (в данном случае кода 1000.0). На выходе первого разр да регистра 2 формируетс  псевдослучайна  последовательность с веро тностью по влени  «1 р(1)-2- (М-последовательность ). На выходе каждого последующего разр да веро тность по влени  «1 уменьщаетс  вдвое по сравнению с веро тностью по влени  «1 на выходе предыдущего разр да. В произвольный момент времени «1 может по витьс  только на одном из разр дных выходов регистра 2. Таким образом, последовательности, формируемые на разр дных выходах этого регистра, ортогональны , что определ ет несовместность потоков, формируемых на выходах вентилей 3, подключенных ко входам логического элемента 5 ИЛИ. Выход элемента 5  вл етс  выходом устройства. Управл ющий входь регистра 2 может быть подключен к любому разр дному выходу регистра 1 с обратной св зью, так как последовательности максимальной длины (М-последовательности ), формируемые на этих выходах, отличаютс  друг от друга только сдвигом фаз.

Пример, пусть разр дность устройства п 5. На фиг. 2а приведены состо ни  сдвигового регистра с обратной св зью (характеристический многочлен .f(x) ) на всем цикле преобразовани  (начальное

состо ние 11111). На фиг. 26 приведены состо ни  управл емого регистра сдвига (програм мна  матрица состо ний). Начальное ссгсто ние регистра 10000. В первой графе на фиг. 2е указано дискретное врем  в тактах . Так как работа всего устройства происходит потактно, то эта графа относитс  к а, б, в (на фиг. 2а, б графи дл  простоты не показаны). В остальных графах на фиг. 2в приведены выходные последовательности преобразовател  дл  трех произвольных величин X i, X , X , п тиразр дные коды которых приведены в строках на фиг. 2г (старщие разр ды кодов слева). Сумма импульсов («единицы) в выходной последовательности численно равна соответствующей преобразуемой величине А: 1, х i, х ,. Программные матрицы на выходе блоков 2 в известном и предлагаемом устройстве полностью совпадают.

По сравнению с известным устройством рост количества оборудовани , необходимого дл  реализации управл емого регистра (заменивщего логический блок), с увеличением разр дности происходит строго линейно . Ниже приведены оценки затрат оборудовани , необходимого дл  реализации блоков 2 предлагаемого и известного устройств дл  трех значений разр дности п i 8, П)12, . Затраты оборудовани  определены методом доведени  функциональных схем блоков 2 до принципиальных с использованием микросхем расширенной 133 серии, и составл ют:

П4 8 пг 12 Спр 3

Спр 4 , гдеСпр - затраты оборудовани  на блок 2 предлагаемого устройства в корпусах микросхем 133ИР1; Сиз-затраты оборудовани  на блок 2 известного устройства в корпусах микросхем 133ЛА1 - 133ЛА4, 133ЛИ1, 133ЛН1.

Число св зей между блоками 1 и 2 в предлагаемом устройстве доведено до одной (вместо 2п-1 в известном). Это имеет особое значение, если прин ть во внимание, что блок 1 (генератор псевдослучайных чисел ) обычно в приборах общий, а блоков, формирующих последовательности кратных ортогональных частот, может быть несколько в зависимости от количества преобразуемых величин. При этом, если необходимо, чтобы результирующие веро тностно-импульсные последовательности были некоррелированы , в предлагаемом устройстве достаточно обеспечить нужный сдвиг М последовательностей , поступающих на управл ющие входы регистров 2, друг относительно друга. В известном устройстве это осуществл етс  сложнее, так как возникает необходимость анализа всех (2п-1) к св зей между блоком i и логическими блоками 2 (к - число преобразуемых величин).

Предлагаемое устройство имеет более высокое быстродействие по сравнению с известным . Врем  формировани  сигнала на выходе блока 2 (в одном такте) в предлагаемом устройстве (Тпр) определ етс  выражением .

хгде te- врем , необходимое дл  сдвига регистра 2 на один разр д; tj - врем , необходимое дл  записи в

регистр 2 кода 1000...0. Врем  формировани  сигнала на выходе блока 2 в известном устройстве:

TU Тс 4- -ГА..

где tb - врем , необходимое дл  сдвига регистра 1 на один разр д вправо; ТА.Л- задержка распространени  сигнала в логическом блоке 2. Таким образом, Тпр Тиа.

Схемна  простота, высока  регул рность структуры, высокое быстродействие дают возможность создани  специальной микросхемы , подобной микросхеме 133ИЕ8 (но с иными функциональньпйи возможност ми), в одной или нескольких сери х интегральных микросхем.

Claims (2)

1. Формула изобретени 

   Устройство дл  преобразовани  двоичного кода в веро тностно-импульсную последовательность , содержащее сдвиговый регистр с обратной св зью, регистр преобразуемого кода, группу элементов И, элемент ИЛИ, входы которого соединены с выходами группы элементов И, первые входы которых соединены с группой выходов регистра преобразуемого кода, отличающеес  тем, что, с целью упрощени  устройства, оно содержит управл емый сдвиговый регистр, управл ющий вход которого соединен с выходом сдвигового регистра с обратной св зью , вход записи первого разр да управл емого сдвигового регистра соединен с источником сигнала логической единицы, информационный вход и входы записи остальных разр дов управл емого сдвигового регистра соединены с источником сигнала логического нул , а выходы управл емого сдвигового регистра соединены со вторыми входами элементов И группы.

   Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 401993, кл. G 06 F 5/02, 1973.
2. 2. Ерухимович В. М., Шпильберг А. Я. Способ получени  псевдослучайных последовательностей с заданной средней частотой по влени  импульсов. Сб. «Приборы и системы автоматики 1970. вып. 14 изд. ХГУ.

   Вход Фиг.1