JPH06275798A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06275798A JPH06275798A JP5057566A JP5756693A JPH06275798A JP H06275798 A JPH06275798 A JP H06275798A JP 5057566 A JP5057566 A JP 5057566A JP 5756693 A JP5756693 A JP 5756693A JP H06275798 A JPH06275798 A JP H06275798A
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- JP
- Japan
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- type diffusion
- conductivity type
- view
- diffusion layers
- diffusion layer
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 第一導電型拡散層間の素子分離を第二導電型
拡散層を形成することにより、面積縮小された半導体記
憶装置を得ることを目的とする。 【構成】 複数の列ライン状の第一導電型拡散層３とそ
れに交叉して形成された行ライン状の多結晶シリコン膜
５とからなる半導体記憶装置において、前記列ライン状
の第一導電型拡散層間に第二導電型拡散６が形成された
構造。 【効果】 第一導電型拡散層間の分離を第二導電型拡散
層にて行えるので面積縮小が可能となる。
拡散層を形成することにより、面積縮小された半導体記
憶装置を得ることを目的とする。 【構成】 複数の列ライン状の第一導電型拡散層３とそ
れに交叉して形成された行ライン状の多結晶シリコン膜
５とからなる半導体記憶装置において、前記列ライン状
の第一導電型拡散層間に第二導電型拡散６が形成された
構造。 【効果】 第一導電型拡散層間の分離を第二導電型拡散
層にて行えるので面積縮小が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置製造工程中
にプログラミングを施す記憶装置であるマスクＲＯＭに
関するもので、特にＮＡＮＤ型マスクＲＯＭの構造に関
する。
にプログラミングを施す記憶装置であるマスクＲＯＭに
関するもので、特にＮＡＮＤ型マスクＲＯＭの構造に関
する。
【０００２】
【従来の技術】従来公知の半導体記憶装置について製造
工程順に図６〜図１３により説明する。図６は、Ｐ型半
導体基板８上にシリコン酸化膜９、シリコン窒化膜１０
を順次形成した状態の断面図を示す。
工程順に図６〜図１３により説明する。図６は、Ｐ型半
導体基板８上にシリコン酸化膜９、シリコン窒化膜１０
を順次形成した状態の断面図を示す。
【０００３】図７は、前記図６で示した半導体基板上
に、フォトレジスト１１を施しパターニングした状態の
断面図を示す。図８は、前記図７で示したフォトレジス
トをマスクとしてシリコン窒化膜をエッチングした後、
それをマスクとしてＰ型拡散層１２を形成した状態の断
面図を示す。Ｐ型拡散層はつづいて形成される素子分離
絶縁膜をゲートとする寄生的なＭＯＳトランジスタの反
転電圧を上げるために形成されるものである。
に、フォトレジスト１１を施しパターニングした状態の
断面図を示す。図８は、前記図７で示したフォトレジス
トをマスクとしてシリコン窒化膜をエッチングした後、
それをマスクとしてＰ型拡散層１２を形成した状態の断
面図を示す。Ｐ型拡散層はつづいて形成される素子分離
絶縁膜をゲートとする寄生的なＭＯＳトランジスタの反
転電圧を上げるために形成されるものである。
【０００４】図９は、前記図８で示したように、パター
ニングされたシリコン窒化膜をマスクとして素子分離絶
縁膜１３を形成した状態の断面図を示す。この素子分離
絶縁膜形成はＬＯＣＯＳ法と呼ばれるものでバーズビー
クが半導体基板に対して横方向に形成される。バーズビ
ークの長さは素子分離絶縁膜厚などにより変化する。
ニングされたシリコン窒化膜をマスクとして素子分離絶
縁膜１３を形成した状態の断面図を示す。この素子分離
絶縁膜形成はＬＯＣＯＳ法と呼ばれるものでバーズビー
クが半導体基板に対して横方向に形成される。バーズビ
ークの長さは素子分離絶縁膜厚などにより変化する。
【０００５】図１０は、前記図９で示したシリコン窒化
膜を除去し、つづいてゲート絶縁膜を形成した状態であ
り、図１０（ａ）は半導体基板の断面図、図１０（ｂ）
は平面図をそれぞれ示す。図１１は、前記図１０で示し
た半導体基板上に多結晶シリコン膜１５を形成し、複数
本の電極を構成した状態を示すものであり、図１１
（ａ）は断面図、図１１（ｂ）は平面図をそれぞれ示
す。
膜を除去し、つづいてゲート絶縁膜を形成した状態であ
り、図１０（ａ）は半導体基板の断面図、図１０（ｂ）
は平面図をそれぞれ示す。図１１は、前記図１０で示し
た半導体基板上に多結晶シリコン膜１５を形成し、複数
本の電極を構成した状態を示すものであり、図１１
（ａ）は断面図、図１１（ｂ）は平面図をそれぞれ示
す。
【０００６】図１２は、前記図１１にて構成された多結
晶シリコン膜に対し自己整合的にＮ型拡散層１６を形成
した状態であり、図１２（ａ）は平面図、図１２（ｂ）
は断面図をそれぞれ示す。これは、それぞれの電極に対
し複数のＮ型ＭＯＳトランジスタが形成された構造であ
り、また隣り合う電極にも複数のＮ型ＭＯＳトランジス
タが形成される。
晶シリコン膜に対し自己整合的にＮ型拡散層１６を形成
した状態であり、図１２（ａ）は平面図、図１２（ｂ）
は断面図をそれぞれ示す。これは、それぞれの電極に対
し複数のＮ型ＭＯＳトランジスタが形成された構造であ
り、また隣り合う電極にも複数のＮ型ＭＯＳトランジス
タが形成される。
【０００７】図１３は、前記図１２にて構成された複数
のＮ型トランジスタのうち、プログラミングするトラン
ジスタのみ、基板上にＮ型拡散層１７が存在する状態の
平面図を示す。このＮ型拡散層１７の形成は多結晶シリ
コン膜１５を形成する前に行うこともある。
のＮ型トランジスタのうち、プログラミングするトラン
ジスタのみ、基板上にＮ型拡散層１７が存在する状態の
平面図を示す。このＮ型拡散層１７の形成は多結晶シリ
コン膜１５を形成する前に行うこともある。
【０００８】以上の方法を用いれば、Ｎ型拡散層１２を
有するトランジスタはノーマリーオン（ディプレッショ
ン化）するため、そのトランジスタのゲート電極に
“０”となる電圧、それ以外の隣り合ったゲート電極に
“１”となる電圧を印加すれば、Ｂｉｔ１に“０”が出
力されるし、Ｎ型拡散層１２を有していなければ、Ｂｉ
ｔ１には出力がなくメモリとして機能できる。
有するトランジスタはノーマリーオン（ディプレッショ
ン化）するため、そのトランジスタのゲート電極に
“０”となる電圧、それ以外の隣り合ったゲート電極に
“１”となる電圧を印加すれば、Ｂｉｔ１に“０”が出
力されるし、Ｎ型拡散層１２を有していなければ、Ｂｉ
ｔ１には出力がなくメモリとして機能できる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の方法ではＮ型拡散層の素子分離を絶縁膜形成にて行
うので、素子分離絶縁膜形成のマスクとなるシリコン窒
化膜のパターニングにおける最小スペースの制約に加え
てバーズビーク分の寸法シフトがあり、Ｎ型拡散層間の
距離を小さくできなかった。
来の方法ではＮ型拡散層の素子分離を絶縁膜形成にて行
うので、素子分離絶縁膜形成のマスクとなるシリコン窒
化膜のパターニングにおける最小スペースの制約に加え
てバーズビーク分の寸法シフトがあり、Ｎ型拡散層間の
距離を小さくできなかった。
【００１０】
【課題を解決するための手段】本発明は、上記課題を解
決するために成されるもので、Ｎ型拡散層の素子分離を
Ｐ型拡散層のみの形成にて達成しようとするものであ
る。
決するために成されるもので、Ｎ型拡散層の素子分離を
Ｐ型拡散層のみの形成にて達成しようとするものであ
る。
【００１１】
【作用】本発明によれば、素子分離絶縁膜のバーズビー
クを考慮する必要がなく、Ｎ型拡散層間の距離を短くで
きる。
クを考慮する必要がなく、Ｎ型拡散層間の距離を短くで
きる。
【００１２】
【実施例】以下、本発明の実施例を製造工程順に図１〜
図５により説明する。図１にＰ型半導体基板１上にフォ
トレジスタ２を塗付・パターニングし、それをマスクと
してＰ型拡散層３を形成した状態の断面図を示す。Ｐ型
拡散層３は後に形成されるＮ型拡散層間の分離のために
形成されるものである。
図５により説明する。図１にＰ型半導体基板１上にフォ
トレジスタ２を塗付・パターニングし、それをマスクと
してＰ型拡散層３を形成した状態の断面図を示す。Ｐ型
拡散層３は後に形成されるＮ型拡散層間の分離のために
形成されるものである。
【００１３】図２は、前記図１で示したフォトレジスト
を除去し、つづいてゲート絶縁膜４を形成した状態であ
り、図２（ａ）はその断面図、図２（ｂ）は平面図を示
す。図３は、基板上に多結晶シリコン５を形成したの
ち、パターニング・エッチング除去された状態であり、
図３（ａ）は断面図、図３（ｂ）平面図である。
を除去し、つづいてゲート絶縁膜４を形成した状態であ
り、図２（ａ）はその断面図、図２（ｂ）は平面図を示
す。図３は、基板上に多結晶シリコン５を形成したの
ち、パターニング・エッチング除去された状態であり、
図３（ａ）は断面図、図３（ｂ）平面図である。
【００１４】図４は、前記図３にて構成された多結晶シ
リコン膜５に対し、自己整合的にＮ型拡散層６を形成し
た状態であり、図４（ａ）は断面図、図４（ｂ）は平面
図を示す。これはそれぞれの電極である多結晶シリコン
膜５に複数のＮ型ＭＯＳトランジスタが形成された構造
である。
リコン膜５に対し、自己整合的にＮ型拡散層６を形成し
た状態であり、図４（ａ）は断面図、図４（ｂ）は平面
図を示す。これはそれぞれの電極である多結晶シリコン
膜５に複数のＮ型ＭＯＳトランジスタが形成された構造
である。
【００１５】図５は、前記図４にて形成された複数のＮ
型トランジスタのうち、プログラミングするトランジス
タのみその基板上にＮ型拡散層７を形成した状態であ
り、Ｎ型拡散層７は多結晶シリコン５の形成前に行われ
ることもある。これによりＮ型拡散層７を有するトラン
ジスタはノーマリオン（ディプレッション化）するので
メモリとして機能できる。
型トランジスタのうち、プログラミングするトランジス
タのみその基板上にＮ型拡散層７を形成した状態であ
り、Ｎ型拡散層７は多結晶シリコン５の形成前に行われ
ることもある。これによりＮ型拡散層７を有するトラン
ジスタはノーマリオン（ディプレッション化）するので
メモリとして機能できる。
【００１６】
【発明の効果】上記のように本発明を用いれば、素子分
離を拡散層の接合にてできるのでセル面積を縮小でき
る。
離を拡散層の接合にてできるのでセル面積を縮小でき
る。
【図１】本発明による半導体記憶装置の断面図であり、
半導体基板上にフォトレジストとＰ型拡散層を形成した
状態である。
半導体基板上にフォトレジストとＰ型拡散層を形成した
状態である。
【図２】（ａ）および（ｂ）は本発明による半導体記憶
装置の断面図と平面図をそれぞれ示し、Ｐ型拡散層とゲ
ート絶縁膜を形成した状態である。
装置の断面図と平面図をそれぞれ示し、Ｐ型拡散層とゲ
ート絶縁膜を形成した状態である。
【図３】（ａ）および（ｂ）は本発明による半導体記憶
装置の断面図と平面図をそれぞれ示し、Ｐ型拡散層とゲ
ート絶縁膜と多結晶シリコン膜を形成した状態である。
装置の断面図と平面図をそれぞれ示し、Ｐ型拡散層とゲ
ート絶縁膜と多結晶シリコン膜を形成した状態である。
【図４】（ａ）および（ｂ）は本発明による半導体記憶
装置の断面図と平面図をそれぞれ示し、Ｐ型およびＮ型
拡散層とゲート絶縁膜、多結晶シリコン膜を形成した状
態である。
装置の断面図と平面図をそれぞれ示し、Ｐ型およびＮ型
拡散層とゲート絶縁膜、多結晶シリコン膜を形成した状
態である。
【図５】本発明による半導体記憶装置の平面図であり、
Ｐ型およびＮ型拡散層、多結晶シリコン膜および部分的
にＮ型拡散層を形成した状態である。
Ｐ型およびＮ型拡散層、多結晶シリコン膜および部分的
にＮ型拡散層を形成した状態である。
【図６】従来技術による半導体記憶装置の断面図であ
り、半導体基板上にシリコン酸化膜およびシリコン窒化
膜を形成した状態である。
り、半導体基板上にシリコン酸化膜およびシリコン窒化
膜を形成した状態である。
【図７】従来技術による半導体記憶装置の断面図であ
り、シリコン酸化膜、シリコン窒化膜およびフォトレジ
ストを形成した状態である。
り、シリコン酸化膜、シリコン窒化膜およびフォトレジ
ストを形成した状態である。
【図８】従来技術による半導体記憶装置の断面図であ
り、シリコン酸化膜、シリコン窒化膜、フォトレジスト
およびＰ型拡散層を形成した状態である。
り、シリコン酸化膜、シリコン窒化膜、フォトレジスト
およびＰ型拡散層を形成した状態である。
【図９】従来技術による半導体記憶装置の断面図であ
り、シリコン酸化膜、シリコン窒化膜、Ｐ型拡散層およ
び素子分離絶縁膜を形成した状態である。
り、シリコン酸化膜、シリコン窒化膜、Ｐ型拡散層およ
び素子分離絶縁膜を形成した状態である。
【図１０】（ａ）および（ｂ）は従来技術による半導体
記憶装置の断面図と平面図をそれぞれ示し、Ｐ型拡散
層、素子分離絶縁膜およびゲート絶縁膜を形成した状態
である。
記憶装置の断面図と平面図をそれぞれ示し、Ｐ型拡散
層、素子分離絶縁膜およびゲート絶縁膜を形成した状態
である。
【図１１】（ａ）および（ｂ）は従来技術による半導体
記憶装置の断面図と平面図をそれぞれ示し、Ｐ型拡散
層、素子分離絶縁膜、ゲート絶縁膜および多結晶シリコ
ン膜を形成した状態である。
記憶装置の断面図と平面図をそれぞれ示し、Ｐ型拡散
層、素子分離絶縁膜、ゲート絶縁膜および多結晶シリコ
ン膜を形成した状態である。
【図１２】（ａ）および（ｂ）は従来技術による半導体
記憶装置の断面図と平面図をそれぞれ示し、Ｐ型拡散
層、素子分離絶縁膜、ゲート絶縁膜、多結晶シリコン膜
およびＮ型拡散層を形成した状態である。
記憶装置の断面図と平面図をそれぞれ示し、Ｐ型拡散
層、素子分離絶縁膜、ゲート絶縁膜、多結晶シリコン膜
およびＮ型拡散層を形成した状態である。
【図１３】従来技術による半導体記憶装置の平面図であ
り、Ｎ型拡散層、素子分離絶縁膜、多結晶シリコン膜お
よび部分的にＮ型拡散層を形成した状態である。
り、Ｎ型拡散層、素子分離絶縁膜、多結晶シリコン膜お
よび部分的にＮ型拡散層を形成した状態である。
１、８ 半導体基板 ２、１１ フォトレジスト ３、１２ Ｐ型拡散層 ４、１４ ゲート絶縁膜 ５、１５ 多結晶シリコン膜 ６、７、１６、１７ Ｎ型拡散層 ９ シリコン酸化膜 １０ シリコン窒化膜 １３ 素子分離絶縁膜
Claims (1)
- 【請求項１】 半導体基板の表面近傍に形成された第１
の導電型である複数の列ライン状の不純物拡散層と、前
記半導体基板上に形成されたゲート酸化膜と、前記列ラ
イン状の不純物拡散層と交叉して前記ゲート酸化膜上に
複数の行ライン状に形成された多結晶シリコン膜とから
なる半導体記憶装置において、 前記第１導電型と反対導電型の不純物拡散層が、前記第
１導電型の不純物拡散層の間であり、かつ、前記半導体
基板の表面近傍に形成されたことを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5057566A JPH06275798A (ja) | 1993-03-17 | 1993-03-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5057566A JPH06275798A (ja) | 1993-03-17 | 1993-03-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275798A true JPH06275798A (ja) | 1994-09-30 |
Family
ID=13059389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5057566A Pending JPH06275798A (ja) | 1993-03-17 | 1993-03-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275798A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0845811A3 (en) * | 1996-11-29 | 2000-01-12 | Motorola, Inc. | A read only memory array and a method of manufacturing the array |
-
1993
- 1993-03-17 JP JP5057566A patent/JPH06275798A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0845811A3 (en) * | 1996-11-29 | 2000-01-12 | Motorola, Inc. | A read only memory array and a method of manufacturing the array |
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