JPH06268060A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06268060A JPH06268060A JP4842593A JP4842593A JPH06268060A JP H06268060 A JPH06268060 A JP H06268060A JP 4842593 A JP4842593 A JP 4842593A JP 4842593 A JP4842593 A JP 4842593A JP H06268060 A JPH06268060 A JP H06268060A
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- JP
- Japan
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- groove
- cutting
- adhesive sheet
- blade
- substrate
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Abstract
(57)【要約】
【目的】 半導体基板に多数形成された素子を個々に切
断分離させるにあたって、素子周縁の破損を防止し、素
子の品質向上をはかる。 【構成】 半導体基板上に形成された複数の半導体素子
を各素子間に設定された切断予定域にて切断を施し個別
に分離するにあたり、切断予定域にエッチング液により
溝を形成する工程と、回転砥石により前記溝内にこの溝
幅よりも狭い幅に切断を施す工程とを経ることを特徴と
する半導体装置の製造方法。
断分離させるにあたって、素子周縁の破損を防止し、素
子の品質向上をはかる。 【構成】 半導体基板上に形成された複数の半導体素子
を各素子間に設定された切断予定域にて切断を施し個別
に分離するにあたり、切断予定域にエッチング液により
溝を形成する工程と、回転砥石により前記溝内にこの溝
幅よりも狭い幅に切断を施す工程とを経ることを特徴と
する半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板上に形成した
複数の半導体素子を分離する工程を改善した半導体装置
の製造方法に関する。
複数の半導体素子を分離する工程を改善した半導体装置
の製造方法に関する。
【０００２】
【従来の技術】半導体素子製造における素子分離工程の
一例として、砒化ガリウム（ＧａＡｓ）電界効果トラン
ジスタ（ＦＥＴ）の製造を例に、従来の技術を説明す
る。
一例として、砒化ガリウム（ＧａＡｓ）電界効果トラン
ジスタ（ＦＥＴ）の製造を例に、従来の技術を説明す
る。
【０００３】図３および図４にスクライブ法による素子
分離工程の流れを示す。素子を分離する工程では先ず、
図３ａに示すようにレジストをマスク２０３としてＧａ
Ａｓ基板上２０１に形成された酸化膜２０２を除去し、
素子切断領域２１２を形成する。次に、裏面に粘着シー
ト２０４を張り付けて図３ｂに示すようにＧａＡｓ基板
表面をダイヤモンド針２０５で素子切断領域に沿って傷
を付ける。この後、図４に示すように基板裏面からゴム
ローラを掛けて傷に沿って割る。更に、粘着シートを高
温にして引き伸し素子を分離する。
分離工程の流れを示す。素子を分離する工程では先ず、
図３ａに示すようにレジストをマスク２０３としてＧａ
Ａｓ基板上２０１に形成された酸化膜２０２を除去し、
素子切断領域２１２を形成する。次に、裏面に粘着シー
ト２０４を張り付けて図３ｂに示すようにＧａＡｓ基板
表面をダイヤモンド針２０５で素子切断領域に沿って傷
を付ける。この後、図４に示すように基板裏面からゴム
ローラを掛けて傷に沿って割る。更に、粘着シートを高
温にして引き伸し素子を分離する。
【０００４】この方法の長所は（１００）ＧａＡｓ結晶
の性質を上手に利用しているため、素子の縁を綺麗な状
態で分離できることである。
の性質を上手に利用しているため、素子の縁を綺麗な状
態で分離できることである。
【０００５】しかし、この方法は、ＧａＡｓ基板表面を
ダイヤモンド針で浅く傷付けゴムローラを掛けて傷に沿
って割るだけなので、基板内で部分的に分離できない領
域が発生しやすいことである。この問題は、素子寸法が
小さいものほど発生しやすく、特に低雑音用ＦＥＴでは
２〜５個の素子が一つにまとまって割れる事があり、素
子をパッケージ内に組立てる際、自動マウント装置が使
用出来なくなる問題がある。さらに、ローラを掛けて基
板を割るため、そのときに発生するＧａＡｓ粉が基板表
面に付着し素子の外観不良の原因となる。
ダイヤモンド針で浅く傷付けゴムローラを掛けて傷に沿
って割るだけなので、基板内で部分的に分離できない領
域が発生しやすいことである。この問題は、素子寸法が
小さいものほど発生しやすく、特に低雑音用ＦＥＴでは
２〜５個の素子が一つにまとまって割れる事があり、素
子をパッケージ内に組立てる際、自動マウント装置が使
用出来なくなる問題がある。さらに、ローラを掛けて基
板を割るため、そのときに発生するＧａＡｓ粉が基板表
面に付着し素子の外観不良の原因となる。
【０００６】上記を解決する手段として、薄い円盤状の
砥石（ブレード）を回転させながら素子を切断する方法
である。これは、ブレードの切り込み量（深さ）を制御
出来るため、例えば、切り込み量を半導体基板板厚より
大きくすると素子の完全切断ができるため前述した複数
の素子が一つにまとまって割れることを防止できる特徴
がある。以下、図５および図６によってブレード法によ
る素子を分離する工程について説明する。
砥石（ブレード）を回転させながら素子を切断する方法
である。これは、ブレードの切り込み量（深さ）を制御
出来るため、例えば、切り込み量を半導体基板板厚より
大きくすると素子の完全切断ができるため前述した複数
の素子が一つにまとまって割れることを防止できる特徴
がある。以下、図５および図６によってブレード法によ
る素子を分離する工程について説明する。
【０００７】図５ａに示すようにＧａＡｓ基板３０１上
に形成した酸化膜３０２をレジストマスク３０３のパタ
ーンによって除去し、素子切断領域３１２を形成する。
次に、裏面に粘着シート３０４を張り付けて図５ｂに示
すようにＧａＡｓ基板表面の素子切断領域３１２をブレ
ード３０５で粘着シートに達するまで切断する。この
後、粘着シートを高温にして引伸し素子を完全に分離す
る（図６）。
に形成した酸化膜３０２をレジストマスク３０３のパタ
ーンによって除去し、素子切断領域３１２を形成する。
次に、裏面に粘着シート３０４を張り付けて図５ｂに示
すようにＧａＡｓ基板表面の素子切断領域３１２をブレ
ード３０５で粘着シートに達するまで切断する。この
後、粘着シートを高温にして引伸し素子を完全に分離す
る（図６）。
【０００８】しかし、ＧａＡｓ結晶は脆く欠けやすいと
いう性質があるため、切断した素子の縁に図６に示すよ
うに割れや欠けが発生し、このことが素子の外観歩留り
を大きく低下する原因となっている。この割れや欠けの
程度はＧａＡｓ基板の結晶方位、ブレードの種類、切断
条件に依存するため制御が困難であり、また再現性に乏
しいという欠点があった。
いう性質があるため、切断した素子の縁に図６に示すよ
うに割れや欠けが発生し、このことが素子の外観歩留り
を大きく低下する原因となっている。この割れや欠けの
程度はＧａＡｓ基板の結晶方位、ブレードの種類、切断
条件に依存するため制御が困難であり、また再現性に乏
しいという欠点があった。
【０００９】
【発明が解決しようとする課題】上述の如く従来の素子
分離方法では素子の外観を損なう事なく完全に個々に分
離出来ない等、問題があった。従って、本発明は上記従
来の問題点に鑑みなされたもので、切断領域をエッチン
グ液により溝を形成した後、さらにブレードにより切断
することで素子の外観を損なう事なく完全に分離できる
半導体装置の製造方法を提供するものである。
分離方法では素子の外観を損なう事なく完全に個々に分
離出来ない等、問題があった。従って、本発明は上記従
来の問題点に鑑みなされたもので、切断領域をエッチン
グ液により溝を形成した後、さらにブレードにより切断
することで素子の外観を損なう事なく完全に分離できる
半導体装置の製造方法を提供するものである。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、素子切断領域にあらかじめエッチング液
により溝を形成した後、その溝より狭い幅のブレードに
より素子を切断するものである。すなわち、半導体基板
上に形成された複数の半導体素子を各素子間に設定され
た切断予定域にて切断を施し個別に分離するにあたり、
切断予定域にエッチング液により溝を形成する工程と、
回転砥石により前記溝内にこの溝幅よりも狭い幅に切断
を施す工程とを経ることを特徴とする。
の製造方法は、素子切断領域にあらかじめエッチング液
により溝を形成した後、その溝より狭い幅のブレードに
より素子を切断するものである。すなわち、半導体基板
上に形成された複数の半導体素子を各素子間に設定され
た切断予定域にて切断を施し個別に分離するにあたり、
切断予定域にエッチング液により溝を形成する工程と、
回転砥石により前記溝内にこの溝幅よりも狭い幅に切断
を施す工程とを経ることを特徴とする。
【００１１】
【作用】半導体基板上の素子切断領域にあらかじめエッ
チング液により素子切断領域に溝を形成した後、その溝
より狭い幅のブレードを用いて素子を切断することによ
り、従来ブレード法で発生していた素子の割れ、欠けが
基板の表面に達するのを防止出来るため、素子の製造歩
留りの向上が可能となる。
チング液により素子切断領域に溝を形成した後、その溝
より狭い幅のブレードを用いて素子を切断することによ
り、従来ブレード法で発生していた素子の割れ、欠けが
基板の表面に達するのを防止出来るため、素子の製造歩
留りの向上が可能となる。
【００１２】
【実施例】以下本発明の一つの実施例として、ＧａＡｓ
ＦＥＴの製造につき図１および図２を参照して説明す
る。
ＦＥＴの製造につき図１および図２を参照して説明す
る。
【００１３】図１ａに示すように、ＧａＡｓ基板１０１
上に形成した酸化膜１０２をレジストマスク１０３のパ
ターンによって除去し、素子切断領域１１２を形成す
る。さらに、図１ｂに示すように酒石酸、水、過酸化水
素水の混合液を用いて素子切断領域１１２にエッチング
を施し、深さ〜５μｍ以上の溝１１１を形成する。次
に、裏面に粘着シート１０４を張り付けて図１ｃに示す
ように溝１１１よりも狭い幅のブレード１０５で粘着シ
ートに達するまで切断する。この後、粘着シートを高温
にして引伸し素子を分離する（図２）。
上に形成した酸化膜１０２をレジストマスク１０３のパ
ターンによって除去し、素子切断領域１１２を形成す
る。さらに、図１ｂに示すように酒石酸、水、過酸化水
素水の混合液を用いて素子切断領域１１２にエッチング
を施し、深さ〜５μｍ以上の溝１１１を形成する。次
に、裏面に粘着シート１０４を張り付けて図１ｃに示す
ように溝１１１よりも狭い幅のブレード１０５で粘着シ
ートに達するまで切断する。この後、粘着シートを高温
にして引伸し素子を分離する（図２）。
【００１４】本発明によれば、エッチングによりＧａＡ
ｓ基板表面に溝を形成しているため、ブレード切断時に
発生する素子の割れ、欠けが基板表面側に進行するのを
溝端部で防止出来るため、素子の製造歩留りの向上が可
能となる。そして従来法では素子切断領域に要した幅の
８０μｍを５０μｍに低減できる。
ｓ基板表面に溝を形成しているため、ブレード切断時に
発生する素子の割れ、欠けが基板表面側に進行するのを
溝端部で防止出来るため、素子の製造歩留りの向上が可
能となる。そして従来法では素子切断領域に要した幅の
８０μｍを５０μｍに低減できる。
【００１５】
【発明の効果】以上述べたように本発明によれば、ブレ
ード切断時に発生する基板の割れ、欠けが進行するのを
溝端部で防止出来るため素子の外観を損なう事なく、か
つ完全に個々の素子に分離できることが可能となる。
ード切断時に発生する基板の割れ、欠けが進行するのを
溝端部で防止出来るため素子の外観を損なう事なく、か
つ完全に個々の素子に分離できることが可能となる。
【図１】（ａ）〜（ｃ）は本発明に係る一実施例の製造
方法の一部を工程順に示すいずれも断面図。
方法の一部を工程順に示すいずれも断面図。
【図２】本発明に係る一実施例の製造方法の一部の工程
を示す断面図。
を示す断面図。
【図３】（ａ）、（ｂ）は従来例の製造方法の一部を工
程順に示すいずれも断面図。
程順に示すいずれも断面図。
【図４】従来例の製造方法の一部の工程を示す断面図。
【図５】（ａ）、（ｂ）は従来例の別の製造方法の一部
を工程順に示すいずれも断面図。
を工程順に示すいずれも断面図。
【図６】従来例の別の製造方法の一部の工程を示す断面
図。
図。
１０１、２０１、３０１…ＧａＡｓ基板 １０２、２０２、３０２…酸化膜 １０３、２０３、３０３…レジストマスク １０４、２０４、３０４…粘着シート １０５、３０５…ブレード １１１…溝 １１２、２１２、３１２…素子切断領域 ２０５…ダイヤモンド針
Claims (1)
- 【請求項１】 半導体基板上に形成された複数の半導体
素子を各素子間に設定された切断予定域にて切断を施し
個別に分離するにあたり、切断予定域にエッチング液に
より溝を形成する工程と、回転砥石により前記溝内にこ
の溝幅よりも狭い幅に切断を施す工程とを経ることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4842593A JPH06268060A (ja) | 1993-03-10 | 1993-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4842593A JPH06268060A (ja) | 1993-03-10 | 1993-03-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268060A true JPH06268060A (ja) | 1994-09-22 |
Family
ID=12802984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4842593A Pending JPH06268060A (ja) | 1993-03-10 | 1993-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268060A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358153B2 (en) | 2005-06-03 | 2008-04-15 | Oki Electric Industry Co., Ltd. | Method for cutting junction board, and chip |
| US7485547B2 (en) | 2004-05-07 | 2009-02-03 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device |
| CN102637640A (zh) * | 2011-02-09 | 2012-08-15 | 达尔萨公司 | 最小化芯片边缘缺陷的方法及系统 |
-
1993
- 1993-03-10 JP JP4842593A patent/JPH06268060A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7485547B2 (en) | 2004-05-07 | 2009-02-03 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device |
| US7358153B2 (en) | 2005-06-03 | 2008-04-15 | Oki Electric Industry Co., Ltd. | Method for cutting junction board, and chip |
| CN102637640A (zh) * | 2011-02-09 | 2012-08-15 | 达尔萨公司 | 最小化芯片边缘缺陷的方法及系统 |
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