JPH06267265A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【構成】 ニブルモード動作およびスタティックカラム
モード動作のために共用され得る改善されたＤＲＡＭが
開示される。このＤＲＡＭは、改善されたニブルデコー
ダを備える。ＤＲＡＭがスタティックカラムモード動作
のための装置として使用される場合では、ボンディング
選択を利用したモード選択回路から高レベルの信号Ｓｓ
ｃが与えられる。 【効果】 ニブルモード動作が選択される場合におい
て、ニブルデコーダの出力信号が遅延を伴って出力され
る。その結果、先に出力される出力データの保持時間が
後の出力データにより侵食されるのが防がれる。その結
果、出力データの十分な保持時間が確保できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に半導体メモリ
装置に関し、特に、第１および第２の動作型のいずれの
型の装置としても使用され得る半導体メモリ装置に関す
る。

【０００２】

【背景の技術】一般に、半導体メモリは、様々な動作モ
ードを備えている。特に近年では、コンピュータおよび
画像処理をはじめとする様々な技術分野で高度のデータ
処理が必要とされているので、半導体メモリにおける動
作モードの数が増加される傾向にある。

【０００３】半導体メモリの中でダイナミックランダム
アクセスメモリ（以下「ＤＲＡＭ」という）は、高密度
データ記憶が行なわれ得ることから、様々な電子機器に
おいて用いられている。このＤＲＡＭもまた、ニブルモ
ードおよびスタティックカラムモードのようないくつか
の動作モードを有している。

【０００４】この発明は、一般に半導体メモリに適用可
能であるが、以下の記載では、この発明がニブルモード
およびスタティックカラムモードを有するＤＲＡＭに適
用される例について説明する。まず、以下の記載では、
ＤＲＡＭについて記載した後、ニブルモード動作および
スタティックカラム動作について説明する。

【０００５】図７は、この発明の背景を示すＤＲＡＭの
ブロック図である。図７を参照して、ＤＲＡＭ２００
は、各々が行および列に配設された多数のメモリセルを
備えたメモリセルアレイ１０ないし１３を含む。アドレ
スバッファ１は、外部から与えられるアドレス信号ＡＤ
を受ける。アドレス信号ＡＤは、行アドレス信号ＲＡお
よび列アドレス信号ＣＡを時分割態様で含む。行デコー
ダ２は、行アドレス信号ＲＡに応答して、各メモリセル
アレイ１０ないし１３における行を選択する。すなわ
ち、行デコーダ２は、行アドレス信号ＲＡをデコード
し、各メモリセルアレイ１０ないし１３において１本の
ワード線ＷＬを選択的に活性化させる。

【０００６】列アドレス信号ＣＡの下位２ビットＣＡ０
およびＣＡ１は、ニブルデコーダ４ｃに与えられる。列
アドレス信号ＣＡの上位のビットＣＡ２ないしＣＡｍ
は、列デコーダ３に与えられる。列デコーダ３は、アド
レス信号ＣＡ２ないしＣＡｍに応答して、各メモリセル
アレイ１０ないし１３における１つの列を選択する。す
なわち、列デコーダ３は、列アドレス信号ＣＡ２ないし
ＣＡｍをデコードし、１つの列を選択するための信号Ｙ
を出力する。

【０００７】メモリセルアレイ１０ないし１３の１つ、
たとえばメモリセルアレイ１０は、各ビット線対ＢＬ，
／ＢＬに接続されたセンスアンプ（ＳＡ）２５と、列デ
コーダ３からの信号Ｙに応答して導通するＹゲート回路
２７と、ＩＯ線対に接続されたプリアンプ２６とを含
む。

【０００８】データ読出動作において、アドレスバッフ
ァ１は、行アドレス信号ＲＡおよび列アドレス信号ＣＡ
を含むアドレス信号ＡＤを受ける。行デコーダ２は、行
アドレス信号ＲＡに応答して、各メモリセルアレイ１０
ないし１３において１本のワード線ＷＬを活性化させ
る。ワード線ＷＬの活性化に応答して、選択されたメモ
リセルＭＣ内にストアされていたデータ信号がビット線
対ＢＬ，／ＢＬに与えられる。センスアンプ２５は、ビ
ット線ＢＬ，／ＢＬの間に現われた微小な電位差を増幅
する。

【０００９】列デコーダ３は、列アドレス信号ＣＡ２な
いしＣＡｍに応答して、各メモリセルアレイ１０ないし
１３において１つの列を選択するための信号Ｙを出力す
る。信号Ｙに応答して、Ｙゲート回路２７の１つが選択
的にオンするので、センスアンプ２５によって増幅され
たデータ信号がＩＯ線対に与えられる。ＩＯ線対上のて
信号は、プリアンプ２６によりさらに増幅された後、デ
ータ保持回路８に与えられる。データ保持回路８は、４
つのメモリセルアレイ１０ないし１３から出力されたデ
ータ信号ＲＤ０ないしＲＤ３を受け、かつそれらを保持
する。

【００１０】ニブルデコーダ４ｃは、列アドレス信号Ｃ
Ａの下位ビットＣＡ０およびＣＡ１をデコードし、ニブ
ルモード動作における最初のデータビットを指定するた
めの出力信号ＮＹをシフトレジスタ７に与える。

【００１１】クロック信号発生器５は、外部から与えら
れるロウアドレスストローブ信号／ＲＡＳおよび外部か
ら与えられるカラムアドレスストローブ信号／ＣＡＳを
受ける。クロック信号発生器５は、信号／ＲＡＳおよび
／ＣＡＳに応答して、ＤＲＡＭ２００における動作を制
御するための様々な制御信号を出力する。クロック信号
発生器５は、ニブル動作モードにおいて、信号φ１に対
応する内部信号／ＣＡＳをシフトレジスタ制御回路６に
与える。

【００１２】シフトレジスタ制御回路６は、与えられた
信φ１に応答して、シフトレジスタ７を駆動するための
クロック信号φ２を出力する。シフトレジスタ７は、ニ
ブルモード動作において、クロック信号φに応答して、
データ保持回路８内に保持された４つのデータを順次に
指定するための信号Ｓ０ないしＳ３を出力する。一方、
シフトレジスタ７は、スタティックカラムモード動作に
おいて、信号ＣＡ０およびＣＡ１により決定される指定
信号Ｓ０ないしＳ３を出力する。データ保持回路８は、
信号Ｓ０ないしＳ３に応答して、保持されていたデータ
信号Ｄ０ないしＤ３を出力する。

【００１３】ＤＲＡＭ２００は、電源端子１４を介し
て、外部から与えられる電源電圧Ｖｃｃを受ける。電源
端子１４は、リード（すなわち金線）を介して半導体基
板内に形成されたボンディングパッド１５に接続され
る。したがって、電源電圧Ｖｃｃは、端子１４，リード
２８およびボンディングパッド１５を介して、ＤＲＡＭ
２００内の内部回路に供給される。

【００１４】モード選択回路１４は、詳細については後
で説明されるのであるが、電源端子１４に接続される金
線２９が設けられるか否かにより、ニブルモードまたは
スタティックカラムモードのいずれかを選択する。すな
わち、ＤＲＡＭ２００がニブルモード動作のための装置
として選択される場合では、金線２９が設けられない。
他方、ＤＲＡＭ２００がスタティックカラムモード動作
のための装置として選択される場合では、金線２９は設
けられる。このように、金線２９の存在により、ＤＲＡ
Ｍ２００の動作の型が決定される。

【００１５】図８は、図７に示したニブルデコーダ４ｃ
の回路図である。図８を参照して、ニブルデコーダ４ｃ
は、各々がＮＡＮＤゲート６４およびインバータ６５を
備えたデコード回路６０ないし６３を含む。デコード回
路６０内のＮＡＮＤゲート６４は、信号ＣＡ０およびＣ
Ａ１を受ける。デコード回路６１は、反転された信号／
ＣＡ０および信号ＣＡ１を受ける。デコード回路６２
は、信号ＣＡ０および反転された信号／ＣＡ１を受け
る。デコード回路６３は、反転された信号／ＣＡ０およ
び／ＣＡ１を受ける。

【００１６】動作において、各デコード回路６０ないし
６３は、与えられた２つの入力信号が高レベルであると
き、高レベルの出力信号ＮＹ０ないしＮＹ３を出力す
る。したがって、ニブルデコーダ４ｃは、与えられた信
号ＣＡ０およびＣＡ１に応答して、選択的に活性化され
た信号ＮＹ０ないしＮＹ３を出力する。言換えると、ニ
ブルデコーダ４ｃは、列アドレス信号の下位２ビットＣ
Ａ０およびＣＡ１により決定される１つの活性化された
信号ＮＹ０ないしＮＹ３を出力する。

【００１７】図９は、図７に示したシフトレジスタ７お
よびシフトレジスタ制御回路６のブロック図である。図
９において、シフトレジスタ７およびシフトレジスタ制
御回路６の入力信号および出力信号が示される。

【００１８】図１０は、図９に示したシフトレジスタ制
御回路の動作を説明するためのタイミングチャートであ
る。図１０（ａ）は、シフトレジスタ７およびシフトレ
ジスタ回路６に与えられる入力信号の変化の一例を示
す。図１０（ｂ）は、スタティックモードにおける出力
信号の変化を示す。図１０（ｃ）は、ニブルモードにお
ける出力信号の変化を示す。

【００１９】クロック信号発生器５は、モード選択回路
１６からの出力信号に応答して、外部から与えられる信
号／ＣＡＳを内部信号φ１としてシフトレジスタ制御回
路６に与える。すなわち、ＤＲＡＭ２００においてニブ
ルモード動作が選択される場合では、クロック信号発生
器５は、信号／ＣＡＳに同期する内部信号φ１をシフト
レジスタ制御回路６に与える。他方、ＤＲＡＭ２００に
おいてスタティックカラムモード動作が選択される場合
では、クロック信号発生器５は信号φ１をシフトレジス
タ制御回路６に与えない。

【００２０】したがって、図１０（ｃ）に示すように、
ニブルモード動作において、シフトレジスタ７はクロッ
ク信号φ２を受けるので、順次に活性化される出力信号
Ｓ０ないしＳ４を出力する。保持回路８は、信号Ｓ０な
いしＳ３に応答して、保持されていたデータ信号Ｄ０な
いしＤ３を順次に出力する。

【００２１】他方、スタティックカラムモードが選択さ
れている場合では、図１０（ａ）に示た入力信号が与え
られたとき、シフトレジスタ７は図１０（ｂ）に示した
出力信号Ｓ０ないしＳ３を出力する。すなわち、図１０
（ｂ）に示した例では、１つの出力信号Ｓ０だけが活性
化される。

【００２２】図１１は、図７に示したデータ保持回路８
の回路ブロック図である。図１１を参照して、データ保
持回路８は、ラッチ回路８０ないし８３と、トライステ
ートバッファ８４ないし８７とを含む。各ラッチ回路８
０ないし８３は、複数のメモリセルアレイ１０ないし１
３の対応する１つから読出されたデータ信号ＲＤ０ない
しＲＤ３を受け、かつそれを保持する。各トライステー
トバッファ８４ないし８７は、ラッチ回路８０ないし８
３の対応する１つの出力に接続される。各トライステー
トバッファ８４ないし８７は、シフトレジスタ７から与
えられる出力信号Ｓ０ないしＳ３および／Ｓ０ないし／
Ｓ３の対応する１つの対に応答して選択的に導通する。

【００２３】ニブルモード動作において、図１０（ｃ）
に示した信号Ｓ０ないしＳ３に応答して、トライステー
トバッファ８４ないし８７は順次にかつ選択的に導通す
る。したがって、ラッチ回路８０ないし８３において保
持されたデータ信号が、順次に出力される。

【００２４】図１２は、図７に示したＤＲＡＭのニブル
モード動作を説明するためのタイミングチャートであ
る。図１２を参照して、時刻ｔ１において信号／ＲＡＳ
が立下がり、行アドレス信号ＲＡがアドレスバッファ１
により取込まれる。行デコーダ２が行アドレス信号ＲＡ
をデコードし、各メモリセルアレイにおいて１本のワー
ド線ＷＬを活性化させる。したがって、活性化されたワ
ード線に接続されているメモリセルから、データ信号が
それぞれのビット線対に与えられる。センスアンプは、
ビット線対における電圧差を増幅する。

【００２５】時刻ｔ２において信号／ＣＡＳが立下が
り、列アドレス信号ＣＡが取込まれる。列デコーダ３
は、列アドレス信号ＣＡに含まれる下位のビットＣＡ２
ないしＣＡｍをデコードし、１つの列を選択するための
信号、すなわち図１２に示した例では信号Ｙ０を活性化
する。したがって、Ｙゲート回路２７を介して、増幅さ
れたデータ信号がＩＯ線対に与えられる。プリアンプ２
６は、ＩＯ線対上のデータ信号をさらに増幅し、増幅さ
れた信号を読出データ信号ＲＤ０としてデータ保持回路
８に与える。他のメモリセルアレイ１１，１２および１
３からも、同様に読出データ信号ＲＤ１，ＲＤ２および
ＲＤ３がデータ保持回路８に与えられる。データ保持回
路８は、読出データ信号ＲＤ０ないしＲＤ３を保持す
る。

【００２６】ニブルモード動作では、時刻ｔ２の後、外
部から与えられる信号／ＣＡＳが図１２に示されるよう
に変化する。したがって、シフトレジスタ制御回路６
は、クロック信号発生器５から与えられる信号φ１に応
答して、図１０（ｃ）に示されるクロック信号φ２をシ
フトレジスタ７に与える。シフトレジスタ７は、順次に
活性化される出力信号Ｓ０ないしＳ３をデータ保持回路
８に与える。

【００２７】データ保持回路８は、信号Ｓ０ないしＳ３
に応答して、保持されていたデータ信号Ｄ０ないしＤ３
を順次に出力する。したがって、データ出力バッファ９
を介して、図１２に示すように、データ信号Ｄ０ないし
Ｄ３が出力データＤｏとして順次に出力される。

【００２８】図１３は、図７に示したＤＲＡＭ２００の
スタティックカラム動作を説明するためのタイミングチ
ャートである。図１３を参照して、時刻ｔ１における信
号／ＲＡＳの立下がりに応答して、行アドレス信号ＲＡ
がアドレスバッファ１により取込まれる。時刻ｔ２にお
ける信号／ＣＡＳの立下がりに応答して、列アドレス信
号ＣＡａがアドレスバッファ１により取込まれる。行デ
コーダ２は、行アドレス信号ＲＡをデコードし、各メモ
リセルアレイ１０ないし１３において１本のワード線Ｗ
Ｌを活性化する。したがって、メモリセルにストアされ
ていたデータ信号が各列において対応するビット線対に
与えられ、ビット線対における電位差がセンスアンプよ
り増幅される。

【００２９】以下の記載では、最初の列アドレス信号Ｃ
Ａａが信号ＣＡ０ないしＣＡｍを含んでいるものと仮定
する。

【００３０】列デコーダ３は、アドレス信号ＣＡａの上
位ビットＣＡ２ないしＣＡｍをデコードし、１つの列を
選択する。図１３に示した例では、各メモリセルアレイ
１０ないし１３における最初の列を選択するために、活
性化された信号Ｙ０を出力する。したがって、各メモリ
セルアレイ１０ないし１３において、対応するＹゲート
回路２７がオンし、センスアンプ２５により増幅された
データ信号がＩＯ線対を介してプリアンプ２６により増
幅される。プリアンプ２６により増幅されたデータ信号
は、読出データ信号ＲＤ０ないしＲＤ３としてデータ保
持回路８に与えられる。

【００３１】ニブルデコーダ４ｃが下位ビット信号ＣＡ
０およびＣＡ１をデコードし、シフトレジスタは、デー
タを選択するための信号Ｓ０ないしＳ３をデータ保持回
路８に出力する。データ保持回路８は、信号Ｓ０ないし
Ｓ３に応答して、選択されたデータＤｏａをデータ出力
バッファ９を介して出力する。

【００３２】スタティックカラムモードでは、図１３に
示すように、信号／ＣＡＳが低レベルに維持されている
期間において、列アドレス信号ＣＡａ，ＣＡｂおよびＣ
Ａｃが順次に与えられる。図１３に示した例では、第１
番目の列アドレス信号ＣＡａから第２番目の列アドレス
信号ＣＡｂへの変化において、上位ビット信号が変化す
る。すなわち、第２番目の列アドレス信号ＣＡｂは、変
化されない下位ビット信号ＣＡ０およびＣＡ１と、変化
された上位ビット信号ＣＡ２′ないしＣＡｍ′を含む。
一方、第２番目の列アドレス信号ＣＡｂから第３番目の
列アドレス信号ＣＡｃへの変化において、下位ビット信
号が変化する。すなわち、第３番目の列アドレス信号Ｃ
Ａｃは、変化された下位ビット信号ＣＡ０′およびＣＡ
１′と、変化されない上位ビット信号ＣＡ２′ないしＣ
Ａｍ′とを含む。

【００３３】時刻ｔ３において、第２番目の列アドレス
信号ＣＡｂが与えられる。すなわち、列アドレス信号の
上位ビットが、ＣＡ２ないしＣＡｍからＣＡ２′ないし
ＣＡｍ′へ変化する。列デコーダ３は、この上位ビット
信号ＣＡ２′ないしＣＡｍ′をデコードし、新しい列を
選択するために信号Ｙ１を活性化させる。一方、信号Ｙ
０は立下がる。

【００３４】信号Ｙ１の活性化に応答して、各メモリセ
ルアレイ１０ないし１３において、センスアンプ２５に
より増幅されたて信号が新しい列からプリアンプ２６に
与えられる。各メモリセルアレイ１０ないし１３におけ
るプリアンプ２６により増幅されたデータ信号ＲＤ０な
いしＲＤ３は、データ保持回路８に与えられる。

【００３５】デコーダ４ｃが下位ビット信号ＣＡ０およ
びＣＡ１をデコードするので、シフトレジスタが、デー
タ保持回路８において保持された４つのデータＲＤ０な
いしＲＤ３のうちの１つを選択する信号Ｓ０ないしＳ３
を出力する。したがって、選択されたデータ信号（すな
わちデータＤ０ないしＤ３のうちの１つ）がデータ出力
バッファ９を介して出力データＤｏｂとして出力され
る。

【００３６】時刻ｔ５において第３番目の列アドレス信
号ＣＡｃが与えられる。すなわち、図１３に示した例で
は、列アドレス信号の下位ビット信号が、ＣＡ０および
ＣＡ１からＣＡ０′およびＣＡ１′に変化する。ニブル
デコーダ４ｃは、変化された下位ビット信号ＣＡ０′お
よびＣＡ１′をデコードし、シフトレジスタ７が別のデ
ータを指定するための出力信号Ｓ０ないしＳ３をデータ
保持回路８に与える。したがって、データ保持回路８か
ら、選択された別のデータ信号（すなわちデータＤ０な
いしＤ３のうちの別のもう１つ）が出力される。選択さ
れたデータは、データ出力バッファ９を介して出力デー
タＤｏｃとして出力される。

【００３７】

【発明が解決しようとする課題】図１３に示したスタテ
ィックカラムモードの動作において次のような課題が指
摘される。

【００３８】図１３に示すように、最初の列アドレス信
号ＣＡａに応答して、最初の出力データＤｏａが出力さ
れる。第２番目の列アドレス信号ＣＡｂに応答して、第
２番目の出力データＤｏｂが出力される。第３番目の列
アドレス信号ＣＡｃに応答して、第３番目の出力データ
Ｄｏｃが出力される。

【００３９】最初の出力データＤｏａは、時間長さｔ
_AOH1において保持される。時間長さｔ _AOH1は、新しい列
アドレス信号ＣＡｂが与えられてから、対応する新しい
出力データＤｏｂが出力されるまでに要する時間、言換
えると、古い出力Ｄｏａを引続いて保持し得る時間長さ
に相当する。

【００４０】図１３に示した例では、第２番目の列アド
レス信号ＣＡｂは、変化された上位ビット信号ＣＡ２′
ないしＣＡｍ′を含むので、対応する出力データＤｏｂ
を出力するのにより長い時間を要する。すなわち、各メ
モリセルアレイ１０ないし１３から新しいデータが読出
され、出力データＤｏｂが決定されるので、より長い時
間を要する。

【００４１】一方、第３番目の列アドレス信号ＣＡｃに
おいて下位ビット信号のみがＣＡ０およびＣＡ１からＣ
Ａ０′およびＣＡ１′に変化するので、出力データＤｏ
ｂのデータ保持時間ｔ_AOH2が短縮される。すなわち、こ
の場合では、ニブルデコーダ４ｃによるデコード動作の
みによって新しい出力データＤｏｃが決定されるので、
データＤｏｃを出力するのにそれほど時間を要しない。

【００４２】特に、ニブルモード動作を高速に実行する
ため、図７に示したニブルデコーダ４ｃおよびシフトレ
ジスタ７が高速で動作できるように設計されているの
で、ニブルデコーダ４ｃおよびシフトレジスタ７による
出力データ選択動作は高速で行なわれ得る。その結果、
図１３に示したような場合において、出力データの保持
時間長さ、すなわちｔ_AOH1およびｔ_AOH2における時間差
が大きくなってしまっている。

【００４３】このように、ニブルモード動作およびスタ
ティックカラム動作に共用できるＤＲＡＭ２００がスタ
ティックカラム動作を行なうとき、与えられる列アドレ
ス信号の変化により、出力データＤｏの保持時間長さが
変動する。言換えると、スタティックカラムモード動作
において出力される出力データＤｏが、場合により短時
間で失われる。したがって、ＤＲＡＭ２００から読出さ
れたデータ信号を受ける回路が誤ったデータを受信する
ことが生じ得る。

【００４４】この発明は、上記のような課題を解決する
ためになされたもので、第１および第２の動作型のいず
れの型の装置としても使用され得る半導体メモリ装置か
ら出力される出力データの所望のデータ保持時間長さを
確保することを目的とする。

【００４５】

【課題を解決するための手段】請求項１の発明に係る半
導体メモリ装置は、各々が行および列に配設された複数
のメモリセルを備えた複数のメモリセルアレイと、各々
が複数のメモリセルアレイの対応する１つから読出され
たデータを保持する複数のデータ保持手段と、外部から
与えられるアドレス信号に応答して、複数のデータ保持
手段によって保持されたデータを指定するデータ指定手
段と、第１および第２の動作モードの一方を選択するモ
ード選択手段とを含む。データ指定手段は、第１の動作
モードにおいて、アドレス信号によって指定されたデー
タを最初のデータとして、複数のデータ保持手段内のデ
ータを予め定められた順序で指定する。データ指定手段
は、第２の動作モードにおいて、複数のデータ保持手段
において保持されたデータのうちアドレス信号によって
決定されるデータを指定する。この半導体メモリ装置
は、さらに、モード選択手段からの出力信号に応答し
て、データ指定手段によるデータ指定タイミングを制御
するタイミング制御手段を含む。

【００４６】請求項２の発明に係る半導体メモリ装置
は、各々が行および列に配設された複数のメモリセルを
備えた複数のメモリセルアレイと、各々が複数のメモリ
セルアレイの対応する１つから読出されたデータを保持
する複数のデータ保持手段と、外部から与えられる列ア
ドレス信号に応答して、複数のデータ保持手段によって
保持されたデータを指定するデータ指定手段と、ボンデ
ィングパッドへの接続により、ニブルモード動作に適し
た第１の型およびスタティックカラムモード動作に適し
た第２の型のうちの一方の型を選択する型選択手段とを
含む。データ指定手段は、ニブルモード動作において、
外部から与えられるカラムアドレスストローブ信号に応
答して、列アドレス信号によって指定されたデータを最
初のデータとして、複数のデータ保持手段内のデータを
予め定められた順序で指定する。データ指定手段は、ス
タティックカラム動作において、複数のデータ保持手段
において保持されたデータのうち列アドレス信号によっ
て決定されるデータを指定する。この半導体メモリ装置
は、さらに、型選択手段からの出力信号に応答して、デ
ータ指定手段によるデータ指定タイミングを制御するタ
イミング制御手段を含む。

【００４７】請求項３の発明に係る半導体メモリ装置
は、第１，第２および第３のアドレス信号を受ける手段
と、各々が行および列に配設された複数のメモリセルを
備えた複数のメモリセルアレイと、第１のアドレス信号
をデコードし、各前記メモリセルアレイにおいて１つの
行を選択する行デコーダ手段と、第２のアドレス信号を
デコードし、各メモリセルアレイにおいて１つの列を選
択する列デコーダ手段と、各々が行および列デコーダ手
段に応答して、複数のメモリセルアレイの対応する１つ
からストアされたデータを読出す複数のデータ読出手段
と、各々が複数のメモリセルアレイの対応する１つから
読出されたデータを保持する複数のデータ保持手段と、
第３のアドレス信号に応答して、複数のデータ保持手段
によって保持されたデータを指定するデータ指定手段
と、第１および第２の動作型の一方を選択する型選択手
段とを含む。データ指定手段は、型選択手段が第１の動
作モード型を選択するとき、第３のアドレス信号によっ
て指定されたデータを最初のデータとして、複数のデー
タ保持手段内のデータを予め定められた順序で指定す
る。データ指定手段は、型選択手段が第２の動作モード
型を選択するとき、複数のデータ保持手段において保持
されたデータのうち第３のアドレス信号によって決定さ
れるデータを指定する。この半導体メモリ装置は、さら
に、型選択手段からの出力信号に応答して、データ指定
手段によるデータ指定タイミングを制御するタイミング
制御手段を含む。

【００４８】

【作用】請求項１の発明における半導体メモリ装置で
は、タイミング制御手段が、モード選択手段からの出力
信号に応答して、データ指定手段によるデータ指定タイ
ミングを制御する。したがって、先に出力された出力デ
ータのデータ保持時間が後のデータにより侵食されるの
が防がれる。その結果、出力データのデータ保持時間が
確保され得る。

【００４９】請求項２の発明における半導体メモリ装置
では、タイミング制御手段が、型選択手段からの出力信
号に応答して、データ指定手段によるデータ指定タイミ
ングを制御する。したがって、先の出力データのデータ
保持時間が後の出力データにより侵食されるのが防がれ
る。その結果、出力データのデータ保持時間が確保され
得る。

【００５０】請求項３の発明における半導体メモリ装置
では、タイミング制御手段が、型選択手段からの出力信
号に応答して、データ指定手段によるデータ指定タイミ
ングを制御する。したがって、先に出力された出力デー
タのデータ保持時間が後のデータにより侵食されるのが
防がれる。その結果、出力データのデータ保持時間が確
保され得る。

【００５１】

【実施例】図１は、この発明の一実施例を示すＤＲＡＭ
のブロック図である。図１を参照して、ＤＲＡＭ１００
は、図７に示したＤＲＡＭ２００と比較すると、改善さ
れたニブルデコーダ４ａを含む。ニブルデコーダ４ａ
は、モード選択回路１６から出力される信号Ｓｓｃを受
ける。

【００５２】モード選択回路１６は、ＤＲＡＭ１００が
ニブルモード動作に適した装置として使用されるとき、
低レベルの信号Ｓｓｃを出力する。他方、モード選択回
路１６は、ＤＲＡＭ１００がスタティックカラムモード
動作に適した装置として使用されるとき、高レベルの出
力信号Ｓｓｃを出力する。モード選択回路１６による出
力信号Ｓｓｃのレベル選択は、リード（または金線）２
９を電源端子１４に接続するか否かによって決定され
る。すなわち、モード選択回路１６が電源端子１４に接
続されないとき、低レベルの信号Ｓｓｃが出力される。
他方、モード選択回路１６がリード２９を介して電源端
子１４に接続されるとき、高レベルの信号Ｓｓｃが出力
される。

【００５３】図１に示したＤＲＡＭ１００の基本的な動
作は、図７に示したＤＲＡＭ２００と同様であるので、
説明が省略される。以下の記載では、改善されたニブル
デコーダ４ａについて詳細に説明する。

【００５４】図２は、図１に示した改善されたニブルデ
コーダ４ａの回路図である。図２を参照して、ニブルデ
コーダ４ａは、改善されたデコード回路４０ないし４３
を含む。各デコード回路４０ないし４３は、モード選択
回路１６からの出力信号Ｓｓｃを受ける。デコード回路
４０は、列アドレス信号の下位ビット信号ＣＡ０および
ＣＡ１を受ける。デコード回路４１は、反転された信号
／ＣＡ０および信号ＣＡ１を受ける。デコード回路４２
は、信号ＣＡ０および反転された信号／ＣＡ１を受け
る。デコード回路４３は、反転された信号／ＣＡ０およ
び／ＣＡ１を受ける。

【００５５】各デコード回路４０ないし４３は、ＮＡＮ
Ｄゲート４４，４５および４６と、インバータ４７およ
び４８と、遅延回路４９とを含む。各デコード回路４０
ないし４３は、対応する１つの出力信号ＮＹ０ないしＮ
Ｙ３を出力する。

【００５６】各デコード回路４０ないし４３、たとえば
デコード回路４０は次のように動作する。

【００５７】低レベルの信号Ｓｓｃが与えられたとき、
ＮＡＮＤゲート４５は高レベルの出力信号をＮＡＮＤゲ
ート４６に与える。したがって、ＮＡＮＤゲート４６
は、この場合においてインバータとして動作する。その
結果、ＮＡＮＤゲート４４，インバータ４７，ＮＡＮＤ
ゲート４６およびインバータ４８により構成された回路
が、図８に示したデコード回路６０と同等の動作を行な
う。すなわち、デコード回路４０ないし４３は、ニブル
モード動作において、列アドレス信号の下位ビット信号
ＣＡ０およびＣＡ１に応答して、選択的に活性化された
１つの出力信号ＮＹ０ないしＮＹ３を出力する。

【００５８】高レベルの信号Ｓｓｃが与えられたとき、
ＮＡＮＤゲート４５は遅延回路４９を介して与えられる
信号をＮＡＮＤゲート４６に伝える。したがって、ＮＡ
ＮＤゲート４４，遅延回路４９，ＮＡＮＤゲート４５，
４６およびインバータ４８により遅延された回路が構成
される。すなわち、デコード回路４０ないし４３は、ス
タティックカラムモード動作において、列アドレス信号
の下位ビット信号ＣＡ０およびＣＡ１に応答して、選択
的に活性化された１つの出力信号ＮＹ０ないしＮＹ３を
遅延を伴って出力する。

【００５９】図３は、図１に示したモード選択回路１６
の回路図である。図３を参照して、モード選択回路１６
は、カスケードされたインバータ１８および１９と、イ
ンバータ１８の入力ノードと接地電位との間に接続され
たＮＭＯＳトランジスタ２０とを含む。半導体基板内に
ボンディングパッド１７が形成されており、インバータ
１８の入力ノードはボンディングパッド１７に接続され
る。ボンディングパッド１７は、リード（または金線）
２９により選択的に電源端子１に接続される。トランジ
スタ２０は、低い電流駆動能力、すなわち小さな相互コ
ンダクタンスｇｍを有している。トランジスタ２０は、
ゲート電極を介して電源電圧Ｖｃｃを受けるように接続
される。

【００６０】ニブルモード動作が選択されるとき、ボン
ディングパッド１７は電源端子１４に接続されない。し
たがって、トランジスタ２０の導通作用により、低レベ
ルの出力信号Ｓｓｃが出力される。

【００６１】他方、スタティックカラムモード動作が選
択されるとき、ボンディングパッド１７はリード２９を
介して端子１４に接続される。したがって、高レベルの
出力信号Ｓｓｃが出力される。

【００６２】以下の記載では、図１に示したＤＲＡＭ１
００におけるニブルモード動作およびスタティックカラ
ムモード動作について説明する。まず、ＤＲＡＭ１００
がニブルモード動作に適した装置として使用される場合
では、図３に示したモード選択回路１６におけるボンデ
ィングパッド１７は電源端子１４に接続されない。した
がって、モード選択回路１６が低レベルの信号Ｓｓｃを
出力する。

【００６３】図２に示した改善されたニブルデコーダ４
ａは、低レベルの信号Ｓｓｃを受ける。したがって、各
デコード回路４０ないし４３において、高速動作のため
の経路がＮＡＮＤゲート４４，インバータ４７，ＮＡＮ
Ｄゲート４６およびインバータ４８により構成される。
したがって、ニブルデコーダ４ａは、ニブルモード動作
において、列アドレス信号の上位ビット信号ＣＡ０およ
びＣＡ１に応答して、最初に出力されるべきデータを指
定する信号ＮＹ０ないしＮＹ３を素早く出力する。

【００６４】再び図１２を参照して、ニブルモード動作
において、信号／ＲＡＳの立下がりに応答して行アドレ
ス信号ＲＡが取込まれ（時刻ｔ１）、時刻ｔ２における
信号／ＣＡＳの立下がりに応答して列アドレス信号ＣＡ
が取込まれる。列アドレス信号ＣＡは、ニブルモード動
作において最初に出力されるべきデータを指定するため
の下位ビット信号ＣＡ０およびＣＡ１を含む。

【００６５】列デコーダ３は、列アドレス信号ＣＡの上
位ビット信号ＣＡ２ないしＣＡｍをデコードし、１つの
列を選択するための信号Ｙ０を活性化する。その結果、
各メモリセルアレイ１０ないし１３から、最初の列にお
いてストアされていたデータ信号ＲＤ０ないしＲＤ３が
データ保持回路８に出力される。

【００６６】前述のように、ニブルデコーダ４ａは下位
ビット信号ＣＡ０およびＣＡ１をデコードし、レジスタ
７を介して、データ保持回路８内に保持されたデータの
うち最初のものを指定するめたの信号Ｓ０ないしＳ３を
出力する。最初のデータが指定された後、信号／ＣＡＳ
に含まれるパルスに応答して、データ保持回路８内の他
のデータが順次に選択される。その結果、図１２に示さ
れるように、４つのデータＤ０ないしＤ３が順次にデー
タ出力バッファ９を介して出力される。

【００６７】次に、図１に示したＤＲＡＭ１００がスタ
ティックカラムモード動作に適した装置として使用され
る場合では、図３に示したモード選択回路１６内のボン
ディングパッド１７がリード２９を介して電源端子１４
に接続される。その結果、モード選択回路１６は、高レ
ベルの信号Ｓｓｃを出力する。

【００６８】図２に示したニブルデコーダ４ａは高レベ
ルの信号Ｓｓｃを受ける。したがって、各デコード回路
４０ないし４３において、遅延されたデコード経路が形
成される。すなわち、ＮＡＮＤゲート４４，遅延回路４
９，ＮＡＮＤゲート４５，４６およびインバータ４８に
より、遅延されたデコード回路が形成される。その結
果、ニブルデコーダ４ａは、列アドレス信号の下位ビッ
ト信号ＣＡ０およびＣＡ１が与えられた後、出力信号Ｎ
Ｙ０ないしＮＹ３を遅延を伴って出力する。

【００６９】図５は、図１に示したＤＲＡＭ１００にお
ける改善されたスタティックカラムモード動作を説明す
るためのタイミングチャートである。図５では、既に説
明した図１３と同様に変化する列アドレス信号が与えら
れる例を示している。すなわち、行アドレス信号ＲＡが
与えられた後、第１，第２および第３の列アドレス信号
ＣＡａ，ＣＡｂおよびＣＡｃが順次に与えられる。

【００７０】列デコーダ３は列アドレス信号ＣＡａの上
位ビット信号ＣＡ２ないしＣＡｍをデコードし、１つの
列選択信号Ｙ０を活性化する。したがって、各メモリセ
ルアレイ１０ないし１３からデータ信号ＲＤ０ないしＲ
Ｄ３がデータ保持回路８に出力される。

【００７１】ニブルデコーダ４ａは列アドレス信号ＣＡ
ａの下位ビット信号ＣＡ０およびＣＡ１をデコードし、
シフトレジスタ７が出力されるべきデータを選択する信
号Ｓ０ないしＳ３をデータ保持回路８に与える。その結
果、データ出力バッファ９を介して、選択されたデータ
Ｄｏａが出力される。

【００７２】第２番目の列アドレス信号ＣＡｂは、変化
されない下位ビット信号ＣＡ０およびＣＡ１と、変化さ
れた上位ビット信号ＣＡ２′ないしＣＡｍ′とを含む。
列デコーダ３が新たに与えられる上位ビット信号ＣＡ
２′ないしＣＡｍ′をデコードし、各メモリセルアレイ
１０ないし１３からデータ信号ＲＤ０ないしＲＤ３がデ
ータ保持回路８に出力される。

【００７３】データ保持回路８によって保持されたデー
タのうち１つのデータが、ニブルデコーダ４ａおよびシ
フトレジスタ７によって選択される。その結果、選択さ
れたデータＤｏｂがデータ出力バッファ９を介して出力
される。

【００７４】第３番目の列アドレス信号ＣＡｃは、変化
された下位ビット信号ＣＡ０′およびＣＡ１′と、変化
されない上位ビット信号ＣＡ２′ないしＣＡｍ′とを含
む。この場合では、列アドレス信号の上位ビット信号が
変化されず、下位ビット信号だけが変化される。

【００７５】再び図２を参照して、スタティックカラム
モード動作が選択されているので、デコード回路４０な
いし４３は高レベルの信号Ｓｓｃを受ける。したがっ
て、各デコード回路４０ないし４３において遅延を伴っ
たデコード経路が形成されている。言換えると、ニブル
デコーダ４ａは、スタティックカラムモード動作におい
て与えられた下位ビット信号ＣＡ０およびＣＡ１を遅延
を伴ってデコードする。その結果、出力信号ＮＹ０ない
しＮＹ３が遅延を伴って出力される。

【００７６】シフトレジスタ７は、遅延された信号ＮＹ
０ないしＮＹ３に応答して、データ保持回路８において
保持されたデータを選択するための選択信号Ｓ０ないし
Ｓ３を遅延を伴ってデータ保持回路８に与える。その結
果、データ保持回路８から、選択された出力データ（図
５に示したＤｏｃ）が遅延を伴って出力されることにな
る。

【００７７】第３番目の出力データＤｏｃが遅延を伴っ
て出力されるので、第２番目の出力データＤｏｂのデー
タ保持時間ｔ_AOH2が第３番目の出力データＤｏｃにより
侵食されない。すなわち、第３番目の列選択信号ＣＡｃ
が時刻ｔ５において与えられた後第２番目の出力データ
Ｄｏｂの十分な時間長さｔ_AOH2が得られる。言換える
と、第２番目の出力データＤｏｂの出力時間長さが十分
に得られるので、図示されていない外部の回路が、スト
アされていたデータ信号Ｄｏｂを正しく受信することが
できる。図６は、図１に示したＤＲＡＭ１００において
用いられるニブルデコーダの別の例を示す回路図であ
る。図６を参照して、改善されたニブルデコーダ４ｂ
は、４つのデコード回路５０ないし５３を含む。各デコ
ード回路５０ないし５３は、ＮＡＮＤゲート５４と、ト
ライステートバッファ５５，５７と、遅延回路５６とを
含む。各トライステートバッファ５５および５７は、図
４に示した回路構成を有している。

【００７８】図４を参照して、トライステートバッファ
５５（５７）は、電源電圧Ｖｃｃと接地電位との間に直
列に接続されたＰＭＯＳトランジスタ２１および２２な
らびにＮＭＯＳトランジスタ２３および２４を含む。ト
ランジスタ２２および２３は、ゲート電極が入力信号を
受けるように接続される。トランジスタ２２および２３
の共通接続ノードを介して、出力信号が出力される。ト
ランジスタ２１は、ゲート電極が反転された制御信号／
Ｓｓｃを受けるように接続される。トランジスタ２４
は、ゲート電極が制御信号Ｓｓｃを受けるように接続さ
れる。

【００７９】再び図６を参照して、このニブルデコーダ
４ｂも、基本的に図２に示したニブルデコーダ４ａと同
様に動作する。すなわち、ニブルモード動作が選択され
るとき、各デコード回路５０ないし５３において遅延の
ないデコード経路が形成される。したがって、ニブルデ
コーダ４ｂは、ニブルモード動作において高速に信号Ｎ
Ｙ０ないしＮＹ３を出力することができる。

【００８０】他方、スタティックカラムモード動作が選
択されるとき、高レベルの信号Ｓｓｃおよび低レベルの
信号／Ｓｓｃが与えられる。したがって、各デコード回
路５０ないし５３において、デコード経路が遅延を伴っ
て形成される。その結果、ニブルデコーダ４ｂは、出力
信号ＮＹ０ないしＮＹ３を遅延を伴って出力する。

【００８１】このように、改善されたニブルデコーダ４
ａまたは４ｂを図１に示したＤＲＡＭ１００に適用する
ことにより、スタティックカラムモード動作において出
力データの十分な保持時間が得られる。すなわち、スタ
ティックカラムモード動作が選択されたとき、ニブルデ
コーダ４ａおよび４ｂは出力信号ＮＹ０ないしＮＹ３を
遅延を伴って出力する。その結果、データ保持回路８に
おいて保持されたデータを選択するタイミングが遅延さ
れる。したがって、図１３に示されるような第３番目の
出力データＤｏｃにより出力データＤｏｂの保持時間が
侵食されるのが防がれる。すなわち、図５に示されるよ
うに、第３番目の出力データＤｏｃの選択タイミングが
遅延されるので、第２番目の出力データＤｏｂの十分な
保持時間が得られる。

【００８２】ニブルモード動作およびスタティックカラ
ムモード動作に共用できるＤＲＡＭにおいて、出力デー
タＤｏのデータ保持時間をスタティックカラムモード動
作において所望の時間長さに確保できるので、図示され
ていない外部回路がストアされたデータを正確に受ける
ことができる。

【００８３】

【発明の効果】以上のように、この発明によれば、モー
ド手段または型選択手段からの出力信号に応答して、デ
ータ指定手段によるデータ指定タイミングを制御するタ
イミング制御手段を設けたので、出力データのデータ保
持時間を確保することのできる半導体メモリ装置が得ら
れた。

【図面の簡単な説明】

【図１】この発明の一実施例を示すＤＲＡＭのブロック
図である。

【図２】図１に示したニブルデコーダの一例を示す回路
図である。

【図３】図１に示したモード選択回路の回路図である。

【図４】図６に示したトライステートバッファの回路図
である。

【図５】図１に示したＤＲＡＭにおける改善されたスタ
ティックカラムモード動作を説明するためのタイミング
チャートである。

【図６】図１に示したＤＲＡＭにおいて用いられるニブ
ルデコーダの別の例を示す回路図である。

【図７】この発明の背景を示すＤＲＡＭのブロック図で
ある。

【図８】図７に示したニブルデコーダの回路図である。

【図９】図７に示したシフトレジスタおよびシフトレジ
スタ制御回路のブロック図である。

【図１０】図９に示したシフトレジスタ制御回路の動作
を説明するためのタイミングチャートである。

【図１１】図７に示したデータ保持回路の回路ブロック
図である。

【図１２】図７に示したＤＲＡＭのニブルモード動作を
説明するためのタイミングチャートである。

【図１３】図７に示したＤＲＡＭのスタティックカラム
モード動作を説明するためのタイミングチャートであ
る。

【符号の説明】

１ アドレスバッファ ２ 行デコーダ ３ 列デコーダ ４ａ，４ｂ，４ｃ ニブルデコーダ ５ クロック信号発生器 ６ シフトレジスタ制御回路 ７ シフトレジスタ ８ データ保持回路 ９ 出力バッファ １０，１１，１２，１３ メモリセルアレイ １６ モード選択回路 ＲＡ 行アドレス信号 ＣＡ，ＣＡ０−ＣＡｍ 列アドレス信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１および第２の動作モードのいずれで
   も動作可能な半導体メモリ装置であって、 各々が行および列に配設された複数のメモリセルを備え
   た複数のメモリセルアレイと、 各々が前記複数のメモリセルアレイの対応する１つから
   読出されたデータを保持する複数のデータ保持手段と、 外部から与えられるアドレス信号に応答して、前記複数
   のデータ保持手段によって保持されたデータを指定する
   データ指定手段と、 前記第１および第２の動作モードの一方を選択するモー
   ド選択手段とを含み、 前記データ指定手段は、前記第１の動作モードにおい
   て、前記アドレス信号によって指定されたデータを最初
   のデータとして、前記複数のデータ保持手段内のデータ
   を予め定められた順序で指定し、 前記データ指定手段は、前記第２の動作モードにおい
   て、前記複数のデータ保持手段において保持されたデー
   タのうち前記アドレス信号によって決定されるデータを
   指定し、 前記モード選択手段からの出力信号に応答して、前記デ
   ータ指定手段によるデータ指定タイミングを制御するタ
   イミング制御手段を含む、半導体メモリ装置。
2. 【請求項２】 ニブルモード動作に適した第１の型およ
   びスタティックカラムモード動作に適した第２の型のい
   ずれにも適用できる半導体メモリ装置であって、 各々が行および列に配設された複数のメモリセルを備え
   た複数のメモリセルアレイと、 各々が前記複数のメモリセルアレイの対応する１つから
   読出されたデータを保持する複数のデータ保持手段と、 外部から与えられる列アドレス信号に応答して、前記複
   数のデータ保持手段によって保持されたデータを指定す
   るデータ指定手段と、 ボンディングパッドへの接続により前記第１および第２
   の型の一方を選択する型選択手段とを含み、 前記データ指定手段は、前記ニブルモード動作におい
   て、外部から与えられるカラムアドレスストローブ信号
   に応答して、前記列アドレス信号によって指定されたデ
   ータを最初のデータとして、前記複数のデータ保持手段
   内のデータを予め定められた順序で指定し、 前記データ指定手段は、前記スタティックカラムモード
   動作において、前記複数のデータ保持手段において保持
   されたデータのうち前記列アドレス信号によって決定さ
   れるデータを指定し、 前記型選択手段からの出力信号に応答して、前記データ
   指定手段によるデータ指定タイミングを制御するタイミ
   ング制御手段を含む、半導体メモリ装置。
3. 【請求項３】 第１および第２の動作モード型のいずれ
   の装置としても使用できる半導体メモリ装置であって、 第１，第２および第３のアドレス信号を受ける手段と、 各々が行および列に配設された複数のメモリセルを備え
   た複数のメモリセルアレイと、 第１のアドレス信号をデコードし、各前記メモリセルア
   レイにおいて１つの行を選択する行デコーダ手段と、 第２のアドレス信号をデコードし、各前記メモリセルア
   レイにおいて１つの列を選択する列デコーダ手段と、 各々が前記行および列デコーダ手段に応答して、前記複
   数のメモリセルアレイの対応する１つからストアされた
   データを読出す複数のデータ読出手段と、 各々が前記複数のメモリセルアレイの対応する１つから
   読出されたデータを保持する複数のデータ保持手段と、 第３のアドレス信号に応答して、前記複数のデータ保持
   手段によって保持されたデータを指定するデータ指定手
   段と、 前記第１および第２の動作モード型の一方を選択する型
   選択手段とを含み、 前記データ指定手段は、前記型選択手段が前記第１の動
   作モード型を選択するとき、前記第３のアドレス信号に
   よって指定されたデータを最初のデータとして、前記複
   数のデータ保持手段内のデータを予め定められた順序で
   指定し、 前記データ指定手段は、前記型選択手段が前記第２の動
   作モード型を選択するとき、前記複数のデータ保持手段
   において保持されたデータのうち前記第３のアドレス信
   号によって決定されるデータを指定し、 前記型選択手段からの出力信号に応答して、前記データ
   指定手段によるデータ指定タイミングを制御するタイミ
   ング制御手段を含む、半導体メモリ装置。