JPH06260934A - 位相同期式周波数シンセサイザ - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、簡単な回路を付加することにより
位相同期引き込みを高速にできかつ同期引き込み状態の
雑音特性を良好にできる位相同期式周波数シンセサイザ
を提供することを目的とする。 【構成】 本発明の位相同期式周波数シンセサイザは、
位相比較回路に接続されるループフィルタを具備する位
相同期式周波数シンセサイザであって、前記位相比較回
路とループフィルタとの間に構成される抵抗体と、この
抵抗体を入力される制御信号に応じて短絡する短絡手段
と、この短絡手段に制御信号を出力する制御手段とを備
えて構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相同期過程を高速に
行いうる位相同期式周波数シンセサイザに関するもので
ある。

【０００２】

【従来の技術】まず従来の位相同期式周波数シンセサイ
ザの構成及び作用を、図１５に示す完全積分２次フィル
タの回路図、図１６に示す完全積分２次フィルタを使用
した従来の位相同期式周波数シンセサイザの構成ブロッ
ク図、図１７，図１８に示す周波数変化に対する位相同
期式周波数シンセサイザの出力周波数の特性図を参照し
て説明する。

【０００３】完全積分２次フィルタは図１５に示すよう
に、入力側から抵抗Ｒ１０１、抵抗Ｒ１０５及びキャパ
シタＣを直列に接続し、これら抵抗Ｒ１０５とキャパシ
タＣに並列に増幅器を接続して構成されている。

【０００４】また、この図１５に示す完全積分２次フィ
ルタを使用した従来の位相同期式周波数シンセサイザの
構成は図１６に示されるように、発振器１１１，位相比
較器１１３，抵抗Ｒ１０１、抵抗Ｒ１０５、キャパシタ
Ｃ及び電圧制御発振器１１５が直列に接続され、これら
抵抗Ｒ１０５とキャパシタＣには並列に増幅器が接続さ
れ、さらに電圧制御発振器１１５の出力の一部が可変分
周器１１７を介して位相比較器１１３に入力されるよう
に構成されている。

【０００５】また、図１５に示す完全積分２次フィルタ
の自然角周波数ωn 及びダンピング係数ζは次式で表さ
れる。

【０００６】 ωn ＝｛Ｋ／（［Ｒ１０１］・［Ｃ］）｝^(1/2) (1) ζ ＝ωn ・［Ｒ１０５］・［Ｃ］／２ (2) ただし Ｋ ＝（Ｋv ・Ｋp ／Ｎ） (3) ここで［Ｒ１０１］、［Ｒ１０５］はそれぞれ抵抗Ｒ１
０１及び抵抗Ｒ１０５の抵抗値を示し、また［Ｃ］はキ
ャパシタＣの静電容量を示し、さらにＫはループ利得、
Ｋv は電圧制御発振器１１５の電圧制御感度、Ｋp は位
相比較器１１３の位相比較感度、Ｎは可変分周器１１７
の分周数である。

【０００７】位相同期回路の周波数変化または位相変化
による位相同期式周波数シンセサイザ出力周波数の時間
に対する特性を図１７及び図１８に示す。

【０００８】まず図１７を参照するに、(1) 式で示す自
然角周波数ωn の値により大きく異なることが判別され
る。すなわちダンピング係数ζ＝０．７のとき、図１７
で明らかなように、自然角周波数ｆn （＝ωn ・２π）
＝２ｋＨｚの場合同期引き込みに要する時間τは約１ｍ
ｓｅｃ以上であるがｆn （＝ωn ・２π）＝１０ｋＨｚ
の場合は約０．２５ｍｓｅｃ程度でωn を大きくすれば
同期引き込みは高速となる。

【０００９】また図１８の如く(2) 式で示すダンピング
係数ζの値により大きく異なる。すなわち自然角周波数
ｆn ＝５ｋＨｚのとき図１８で明らかなように、ダンピ
ング係数ζ＝０．５の場合、同期引き込みに要する時間
τは約０．６ｍｓｅｃであるがζ＝１．０の場合は約
０．４５ｍｓｅｃ程度でζを大きくすれば同期引き込み
は高速となる。

【００１０】また、ωn ・ζを大きくするには(1) 、
(2) 式で抵抗１０１の抵抗値を小さくすればよい。

【００１１】

【発明が解決しようとする課題】しかしながら、同期引
き込み時間を短縮するために自然角周波数ωn 、ダンピ
ング係数ζを大きくすると、同期引き込み状態における
対雑音信号比（以下Ｓ／Ｎ比）が極端に悪化してしまう
ことになる。そのため制限なく自然角周波数ωnあるい
はダンピング係数ζを大きくすることはできなかった。

【００１２】本発明は、上記課題に鑑みてなされたもの
で、簡単な回路を付加することにより位相同期引き込み
を高速にできかつ同期引き込み状態の雑音特性を良好に
できる位相同期式周波数シンセサイザを提供することを
目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
本願第１の発明の位相同期式周波数シンセサイザは、位
相比較回路に接続されるループフィルタを具備する位相
同期式周波数シンセサイザであって、前記位相比較回路
とループフィルタとの間に構成される抵抗体と、この抵
抗体を入力される制御信号に応じて短絡する短絡手段
と、この短絡手段に制御信号を出力する制御手段とを有
することを要旨とする。

【００１４】また、本願第２の発明は、位相比較回路に
接続されるループフィルタを具備する位相同期式周波数
シンセサイザであって、前記ループフィルタを構成する
並列に接続される複数のキャパシタと、この複数のキャ
パシタの少なくとも１つを入力される制御信号に応じて
解放する解放手段と、この解放手段に制御信号を出力す
る制御手段とを有することを要旨とする。

【００１５】

【作用】本願第１の発明の位相同期式周波数シンセサイ
ザは、例えば周波数切替時の同期引き込みの際には、制
御手段の制御によって抵抗体を短絡することで抵抗値が
零となることで、ループの自然周波数、ダンピング係数
が大きくなり、これにより高速に同期引き込みが行われ
る。また同期引き込み完了状態にあっては、抵抗体を接
続することでループの自然周波数、ダンピング係数が小
さくなり、雑音特性を良好にすることができる。

【００１６】本願第２の発明の位相同期式周波数シンセ
サイザは、ループフィルタを構成するキャパシタを並列
に接続される複数のキャパシタによって構成すると共
に、この複数のキャパシタの少なくとも１つに、当該キ
ャパシタを制御信号に応じて解放する解放手段を設け
る。これにより、例えば周波数切替時の同期引き込みの
際には、制御手段の制御によってキャパシタを解放する
ことでループの自然周波数、ダンピング係数を大きくな
り高速に同期引き込みが行われる。また同期引き込み完
了状態にあっては、キャパシタを接続状態とすることで
雑音特性を良好にすることができる。

【００１７】

【実施例】以下、本発明に係る一実施例を図面を参照し
て説明する。図１は本発明に係る位相同期式周波数シン
セサイザの構成を示したブロック図である。

【００１８】図１に示すように、発振器１１に位相比較
器１３が接続され、この位相比較器１３には抵抗体とし
ての抵抗Ｒ１が接続される。この抵抗Ｒ１には短絡手段
としてのスイッチＳＷ１が並列に接続されている。尚、
このスイッチＳＷ１は図示しない、後述するような制御
手段によってその開閉が制御される。さらにこの抵抗Ｒ
１には、抵抗Ｒ３を介して増幅器ＯＰが接続される。こ
の増幅器ＯＰには抵抗Ｒ５とキャパシタＣ１が並列に接
続される。この増幅器ＯＰに電圧制御発振器１５が接続
され、この電圧制御発振器１５の出力端は出力端子に接
続されると共に可変分周器１７に接続される。この可変
分周器１７は、前記位相比較器１３に接続される。

【００１９】次に、図１に示す位相同期式周波数シンセ
サイザの作用を説明する。

【００２０】この図１に示す第１の実施例において、抵
抗Ｒ１、抵抗Ｒ３を図１６に示す従来例における抵抗Ｒ
１０１と比較するとき、その抵抗値で ［Ｒ１０１］＝［Ｒ１］＋［Ｒ３］ の関係にある。すなわち、抵抗Ｒ１を短絡することによ
り、従来よりも抵抗値を小さくし、同期引き込みの高速
化を図ろうとするものである。

【００２１】またスイッチＳＷ1 は外部からの、例えば
図示しない制御手段からの制御信号によりＯｎ／Ｏｆｆ
が可能であるスイッチである。

【００２２】図１を参照するに、チャンネル切替時には
制御信号に従ってスイッチＳＷ1 がＯｎ状態となる。こ
のためループの自然角周波数ωn 及びダンピング係数ζ
が共に大きくなり、同期引き込みが高速に行われ、引き
込み時間は短くなる。同期引き込み完了状態になると制
御信号に従ってスイッチＳＷ1 がＯｆｆ状態となり、抵
抗Ｒ１が接続された状態となる。このためループの自然
角周波数ωn 、ダンピング係数ζともに小さくなり雑音
特性が良い状態となる。

【００２３】次に、図２を参照して本発明に係る第２の
実施例を説明する。この第２の実施例は、第１の実施例
のループフィルタ周辺の具体的実現方法であるところの
回路図である。すなわち、第１の実施例のスイッチＳＷ
1 をＦＥＴスイッチで実現したものである。ＦＥＴスイ
ッチを用いることで外部よりディジタル信号で簡単に制
御可能となる。また、ＦＥＴスイッチ以外にもトランジ
スタスイッチ、ＣＭＯＳアナログスイッチまたはホトカ
プラを用いたスイッチ等が使用できる。

【００２４】また、ＣＭＯＳアナログスイッチやホトカ
プラスイッチ等を用いることで、切替信号を送出する制
御部と分離することができ、制御部からの雑音の侵入を
最小限に抑えることが可能となる。

【００２５】次に、図３及び図４を参照して上記第２の
実施例のスイッチＳＷ１を切替えるタイミングについて
説明する。

【００２６】位相同期式周波数シンセサイザは外部の制
御回路より可変分周器の分周数を設定する信号を与えら
れる。この制御回路より与えられる信号は３種類あり、
１つはクロック信号、もう１つは分周数などのデータ信
号、最後の１つはデータ信号の始まりと終わりを示すイ
ネーブル信号である。

【００２７】通常位相同期式周波数シンセサイザは前記
３種類の信号を受け取ることにより出力周波数を切替え
るが、その際、イネーブル信号の立ち下がりを検出した
瞬間に、データ信号として与えられた分周数を可変分周
器に設定する。

【００２８】従って、前記イネーブル信号の立ち下がり
を検出し、この検出信号Ｓ1 の入力の後、予め定められ
た一定遅延時間の後に、切替え信号Ｓ3 を出力して、ス
イッチＳＷ１を切替える遅延回路１９を設けることで、
周波数切替時には必ず自然周波数ωn 、ダンピング係数
ζを大きくし、同期引き込み状態になると自然角周波数
ωn 、ダンピング係数ζを小さくし雑音特性を良好にす
る回路を実現することができる。尚、ここでは、回路が
簡易に構成でき、かつ切替条件が同一ならば過渡応答も
一定であることから時間の遅延によって制御するように
したが、任意の条件によって制御するようにしても良
い。

【００２９】図５は上述した第２の実施例のスイッチを
切替えるタイミングを説明するための別の実現方法を示
す図である。

【００３０】この図５においては、位相比較器１３に接
続されたロック検出回路２１により位相同期の状態を検
出し、位相差が設定されたある値φを下回った時点で制
御回路２３よりＦＥＴスイッチを切替えるものである。
具体的には、位相比較器１３から抵抗Ｒ１への出力信号
から周波数差或いは位相差を検出しても良く、位相比較
器１３の後段にチャージポンプを接続した構成である場
合には位相比較器１３のデジタル信号出力を用いるよう
にしても良い。

【００３１】図６は上述した第２の実施例のスイッチを
切替えるタイミングを説明するためのさらに別の実現方
法を示す図である。

【００３２】図５に示した実現方法が位相比較器１３の
出力情報をもとに、ロック検出回路２１が同期状態を検
出するのに対し、図６に示す実現方法は、位相比較器を
二種類用意し、一つを、同期比引き込み用、もう一つを
ロック検出用に利用するものである。すなわち、ロック
検出用位相比較器２５により位相同期の状態を検出し、
位相差が設定されたある値φを下回った時点で制御回路
２３よりスイッチを切替えるものである。この場合、図
１１に示すように、ロック検出用位相比較器２５は位相
比較器１３に比べ、位相誤差の検出範囲が広いことか
ら、ループフィルタの切替タイミングだけを見るのには
都合が良い。

【００３３】尚、以上の実施例はすべてループフィルタ
に完全積分二次フィルタを用いたものであるが、ループ
フィルタにラグリードフィルタを用いた場合にも、当然
のことながら本発明の効果をなんら損なうものではな
い、ループフィルタにラグリードフィルタを用いた場合
の一実施例を図７に示す。

【００３４】また、完全積分二次フィルタを使用した場
合にはループフィルタの定数の自然周波数ωn とダンピ
ング係数ζをループフィルタの他の部分に依存すること
無く独立に設定することができる。

【００３５】また、以上の実施例はすべて位相比較回路
直後の抵抗Ｒ１のみを変更することでループの特性を切
替えているが、場合によっては切替前、切替後の特性が
抵抗Ｒ１を変更するだけでは希望の特性とならない場合
がある。このような場合には図８に示す第３の実施例の
ように、２つ以上の抵抗Ｒ１，Ｒ９，Ｒ１１あるいはキ
ャパシタＣ４，Ｃ５の値を切替制御回路２７で制御され
るスイッチＳＷ1,ＳＷ3,ＳＷ5 によって切替えることで
所望の特性を得ることが可能である。

【００３６】この図８に示す第３の実施例は、図１に示
す第１の実施例における抵抗Ｒ５を直列に接続される抵
抗Ｒ９，Ｒ１１に、キャパシタＣ１を並列に接続される
キャパシタＣ４，Ｃ５に置換え、さらに抵抗Ｒ９に短絡
用のスイッチＳＷ３を設け、キャパシタＣ４に解放用の
スイッチＳＷ５をそれぞれ設けたものである。

【００３７】また、通常抵抗Ｒ９のスイッチＳＷ３とキ
ャパシタＣ４のスイッチＳＷ５は同時にオン、オフされ
る。これにより、自然周波数ωn とダンピング係数ζを
それぞれ独立に変更することが可能となる。具体的に
は、例えば抵抗１のみを変更したときには自然周波数ω
n とダンピング係数ζが変更され、抵抗９のみを変更し
たときにはダンピング係数ζのみが変更される。

【００３８】次に図９を参照して、第４の実施例につい
て説明する。この図９に示す第４の実施例の場合、位相
比較器を二種類用意し、片方の位相比較器３３を帯域の
広い初期同期用、もう一つの位相比較器３１を精密に位
相比較を行う最終引き込み用に利用したものである。

【００３９】この場合、定数を切替えるループフィルタ
は最終引き込み用の位相比較器３２に接続されたループ
フィルタとし、初期同期用位相比較器３３から最終引き
込み用位相比較器３２に切替わった時刻より後にループ
フィルタの定数を変更する必要がある。このときの切替
の様子を図１０に示す。

【００４０】図１０を参照するに、まず周波数切替えが
検出されると初期同期用位相比較器３３で大体合わせら
れ、次に位相比較器をすでに動作している最終引き込み
用位相比較器３２に切替える。このとき、スイッチＳＷ
７はオンで短絡状態にあることから精密にかつ素早く引
き込みが行われる。その後にスイッチＳＷ７がオフさ
れ、ノイズの低減が計られる。

【００４１】また、図１２に示すように、抵抗として可
変抵抗器ＶＲ１を用い、その値を制御回路３５により制
御することでループフィルタの特性を連続的に変化させ
ることが可能となる。これによりループのインパルス的
な過渡応答なしにループ特性を変えることができる。

【００４２】一般的に切替信号の送出タイミングは、次
式で定める周波数誤差ωe が所定の値以下となる時刻ｔ
とすることが必要である。

【００４３】

【数１】 ただし、ωc ：初期周波数差、ωh ：ループの自然周波
数、ζ：ダンピング係数 例えば、周波数を８３８ＭＨｚから８２２ＭＨｚに切替
える場合で、位相比較周波数が５０ＫＨｚのときの例を
示す。

【００４４】図１３はこの場合の制御部より送出するル
ープフィルタ切替信号のタイミングを説明するための図
である。図１３は横軸に同期引き込み用のループフィル
タを用いた場合の自然角周波数ｆn （＝ωn ／２π）、
縦軸に同じくダンピング係数ζをとって、ループフィル
タ切替信号送出タイミングを時間を等高線で示したもの
である。

【００４５】例えば同期引き込み用のループフィルタの
自然角周波数が5kHz、ダンピング係数が１．０の場合、
周波数切替信号送出後０．４ｍsec 後に切替信号を送出
すれば最速で周波数切替が実現できる。

【００４６】次に、図１４を参照してループフィルタに
ラグリードフィルタを用いた場合の実施例について説明
する。この図１４に示す実施例は、図８に示した第３の
実施例の位相同期式周波数シンセサイザのループフィル
タにラグリードフィルタを用いた場合の構成を示すもの
である。

【００４７】

【発明の効果】以上説明したように本発明によれば簡単
な回路を付加することにより位相同期引き込みを高速に
できかつ同期引き込み状態の雑音特性を良好にできる位
相同期式周波数シンセサイザを構成することができる。

【図面の簡単な説明】

【図１】本発明に係る第１の実施例の位相同期式周波数
シンセサイザの構成を示すブロック図である。

【図２】図１に示した実施例の第１の具体例をしめす回
路図である。

【図３】図２に示した第２の実施例の制御の具体例をし
めす回路図である。

【図４】図２に示した第２の実施例の動作を説明するた
めのタイミングチャートである。

【図５】図２に示した第２の実施例の制御の他の具体例
をしめすブロック図である。

【図６】図２に示した第２の実施例の制御の他の具体例
をしめすブロック図である。

【図７】ループフィルタにラグリードフィルタを用いた
場合の実施例を示す回路図である。

【図８】本発明に係る第３の実施例の位相同期式周波数
シンセサイザの構成を示すブロック図である。

【図９】本発明に係る第４の実施例の位相同期式周波数
シンセサイザの構成を示すブロック図である。

【図１０】図９に示した第４の実施例の切替制御を説明
するための図である。

【図１１】図９に示した第４の実施例の作用を説明する
ための図である。

【図１２】図１に示した実施例の第５の具体例をしめす
回路図である。

【図１３】ループフィルタ切替信号のタイミングを説明
するための図である。

【図１４】ループフィルタにラグリードフィルタを用い
た場合の実施例を示す回路図である。

【図１５】完全積分２次フィルタの回路図である。

【図１６】図１５に示した完全積分２次フィルタを使用
した従来の位相同期式周波数シンセサイザの構成を示し
た回路図である。

【図１７】位相同期回路の周波数変化または位相変化に
よる位相同期式周波数シンセサイザ出力周波数の時間に
対する特性図である。

【図１８】位相同期回路の周波数変化または位相変化に
よる位相同期式周波数シンセサイザ出力周波数の時間に
対する特性図である。

【符号の説明】

１１ 発振器 １３ 位相比較器 １５ 電圧制御発振器 １７ 可変分周器 １９ 遅延回路 ２１ ロック検出回路 ２３ 制御回路 ２５ ロック検出用位相比較器 ２７，２９ 切替制御回路 ３１ 最終引込み用位相比較器 ３３ 初期周期用位相比較器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 位相比較回路に接続されるループフィル
   タを具備する位相同期式周波数シンセサイザであって、 前記位相比較回路とループフィルタとの間に構成される
   抵抗体と、 この抵抗体を入力される制御信号に応じて短絡する短絡
   手段と、 この短絡手段に制御信号を出力する制御手段とを有する
   ことを特徴とする位相同期式周波数シンセサイザ。
2. 【請求項２】 位相比較回路に接続されるループフィル
   タを具備する位相同期式周波数シンセサイザであって、 前記ループフィルタを構成する並列に接続される複数の
   キャパシタと、 この複数のキャパシタの少なくとも１つを入力される制
   御信号に応じて解放する解放手段と、 この解放手段に制御信号を出力する制御手段とを有する
   ことを特徴とする位相同期式周波数シンセサイザ。