JPH06252088A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH06252088A
JPH06252088A JP3591393A JP3591393A JPH06252088A JP H06252088 A JPH06252088 A JP H06252088A JP 3591393 A JP3591393 A JP 3591393A JP 3591393 A JP3591393 A JP 3591393A JP H06252088 A JPH06252088 A JP H06252088A
Authority
JP
Japan
Prior art keywords
source
film
barrier metal
insulating film
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3591393A
Other languages
English (en)
Inventor
Yuuki Oku
友希 奥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP3591393A priority Critical patent/JPH06252088A/ja
Priority to GB9313120A priority patent/GB2275570B/en
Priority to FR9309369A priority patent/FR2702089B1/fr
Publication of JPH06252088A publication Critical patent/JPH06252088A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53247—Noble-metal alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 【目的】 ソース，ドレイン電極３ａ，３ｂと配線層９
ａ，９ｂとの間に挿入したバリアメタル層８ａ，８ｂの
相互拡散防止効果を、製造プロセス上の制約を招くこと
なく最大限に引き出す。 【構成】 ソース，ドレイン電極３ａ，３ｂ上に位置す
るコンタクトホール４ａ，４ｂ内に金属膜７ａ，７ｂが
埋め込まれた表面が平坦なＳｉ酸化膜４を備えるととも
に、上記金属膜７ａ，７ｂの表面及びこの金属膜とＳｉ
酸化膜４との境界部分を被覆するよう形成されたバリア
メタル層８ａ，８ｂを備え、該バリアメタル層上にソー
ス，ドレイン配線層９ａ，９ｂを配設した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特にソース，ドレイン電極と配線層とを
接続する部分の構造、及び該配線層の形成方法に関する
ものである。
【０００２】
【従来の技術】図５(a) は従来の電界効果型トランジス
タの構造を説明するための図であり、このトランジスタ
のソース，ドレイン電極と配線層との接続部分は、 Min
oru Nodaらが IEEE TRANSACTIONS ON ELECTRON DEVICES
Vol.39 (1992) 494に発表した１６Ｋｂｉｔ ＧａＡｓ
ＳＲＡＭにおける、ソース，ドレイン電極と配線層と
のコンタクト部にバリアメタル層を介在させた構造とな
っている。
【０００３】図において、１２０はＧａＡｓ基板１上に
形成された電界効果型トランジスタで、上記ＧａＡｓ基
板１の所定領域上には、ＡｕＧｅ，Ｎｉ，Ａｕなどの合
金からなるソース，ドレイン電極３ａ，３ｂが形成され
ており、上記ＧａＡｓ基板１の該両電極間にはタングス
テンシリサイド（ＷＳｉ）等からなるショットキゲート
金属２１が形成されている。
【０００４】また上記ＧａＡｓ基板１の、上記各電極以
外の領域にはＳｉ酸化膜（第１の絶縁膜）２が形成され
ており、さらに該各電極３ａ，３ｂ及びＳｉ酸化膜２上
全面にＳｉ酸化膜（第２の絶縁膜）４が形成されてい
る。４ａ及び４ｂはそれぞれ上記第２の絶縁膜４の、ソ
ース電極３ａ及びドレイン電極３ｂ上に形成されたコン
タクトホールで、各コンタクトホール４ａ，４ｂの内面
及びその周辺のＳｉ酸化膜４上にはＷＳｉＮ等からなる
バリアメタル層１８ａ，１８ｂが形成され、さらにこの
バリアメタル層１８ａ，１８ｂ上にＡｌあるいはＣｕ等
からなるソース，ドレイン配線層１９ａ，１９ｂが形成
されている。
【０００５】また４ｃは上記Ｓｉ酸化膜２及び４の、シ
ョットキゲート金属２１上の部分に形成されたコンタク
トホールで、このコンタクトホール４ｃ内には低抵抗の
Ｗ又はＡｕからなるゲート電極２２が埋め込まれてお
り、さらにその上にバリアメタル層８ｃを介してＡｌあ
るいはＣｕ等からなるゲート配線層２３が形成されてい
る。
【０００６】なお、ここで１１ａ，１１ｂは上記ＧａＡ
ｓ基板１表面の、ソース，ドレイン電極３ａ，３ｂの下
側部分に形成されたソース，ドレイン高濃度ｎ形拡散領
域、１３は上記ＧａＡｓ基板１表面の、ショットキゲー
ト金属２１の下側部分に形成されたｎ形チャネル領域、
１２ａ，１２ｂは、該ｎ形チャネル領域１３と上記ソー
ス，ドレイン高濃度ｎ形拡散領域との間に形成された低
濃度ｎ形拡散領域である。
【０００７】ところで、化合物半導体からなる電界効果
トランジスタにおいては、化合物半導体中でのドーパン
トの活性化率が小さく、高濃度のドーパントの注入を行
っても、例えばＧａＡｓ中へのｎ形のドーパントの注入
では、せいぜい１０18個／cm3 程度のキャリアが発生す
るにすぎない。このため化合物半導体基板上にソース，
ドレイン電極を形成する場合、ソース，ドレイン拡散領
域とすべき領域に高濃度のドーパントの注入、及びドー
パント注入領域の活性化を行った後、基板上に電極材料
としてＡｕＧｅ，Ｎｉ，及びＡｕを順次成膜し、さらに
シンター工程と呼ばれる、上記積層されたＡｕＧｅ／Ｎ
ｉ／Ａｕ膜に４００℃程度の熱処理を施してこれらを合
金化する工程を経なければ、ソース，ドレイン電極に必
要な低抵抗なオーミックコンタクトを安定に得ることは
できない。
【０００８】ところが、一般に金属は合金化すると抵抗
が低下するため、上記のようなＡｕＧｅ，Ｎｉ，Ａｕの
合金からなるソース，ドレイン電極は、温度に起因する
劣化が激しいとされている。
【０００９】また、ソース，ドレイン電極上に直に配線
層を形成した構造では、ソース，ドレイン電極と配線層
との間での不純物の相互拡散が両者のコンタクト部での
抵抗を増大させる原因となる。特に上層の配線がアルミ
ニウムや銅で形成されている場合には、これらの元素
と、ソース，ドレイン電極を構成する金との合金化が起
こり、コンタクト抵抗は異常に大きくなってしまう。
【００１０】このような問題点を解決するには、ソー
ス，ドレイン電極の材料として、上記ＡｕＧｅ，Ｎｉ，
Ａｕから得られる合金以外の、高温に耐えかつ金を含ま
ない材料を用いればよいが、現状では、このような電極
材料であって、量産に適したものは見つかっていない。
【００１１】従って、現在、ソース，ドレイン電極と配
線層とのコンタクト部の劣化を防止する目的で、これら
の間に、不純物の相互拡散を阻止するバリアメタル層を
挿入するという方法を採用している。
【００１２】次にこのようにソース，ドレイン電極上に
バリアメタル層を介して配線層を形成する工程について
図６を用いて説明する。なお上記配線層の形成はソース
側とドレイン側とで全く同様に行われるので、図６では
ソース側部分のみ図示し、また基板表面の拡散領域は省
略している。
【００１３】まず、ＧａＡｓ基板１上にＳｉ酸化膜２を
約２０００オングストロームの厚さに形成し、該Ｓｉ酸
化膜２をパターニングしてソース，ドレイン電極形成用
開口を形成した後、上記電極材料の蒸着，リフトオフに
よりソース，ドレイン電極３ａ，３ｂを形成する。その
後全面にＳｉ酸化膜４を４０００〜８０００オングスト
ロームの厚さに形成し、続いて上記Ｓｉ酸化膜４上にレ
ジストの塗布及びパターニングを行って、上記ソース，
ドレイン電極３ａ，３ｂ上にレジスト開口部２５ａを有
する第１のレジスト膜２５を形成する（図６(a) ）。
【００１４】その後該レジスト膜２５をマスクとしてＣ
ＨＦ3 ＋Ｏ2 ガスにより上記Ｓｉ酸化膜４に反応性イオ
ンエッチングを施し、該Ｓｉ酸化膜４の、上記ソース，
ドレイン電極３ａ，３ｂ上にコンタクトホール４ａ，４
ｂを形成する（図６(b) ）。
【００１５】次に、上記レジスト膜２５をＯ2 アッシャ
ー処理あるいは有機溶液により除去した後（図６(c)
）、全面にＷＳｉを堆積してバリアメタル層１８を形
成し、さらにその上にＡｕあるいはＣｕ等の低抵抗の金
属層を形成し（図６(d) ）、最後に上記バリアメタル層
１８及び金属層１９をパターニングして、ソース，ドレ
イン配線層１９ａ，１９ｂを形成する。
【００１６】
【発明が解決しようとする課題】ところが、従来の半導
体装置の製造方法における配線形成工程では、Ｓｉ酸化
膜４にコンタクトホール４ａ，４ｂを形成した後、バリ
アメタル層１８を全面に被着しているため、コンタクト
ホール４ａ，４ｂ内でのバリアメタル層１８のカバレッ
ジが悪く、特に図５(b) に示すようにコンタクトホール
４ａの底面コーナ部Ｃではバリアメタル層１８の膜質は
極めて悪く、この部分では、バリアメタル層１８は、ソ
ース，ドレイン電極と配線層との間での相互拡散に対す
るバリア効果を示さなくなるという問題点があった。
【００１７】ところで、特開平２−９０６１０号公報に
は、図７(a) に示すように半導体基板２０１上の所定領
域にバリアメタル層２０８を介して電極配線２０９を形
成し、これにより電極配線２０９と半導体基板２０１と
の間でこれらの構成元素が相互拡散するのを防止するよ
うにした電極構造が示されている。ここで、２０２はフ
ィールド酸化膜、２０４は上記半導体基板２０１上全面
に形成された絶縁膜で、そのバリアメタル層２０８上の
部分にはコンタクトホール２０４ａが形成されている。
【００１８】この公報記載の電極構造では、確かに、コ
ンタクトホール２０４ａが形成されている絶縁膜２０４
の下側にバリアメタル層２０８が配置されているため、
バリアメタル層２０８のコンタクトホール内でのカバレ
ッジが悪くなるといった問題はないが、図７(b) に示す
ように絶縁膜２０４に選択的なエッチング処理を施して
コンタクトホール２０４ａを形成する際、バリアメタル
層２０８がエッチングされないよう、エッチャントやエ
ッチング処理方法を選択する必要があり、製造プロセス
上の制約を受けることとなる。
【００１９】また特開昭６３−２８３１６１号公報に
は、図８に示すように半導体基板３０１表面の不純物拡
散層３１１上の絶縁膜３０４に形成されたコンタクトホ
ール３０４ａを介して半導体基板３０１と電気的に接続
された配線層３０９を有する半導体装置において、上記
コンタクトホール３０４ａ内での配線層３０９のカバレ
ッジの悪化を回避するため、該コンタクトホール内に電
極層３０７を埋め込んで絶縁膜３０４表面を平坦化し、
しかもこの際上記電極層３０７と配線層３０９との接合
界面へのシリコン析出による抵抗増大を防止するため、
上記電極層３０７と配線層３０９との間にバリアメタル
層３０８を介在させたものが示されている。
【００２０】しかしながらこの公報記載の配線構造で
は、バリアメタル層３０８が電極層３０７上にのみ形成
され、しかもこのバリアメタル層３０８も電極層３０７
と同様コンタクトホール３０４ａ内に埋め込まれている
ため、電極層３０７及び配線層３０９の構成元素がバリ
アメタル層３０８側部とコンタクトホール内壁との接触
界面に沿って相互に拡散し易く、上記バリアメタル層３
０８の相互拡散防止効果を最大限に引き出すことができ
るものではない。
【００２１】この発明は上記のような問題点を解決する
ためになされたもので、ソース，ドレイン電極とその配
線層との間に挿入したバリアメタル層の相互拡散防止効
果を、製造プロセス上の制約を招くことなく、最大限に
引き出すことができる半導体装置及びその製造方法を得
ることを目的とする。
【００２２】
【課題を解決するための手段】この発明に係る半導体装
置は、ソース，ドレイン電極上に位置するコンタクトホ
ール内に金属膜が埋め込まれた平坦な絶縁膜を備えると
ともに、上記金属膜の表面及びこの金属膜と絶縁膜との
境界部分を被覆するよう形成されたバリアメタル層を備
え、該バリアメタル層上にソース，ドレイン配線層を配
設したものである。
【００２３】この発明に係る半導体装置の製造方法は、
その表面の所定領域にソース，ドレイン電極が形成され
た化合物半導体基板上に第１の絶縁膜を形成し、該第１
の絶縁膜の、ソース，ドレイン電極上の部分を選択的に
除去してコンタクトホールを形成した後、上記コンタク
トホール内に第１の金属膜を埋め込んで、上記第１の絶
縁膜表面を平坦化し、その後上記第１の絶縁膜上全面に
バリアメタル層及び第２の金属膜を順次被着しパターニ
ングして、上記ソース，ドレイン電極に電気的に接続さ
れた配線層を形成するものである。
【００２４】この発明は上記半導体装置の製造方法にお
いて、上記コンタクトホールを、所定パターンのレジス
ト膜をマスクとして上記第１の絶縁膜を選択的にエッチ
ングすることにより形成し、上記第１の金属膜の埋込み
を、上記レジスト膜を用いた金属材料の被着及びリフト
オフにより行って上記第１の絶縁膜の平坦化を行うもの
である。
【００２５】この発明は上記半導体装置の製造方法にお
いて、上記第１の金属膜の埋込みを、上記コンタクトホ
ール内に露出したソース，ドレイン電極上に金属膜を選
択的に成長させることにより行って、上記第１の絶縁膜
の平坦化を行うものである。
【００２６】
【作用】この発明においては、半導体基板上に形成され
る絶縁膜を、そのソース，ドレイン電極上に位置する部
分にはコンタクトホールを形成してその中に金属膜を埋
め込んでなるその表面が平坦な構造とし、この平坦な絶
縁膜上に、上記金属膜の表面及びこの金属膜と絶縁膜と
の境界部分を被覆するようバリアメタル層を配設したか
ら、バリアメタル層の、コンタクトホール上及びその周
辺部分での膜質が均一になり、つまりバリアメタル層に
よるソース，ドレイン電極のカバレッジの劣化を招くこ
とがなくなり、これによりバリアメタルの相互拡散防止
効果を最大限に引き出すことができる。
【００２７】また上記金属膜とコンタクトホール内壁と
の接触界面部が上記バリアメタル層により被覆されてい
るため、上記接触界面に沿って不純物がバリアメタル層
下側の電極とバリアメタル層上側の配線層との相互間で
拡散するのを阻止することができる。
【００２８】この発明においては、絶縁膜に選択的なエ
ッチング処理を施してコンタクトホールを形成した後、
該コンタクトホール内に金属膜をその被着及びリフトオ
フ等により埋め込んで絶縁膜を平坦化した上で、該絶縁
膜上にコンタクトホール部分上を含んでバリアメタル層
を形成するようにしているので、上記のようにバリアメ
タル層を、コンタクトホール上及びその周辺部分での膜
質が均一になるよう形成することができるのみならず、
上記絶縁膜のエッチング処理におけるエッチャントを、
バリアメタル層がエッチングされないよう選択する必要
がなくなり、製造プロセス上の制約を招くことがない。
【００２９】また、この発明においては、上記第１の金
属膜の埋込みを、上記コンタクトホール内に露出したソ
ース，ドレイン電極上に金属膜を選択的に成長させるこ
とにより行うので、コンタクトホール内に埋め込まれた
金属膜とコンタクトホール内壁面とを密着させることが
でき、これにより素子構造を信頼性の高いものとでき
る。
【００３０】
【実施例】
実施例１．図１はこの発明の第１の実施例による電界効
果形トランジスタの断面構造を示す断面図、図２(a) 〜
図２(f) は上記電界効果形トランジスタの製造方法にお
けるソース，ドレイン配線層の形成工程を説明するため
の断面図である。
【００３１】図において、図５及び図６と同一符号は同
一のものを示し、１０１は本実施例の電界効果形トラン
ジスタである。このトランジスタ１０１ではＳｉ酸化膜
４のコンタクトホール４ａ，４ｂ内にタングステン
（Ｗ）あるいはモリブデン（Ｍｏ）等からなる金属膜７
ａ，７ｂが蒸着，リフトオフにより埋め込み形成されて
おり、上記Ｓｉ酸化膜４はその表面のコンタクトホール
部分が平坦な構造となっている。またこの平坦なＳｉ酸
化膜４のコンタクトホール部分，つまり上記金属膜７
ａ，７ｂ及びその周辺部分上には、タングステンシリサ
イドナイトライド（ＷＳｉＮ）あるいはチタンナイトラ
イド（ＴｉＮ）等からなるバリアメタル層８ａ，８ｂ
を、これが上記金属膜７ａ，７ｂとＳｉ酸化膜４との接
触界面部を覆うよう形成してある。そしてこのバリアメ
タル層８ａ，８ｂ上にソース，ドレイン配線層９ａ，９
ｂが形成されている。
【００３２】また５は上記Ｓｉ酸化膜４にコンタクトホ
ール４ａ，４ｂを形成するための第１のレジストマスク
で、ソース，ドレイン電極３ａ，３ｂに対応する位置に
レジスト開口５ａが形成されている。１０は上記バリア
メタル層８及びソース，ドレイン配線層９をパターニン
グするための第２のレジストマスクである。
【００３３】次に上記電界効果形トランジスタの製造方
法における配線形成工程について、図２を用いて説明す
る。なお上記配線層の形成はソース側とドレイン側とで
全く同様に行われるので、図２ではソース側部分のみ図
示し、また基板表面の拡散領域は省略している。
【００３４】ここで、Ｓｉ酸化膜２及びソース，ドレイ
ン電極３ａ，３ｂを形成したＧａＡｓ基板１の表面にＳ
ｉ酸化膜４を形成し（図２(a) ）、該Ｓｉ酸化膜４を第
１のレジストマクス５を用いてパターニングしてコンタ
クトホール４ａ，４ｂを形成する（図２(b) ）までの工
程は、図６(a) ，(b) に示す従来の方法と全く同一であ
る。
【００３５】次に、上記レジストマスク５をＳｉ酸化膜
４上に残したまま、全面に蒸着等の方法で第１の金属膜
７を堆積する（図２(c) ）。この際該第１の金属膜７の
堆積は上記Ｓｉ酸化膜４と同じ膜厚（４０００〜８００
０オングストローム）となるよう行う。また材料として
は、ソース，ドレイン電極の構成材料（ＡｕＧｅ，Ｎ
ｉ，Ａｕ等）と相互反応しないタングステン（Ｗ），モ
リブデン（Ｍｏ）や相互反応しても抵抗増加しない金
（Ａｕ）などが望ましい。
【００３６】続いて、上記レジストマスク５を有機溶液
等で溶かし、その上の第１の金属膜７をリフトオフし
て、上記コンタクトホール４ａ内にのみ第１の金属膜７
ａを残して、該コンタクトホール４ａの埋込みを行う
（図２(c) ）。
【００３７】その後、上記レジストマスク５を除去した
後（図２(d) ）、金属材料をスパッタ法により約１００
０オングストローム程度の厚さに堆積してバリアメタル
層８を形成し、さらにその上に金，アルミニウム系合金
をスパッタ法により約６０００オングストロームの厚さ
に堆積して第２の金属膜９を形成する（図２(e) ）。
【００３８】ここで、上記バリアメタル層８の構成材料
にはＷＳｉＮ，ＴｉＮなどを用い、また第２の金属膜９
には、ＡｕやＴｉ／Ａｕなどはもちろんのこと、Ａｌ，
Ｓｉ，Ｃｕを含むＡｌ系合金，Ｃｕ等を用いることがで
きる。
【００３９】最後に、第２のレジストマスク１０を用い
て上記第２の金属膜９及びバリアメタル８を選択的にエ
ッチングして、ソース，ドレイン電極３ａ，３ｂに電気
的に接続されたソース，ドレイン配線層９ａ，９ｂを形
成する（図１(f) ）。
【００４０】このように本実施例では、ＧａＡｓ基板１
上に形成されたＳｉ酸化膜４を、そのソース，ドレイン
電極３ａ，３ｂ上に位置するコンタクトホール４ａ，４
ｂ内に金属膜７ａ，７ｂを埋め込んでなるその表面が平
坦な構造とし、この平坦なＳｉ酸化膜４の上にバリアメ
タル層８ａ，８ｂを介してソース，ドレイン配線層９
ａ，９ｂを設けたので、上記バリアメタル層８ａ，８ｂ
の、コンタクトホール４ａ，４ｂ上及びその周辺部分で
の膜質が均一になり、バリアメタル層によるソース，ド
レイン電極のカバレッジの劣化を招くことはなくなる。
これによりバリアメタル層の相互拡散防止効果を最大限
に引き出すことができる。
【００４１】特に、第２の金属膜９の材料としてＡｌ系
合金を使用したものでは、パープルプレイグ、つまり配
線層９ａ，９ｂの材料構成元素Ａｌと、ソース，ドレイ
ン電極３ａ，３ｂの材料構成元素Ａｕとの反応を防止す
ることができる。
【００４２】また上記金属膜７ａ，７ｂとコンタクトホ
ール４ａ，４ｂ内壁との接触界面部が上記バリアメタル
層８ａ，８ｂにより被覆されているため、上記接触界面
部に沿って不純物がバリアメタル層下側の電極３ａ，３
ｂと、バリアメタル層上側の配線層９ａ，９ｂとの相互
間で拡散するのを阻止することができる。
【００４３】さらに本実施例の製造方法では、Ｓｉ酸化
膜４に選択的なエッチング処理を施してコンタクトホー
ル４ａ，４ｂを形成した後、該Ｓｉ酸化膜４のコンタク
トホール部分上にバリアメタル層８ａ，８ｂを形成する
ようにしているので、Ｓｉ酸化膜４のエッチングの際、
バリアメタル層８ａ，８ｂがエッチングされないようエ
ッチャントを選択する必要がなくなり、製造プロセス上
の制約を招くことがない。
【００４４】なお、上記実施例では、第１の金属膜７の
蒸着，リフトオフによりコンタクトホール４ａ，４ｂへ
の金属膜の埋込みを行っているが、これは他の方法によ
り行ってもよい。
【００４５】実施例２．図３は本発明の第２の実施例に
よる半導体装置の製造方法を説明するための図であり、
この実施例は、上記コンタクトホール４ａへの金属膜７
ａの埋込みを選択ＣＶＤにより行うようにしたものであ
る。
【００４６】すなわち、上記第１の実施例と同様、Ｇａ
Ａｓ基板１上のＳｉ酸化膜４にコンタクトホール４ａを
形成した後（図３(a) ）、該ＧａＡｓ基板１を、例えば
圧力０．２Ｔｏｒｒ程度、温度３００°ＣのＳｉＨ4 ／
ＷＦ6 ガス流の雰囲気中で所定時間さらす。この時、タ
ングステンが上記コンタクトホール４ａ内のソース，ド
レイン電極３ａ，３ｂ上に選択的に成長する（図３(b)
）。その後は上記第１実施例と同様、バリアメタル層
８及び第２の金属膜９を形成し（図３(c) ）、パターニ
ングしてソース，ドレイン配線層９ａ，９ｂを形成す
る。
【００４７】このような構成の第２の実施例では、上記
第１の実施例に比べて、信頼性の高い素子構造の半導体
装置を製造することができる効果がある。
【００４８】すなわち、上記第１実施例では、コンタク
トホール４ａ内への第１の金属膜７の埋込みを蒸着，リ
フトオフにより行っているので、上記金属膜を蒸着した
状態で、コンタクトホール４ａ内に被着した埋込み金属
膜７ａの両側面とコンタクトホール４ａの内壁面との間
（図４(a) のＡ部分）に隙間が生ずる場合があり、この
ような隙間はデバイスの信頼性を確保する上で問題とな
る。
【００４９】これに対し本第２の実施例では、上記コン
タクトホール４ａ，４ｂ内に露出したソース，ドレイン
電極３ａ，３ｂ上に金属膜を選択的に成長させて上記コ
ンタクトホール４ａ，４ｂの埋込みを行うようにしたの
で、コンタクトホール内に埋め込まれた金属膜とコンタ
クトホール内壁面とを密着させることができ（図４(b)
のＢ部分）、これにより信頼性の高い素子構造を得るこ
とができる。
【００５０】
【発明の効果】以上のようにこの発明に係る半導体装置
によれば、半導体基板上に形成される絶縁膜を、ソー
ス，ドレイン電極上に位置する部分のコンタクトホール
内に金属膜を埋め込んでなるその表面が平坦な構造と
し、この平坦な絶縁膜上に、上記金属膜の表面及びこの
金属膜と絶縁膜との境界部分を被覆するようバリアメタ
ル層を配設したので、バリアメタル層の、コンタクトホ
ール上及びその周辺部分での膜質が均一になり、上記バ
リアメタル層の相互拡散防止効果を最大限に引き出すこ
とができる効果がある。
【００５１】また、上記金属膜とコンタクトホール内壁
との接触界面部が上記バリアメタル層により被覆されて
いるため、上記接触界面に沿って不純物がバリアメタル
層下側の電極と、バリアメタル層上側の配線層との相互
間で拡散するのを阻止することができる効果もある。
【００５２】この発明に係る半導体装置の製造方法によ
れば、絶縁膜に選択的なエッチング処理を施してコンタ
クトホールを形成した後、該コンタクトホール内に金属
膜をその被着及びリフトオフ等により埋め込んで絶縁膜
を平坦化した上で、該絶縁膜のコンタクトホール部分上
にバリアメタル層を形成するようにしているので、上記
のようにバリアメタル層を、コンタクトホール上及びそ
の周辺部分での膜質が均一になるよう形成することがで
きるのみならず、絶縁膜のエッチングの際、バリアメタ
ル層がエッチングされないようエッチャントを選択する
必要がなくなり、製造プロセス上の制約を招くことがな
いという効果がある。
【００５３】また、この発明によれば上記半導体装置の
製造方法において、上記第１の金属膜の埋込みを、上記
コンタクトホール内に露出したソース，ドレイン電極上
に金属膜を選択的に成長させることにより行うので、コ
ンタクトホール内に埋め込まれた金属膜とコンタクトホ
ール内壁面とを密着させることができ、これにより信頼
性の高い素子構造を得ることができる効果がある。
【図面の簡単な説明】
【図１】この発明の第１の実施例よる半導体装置の断面
構造を説明するための図である。
【図２】上記第１実施例の半導体装置の製造方法におけ
る配線形成工程を説明するための断面図である。
【図３】本発明の第２の実施例による半導体装置の製造
方法における配線形成工程を説明するための断面図であ
る。
【図４】上記第２実施例の配線形成方法による効果を第
１実施例のものと比較して示す図である。
【図５】従来の半導体装置の断面構造を説明するための
図である。
【図６】従来の半導体装置の製造方法における配線形成
工程を説明するための断面図である。
【図７】従来の半導体装置における電極構造として特開
平２−９０６１０号公報に記載のものを示す断面図であ
る。
【図８】従来の半導体装置における配線構造として特開
昭６３−２８３１６１号公報記載のものを示す断面図で
ある。
【符号の説明】
１ ＧａＡｓ基板（化合物半導体基板） ２ Ｓｉ酸化膜（第１の絶縁膜） ３ａ ソース電極 ３ｂ ドレイン電極 ４ Ｓｉ酸化膜（第２の絶縁膜） ５ 第１のレジストマスク ７，７ａ，７ｂ 第１の金属膜 ８，８ａ，８ｂ，８ｃ バリアメタル層 ９ 第２の金属膜 ９ａ ソース配線層 ９ｂ ドレイン配線層 １０ 第２のレジストマスク １０１ ＭＥＳＦＥＴ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図５(a) は従来の電界効果型トランジス
タの構造を説明するための図であり、このトランジスタ
のソース，ドレイン電極と配線層との接続部分は、 Min
oru Nodaらが IEEE TRANSACTIONS ON ELECTRON DEVICES
Vol.39 (1992) 494に発表した１６Ｋｂｉｔ ＧａＡｓ
ＳＲＡＭの、ソース，ドレイン電極と配線層とのコン
タクト部にバリアメタル層を介在させた構造となってい
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】また４ｃは上記Ｓｉ酸化膜２及び４の、シ
ョットキゲート金属２１上の部分に形成されたコンタク
トホールで、その上にバリアメタル層８ｃを介してＡｌ
あるいはＣｕ等からなるゲート配線層２３が形成されて
いる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】なお、ここで１１ａ，１１ｂは上記ＧａＡ
ｓ基板１表面の、ソース，ドレイン電極３ａ，３ｂの下
側部分に形成されたソース，ドレイン高濃度ｎ形注入領
域、１３は上記ＧａＡｓ基板１表面の、ショットキゲー
ト金属２１の下側部分に形成されたｎ形チャネル領域、
１２ａ，１２ｂは、該ｎ形チャネル領域１３と上記ソー
ス，ドレイン高濃度ｎ形注入領域との間に形成された低
濃度ｎ形注入領域である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】ところで、化合物半導体からなる電界効果
トランジスタにおいては、化合物半導体中でのドーパン
トの活性化率が小さく、高濃度のドーパントの注入を行
っても、例えばＧａＡｓ中へのｎ形のドーパントの注入
では、せいぜい１０18個／cm3 程度のキャリアが発生す
るにすぎない。このため化合物半導体基板上にソース，
ドレイン電極を形成する場合、ソース，ドレイン注入領
域とすべき領域に高濃度のドーパントの注入、及びドー
パント注入領域の活性化を行った後、基板上に電極材料
としてＡｕＧｅ，Ｎｉ，及びＡｕを順次成膜し、さらに
シンター工程と呼ばれる、上記積層されたＡｕＧｅ／Ｎ
ｉ／Ａｕ膜に４００℃程度の熱処理を施してこれらを合
金化する工程を経なければ、ソース，ドレイン電極に必
要な低抵抗なオーミックコンタクトを安定に得ることは
できない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】次にこのようにソース，ドレイン電極上に
バリアメタル層を介して配線層を形成する工程について
図６を用いて説明する。なお上記配線層の形成はソース
側とドレイン側とで全く同様に行われるので、図６では
ソース側部分のみ図示し、また基板表面の注入領域は省
略している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】次に、上記レジスト膜２５をＯ2 アッシャ
ー処理あるいは有機溶液により除去した後（図６(c)
）、全面にＷＳｉＮを堆積してバリアメタル層１８を
形成し、さらにその上にＡｌあるいはＣｕ等の低抵抗の
金属層を形成し（図６(d) ）、最後に上記バリアメタル
層１８及び金属層１９をパターニングして、ソース，ド
レイン配線層１９ａ，１９ｂを形成する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】図において、図５及び図６と同一符号は同
一のものを示し、１０１は本実施例の電界効果形トラン
ジスタである。このトランジスタ１０１ではＳｉ酸化膜
４のコンタクトホール４ａ，４ｂ内にタングステン
（Ｗ）あるいはモリブデン（Ｍｏ）等からなる金属膜７
ａ，７ｂが蒸着，リフトオフにより埋め込み形成されて
おり、上記Ｓｉ酸化膜４はその表面のコンタクトホール
部分が平坦な構造となっている。またこの平坦なＳｉ酸
化膜４のコンタクトホール部分，つまり上記金属膜７
ａ，７ｂ及びその周辺部分上には、タングステンシリコ
ンナイトライド（ＷＳｉＮ）あるいはチタンナイトライ
ド（ＴｉＮ）等からなるバリアメタル層８ａ，８ｂを、
これが上記金属膜７ａ，７ｂとＳｉ酸化膜４との接触界
面部を覆うよう形成してある。そしてこのバリアメタル
層８ａ，８ｂ上にソース，ドレイン配線層９ａ，９ｂが
形成されている。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成されたソース，ドレ
    イン電極を有する半導体装置において、 上記半導体基板及びソース，ドレイン電極上全面に形成
    され、該電極上の位置に金属膜が埋め込まれたコンタク
    トホールを有し、その表面が平坦に形成された絶縁膜
    と、 上記金属膜及びその周辺の絶縁膜上に、該金属膜の表面
    及びこの金属膜と絶縁膜との境界部分を被覆するよう形
    成され、不純物拡散のバリアとなるバリアメタル層と、 該バリアメタル層上に形成されたソース，ドレイン配線
    層とを備えたことを特徴とする半導体装置。
  2. 【請求項２】 その表面の所定領域にソース，ドレイン
    電極が形成された化合物半導体基板上に第１の絶縁膜を
    形成する工程と、 該第１の絶縁膜の、ソース，ドレイン電極上の部分を選
    択的に除去してコンタクトホールを形成する工程と、 上記コンタクトホール内に第１の金属膜を埋め込んで、
    上記第１の絶縁膜表面を平坦化する工程と、 上記第１の絶縁膜上全面にバリアメタル層及び第２の金
    属膜を順次被着し、その後上記第２の金属膜及びバリア
    メタル層をパターニングして、上記第１の金属膜を介し
    て上記ソース，ドレイン電極と電気的に接続されたソー
    ス，ドレイン配線層を形成する工程とを含むことを特徴
    とする半導体装置の製造方法。
  3. 【請求項３】 請求項２記載の半導体装置の製造方法に
    おいて、 上記コンタクトホールの形成は、 上記第１の絶縁膜上に所定パターンのレジスト膜を形成
    し、該レジスト膜をマスクとして上記第１の絶縁膜を選
    択的にエッチングすることにより行い、 上記第１の金属膜の埋込みは、 上記レジスト膜を第１の絶縁膜上に残したまま、全面に
    第１の金属膜を被着し、その後上記レジスト膜の除去に
    より第１の金属膜をリフトオフすることにより行うこと
    を特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項２記載の半導体装置の製造方法に
    おいて、 上記第１の金属膜の埋込みは、上記コンタクトホール内
    に露出したソース，ドレイン電極上に金属膜を選択的に
    成長させることにより行うことを特徴とする半導体装置
    の製造方法。
JP3591393A 1993-02-25 1993-02-25 半導体装置及びその製造方法 Pending JPH06252088A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP3591393A JPH06252088A (ja) 1993-02-25 1993-02-25 半導体装置及びその製造方法
GB9313120A GB2275570B (en) 1993-02-25 1993-06-24 Diffusion barriers for F.E.T. connections
FR9309369A FR2702089B1 (fr) 1993-02-25 1993-07-29 Transistor à effet de champ et procédé pour sa production.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3591393A JPH06252088A (ja) 1993-02-25 1993-02-25 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH06252088A true JPH06252088A (ja) 1994-09-09

Family

ID=12455276

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3591393A Pending JPH06252088A (ja) 1993-02-25 1993-02-25 半導体装置及びその製造方法

Country Status (3)

Country Link
JP (1) JPH06252088A (ja)
FR (1) FR2702089B1 (ja)
GB (1) GB2275570B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08160450A (ja) * 1994-12-12 1996-06-21 Ricoh Co Ltd 配線用積層金属材料および該材料を使用したパターン形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4954214A (en) * 1989-01-05 1990-09-04 Northern Telecom Limited Method for making interconnect structures for VLSI devices
US5104826A (en) * 1989-02-02 1992-04-14 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor integrated circuit device using an electrode wiring structure
GB8907898D0 (en) * 1989-04-07 1989-05-24 Inmos Ltd Semiconductor devices and fabrication thereof
JP2839579B2 (ja) * 1989-10-02 1998-12-16 株式会社東芝 半導体装置及びその製造方法
JPH05504446A (ja) * 1990-01-04 1993-07-08 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン ポリイミド絶縁材を用いた半導体相互接続構造
EP0491433A3 (en) * 1990-12-19 1992-09-02 N.V. Philips' Gloeilampenfabrieken Method of forming conductive region on silicon semiconductor material, and silicon semiconductor device with such region

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08160450A (ja) * 1994-12-12 1996-06-21 Ricoh Co Ltd 配線用積層金属材料および該材料を使用したパターン形成方法

Also Published As

Publication number Publication date
GB2275570B (en) 1996-11-27
FR2702089B1 (fr) 1995-05-12
GB2275570A (en) 1994-08-31
GB9313120D0 (en) 1993-08-11
FR2702089A1 (fr) 1994-09-02

Similar Documents

Publication Publication Date Title
US7700974B2 (en) Process for fabricating ultra-low contact resistances in GaN-based devices
US20210091205A1 (en) Manufacturing method of an hemt transistor of the normally off type with reduced resistance in the on state and hemt transistor
US6822307B2 (en) Semiconductor triode device having a compound-semiconductor channel layer
US5523623A (en) Ohmic electrode for a p-type compound semiconductor and a bipolar transistor incorporating the ohmic electrode
JPH0563011B2 (ja)
US20040238891A1 (en) Multi-layered structure for fabricating an ohmic electrode and ohmic electrode
US9865690B2 (en) Methods for fabricating a metal structure for a semiconductor device
US6451691B2 (en) Methods of manufacturing a metal pattern of a semiconductor device which include forming nitride layer at exposed sidewalls of Ti layer of the pattern
US6653227B1 (en) Method of cobalt silicidation using an oxide-Titanium interlayer
JPH06252088A (ja) 半導体装置及びその製造方法
JP2000183349A (ja) シリコン製ｆｅｔの製造方法
JPH11274468A (ja) オーミック電極およびその形成方法ならびにオーミック電極形成用積層体
JP2542617B2 (ja) 半導体装置の製造方法
JPH03102819A (ja) 半導体装置の製造方法
US6037663A (en) Ohmic electrode structure for Inx Ga1-x As layer
JPH03292765A (ja) 半導体装置の製造方法
US20240194790A1 (en) Semiconductor device and forming method thereof
JP3292193B2 (ja) オーミック電極の製造方法及び半導体装置の製造方法
JPH05335348A (ja) 半導体装置
JPH07326632A (ja) 半導体装置およびその製造方法
JPH05167063A (ja) オーミック電極とその形成方法及び半導体装置
JP2917872B2 (ja) 半導体装置の製造方法
JP2002261044A (ja) 半導体装置の製造方法および半導体装置
JPH10178189A (ja) 半導体装置の製造方法
JP2731194B2 (ja) 化合物半導体装置の製造方法