JPH06244727A

JPH06244727A - Ａｄ変換器

Info

Publication number: JPH06244727A
Application number: JP3051393A
Authority: JP
Inventors: Masaaki Matsumoto; 眞明松本
Original assignee: Fujifilm Microdevices Co Ltd; Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp; Fujifilm Microdevices Co Ltd
Priority date: 1993-02-19
Filing date: 1993-02-19
Publication date: 1994-09-02

Abstract

(57)【要約】（修正有）【目的】用いるコンパレータの数を低減し、比較的高
速にかつ高精度にＡＤ変換を行なう。【構成】大きな区切りの基準電圧を発生させるための
粗抵抗網２と、粗抵抗網２の発生する大きな区切りの基
準電圧とアナログ入力電圧とを比較するための第１のコ
ンパレータ群１と、コンパレータ群１の出力に基づき、
アナログ入力電圧の大きな区切りを表す第１デジタル出
力を発生するための第１のエンコーダ５と、エンコーダ
５の出力に基づき、大きな区切りでの電圧降下を発生さ
せるための電圧降下回路８と、アナログ入力電圧の小さ
な区切りを表す第２デジタル出力を発生するための細抵
抗網７と第２のコンパータ６と、第２のエンコーダ１０
とを有する。好ましくは、前記電圧降下回路８が、電圧
領域に対応する電圧を細抵抗網７に発生するための、可
変電流源１２を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡＤ変換器に関し、特に
少ないコンパレータ数で高精度のＡＤ変換を行なうこと
のできるＡＤ変換器に関する。

【０００２】

【従来の技術】アナログ入力電圧をデジタル信号に変換
するＡＤ変換器として、一般にフラッシュ型ＡＤ変換器
が広く用いられている。多数の抵抗を直列に基準電圧源
に接続して細分割した基準電圧を形成し、各基準電圧と
アナログ入力電圧とをコンパレータで比較することによ
ってアナログ入力電圧を検出し、対応するデジタル信号
を供給する。

【０００３】変換精度を高くしようとすると、基準電圧
値を数多く用いなければならない。多くの基準電圧値と
アナログ入力電圧とを同時に比較しようとすれば、多数
のコンパレータが必要となる。

【０００４】時分割によって１つのコンパレータで多数
の基準電圧値とアナログ入力電圧とを比較すれば、コン
パレータの数は低減することができるが、変換に時間が
かかる。

【０００５】たとえば、アナログ電圧値を６ビットのデ
ジタル信号に変換しようとすれば、６４（または６５）
個の基準電圧値が必要であり、これらの基準電圧値とア
ナログ入力信号を同時に比較しようとすれば、同数のコ
ンパレータが必要となる。

【０００６】ビット数を増大させようとすると、必要な
コンパレータの数もさらに増大する。たとえば、８ビッ
ト信号を得ようとすれば、２５６個のコンパレータが必
要であり、１０ビット信号を得ようとすれば、１０２４
個のコンパレータが必要である。

【０００７】

【発明が解決しようとする課題】高速でＡＤ変換をしよ
うとすれば、数多くのコンパレータが必要となる。半導
体集積回路にＡＤ変換器を形成する場合、数多くのコン
パレータを形成することは、チップ面積の増大と共に、
消費電力の増大を招く。

【０００８】本発明の目的は、用いるコンパレータの数
を低減し、比較的高速にかつ高精度にＡＤ変換を行なう
ことのできるＡＤ変換器を提供することである。

【０００９】

【課題を解決するための手段】本発明のＡＤ変換器は、
大きな区切りの基準電圧を発生させるための粗抵抗網
と、前記粗抵抗網の発生する大きな区切りの基準電圧と
アナログ入力電圧とを比較するための第１のコンパレー
タ群と、前記第１のコンパレータ群の出力に基づき、ア
ナログ入力電圧の大きな区切りを表す第１デジタル出力
を発生するための第１のエンコーダと、前記第１のコン
パレータ群の出力に基づき、前記大きな区切りでの電圧
降下を発生させるための電圧降下回路と、前記電圧降下
回路に接続され、小さな区切りの基準電圧を発生させる
ための細抵抗網と、前記細抵抗網の発生する小さな区切
りの基準電圧と前記アナログ入力電圧とを比較するため
の第２のコンパレータ群と、前記第２のコンパレータ群
の出力に基づき、アナログ入力電圧の小さな区切りを表
す第２デジタル出力を発生するための第２のエンコーダ
とを有する。

【００１０】好ましくは、前記電圧降下回路が、基準抵
抗とこの基準抵抗に接続され、前記第１のコンパレータ
群の出力に基づき、可変電流を供給するための可変電流
源とを含む。

【００１１】

【作用】粗抵抗網とこれに組み合わせた第１のコンパレ
ータ群とによって、アナログ入力電圧の大きな区切りを
検出することができる。

【００１２】第１のコンパレータ群の出力に基づき、大
きな区切りでの電圧降下を発生させるための電圧降下回
路を用いることにより、より詳細に検出すべき電圧領域
の基準電圧を発生させることができる。この基準電圧に
接続された細抵抗網と、第２のコンパレータ群とを用い
ることにより、小さな区切りでアナログ入力電圧を検出
することができる。

【００１３】第１のコンパレータ群と第２のコンパレー
タ群との出力に基づき、デジタル出力を発生させれば、
高精度のＡＤ変換が行なえる。

【００１４】

【実施例】図１に、本発明の実施例によるＡＤ変換器の
基本構成を示す。図１（Ａ）において、２^m（または２
^m＋１）個のコンパレータ群１は、粗抵抗網２が供給す
る２^m（または２^m＋１）個の基準電圧と、サンプルア
ンドホールド（Ｓ／Ｈ）回路３が供給するアナログ入力
電圧とを比較し、アナログ入力電圧が各基準電圧よりも
大きいか小さいかの出力信号を与える。これらの出力信
号からアナログ入力電圧を２^mビットで表すデジタル信
号を得ることができる。

【００１５】上位ビットエンコーダ５は、コンパレータ
群１の出力信号に基づき、ｍビットの上位ビットデジタ
ル信号Ｄ_Hを供給すると共に、検出した電圧値に対応す
る信号を電圧降下回路８に供給する。

【００１６】なお、粗抵抗網２には、最大基準電圧Ｖ_RT
と、最小基準電圧Ｖ_RBが印加されている。アナログ入力
電圧は、これらの基準電圧値で画定される範囲内に存在
する。

【００１７】２ⁿ個のコンパレータ群６は、細抵抗網７
の供給する２ⁿ個の基準電圧と、Ｓ／Ｈ回路３から供給
されるアナログ入力電圧とを比較し、アナログ入力電圧
が各基準電圧よりも大きいか小さいかを表す出力信号を
供給する。

【００１８】細抵抗網７は、大きな区切りで測定したア
ナログ入力電圧を、さらに小さな区切りで測定するため
の基準電圧を供給している。２ⁿ個のコンパレータ群
は、大きな区切り１個分の電圧領域内で、さらにｎビッ
トに対応する電圧検出を行なう。

【００１９】２ⁿ個のコンパレータ群６の出力信号は、
下位ビットエンコーダ１０に供給され、ｎビットの下位
ビットＤ_Lを発生する。なお、Ｓ／Ｈ回路３、コンパレ
ータ群１、６には、それぞれクロック信号ＣＬＫが供給
されている。

【００２０】このようにして、２^m個の第１のコンパレ
ータ群によってｍビットの検出を行ない、２ⁿ個の第２
のコンパレータ群６によってｎビットの検出を行なうこ
とにより、コンパレータの数を制限しつつ、（ｍ＋ｎ）
ビットのデジタル信号を得ることができる。

【００２１】電圧降下回路８は、たとえば図１（Ｂ）に
示すような構成で実現される。すなわち、基準抵抗Ｒ₀
に可変電流源１２が接続された構成を有する。可変電流
源１２が基準抵抗Ｒ₀に電流を流すことにより、所定の
電圧降下が生じ、細抵抗網７の基準電圧として測定すべ
き電圧領域の境界に対応する電圧を発生させることがで
きる。

【００２２】図２は、本発明の実施例によるＡＤ変換器
の回路構成を示す。粗抵抗網２においては、同一の抵抗
値を有する抵抗Ｒが９個直列に接続され、その両端に最
大基準電圧Ｖ_RTと最小基準電圧Ｖ_RBが印加されている。
抵抗Ｒの相互接続点および最小基準電圧が９個のコンパ
レータＣＰ０〜ＣＰ８の−入力端子に印加されており、
各コンパレータの＋入力端子にはアナログ入力電圧が印
加される。

【００２３】最小基準電圧Ｖ_RBは、たとえば接地電圧で
あり、測定すべき電圧領域の最低値に対応する。本構成
においては、コンパレータＣＰ０〜ＣＰ８で３ビットの
電圧検出を行なう。最小基準電圧Ｖ_RBは、たとえば（０
００）で表すことができる。

【００２４】以下、抵抗Ｒの相互接続点から順次（００
１）…（１１１）および、さらにその１つ上、すなわち
（１０００）に対応する電圧が直列接続された基準抵抗
網から供給されている。

【００２５】各コンパレータＣＰは、入力アナログ電圧
が基準電圧よりも大きければ“１”、小さければ“０”
に対応する出力信号を与える。各コンパレータＣＰ０〜
ＣＰ８の出力信号は、それぞれ隣接するものが組になっ
て排他的オア回路ＥＸ０〜ＥＸ７に供給される。コンパ
レータ群ＣＰ０〜ＣＰ８の各々は、基準（参照）電圧が
入力アナログ電圧以下の領域では出力“１”を与え、基
準電圧が入力アナログ電圧以上の領域では出力“０”を
与える。

【００２６】このため、排他的オア回路ＥＸは、これら
の境界に対応するところで１個のみが“０”と“１”の
入力信号を受け、他の部分においては共に“０”か共に
“１”の入力信号を受ける。したがって、入力電圧に対
応した１つの排他的オア回路ＥＸのみが“１”の出力信
号を発生し、組み合わせ論理回路１１に供給する。

【００２７】組み合わせ論理回路１１は、供給された入
力信号に基づき、入力アナログ電圧を表す上位３ビット
のデジタル信号を発生すると共に、入力アナログ電圧と
最大基準電圧Ｖ_RTとの差に対応する電流を供給するよう
に、可変電流源１２を制御する。

【００２８】可変電流源１２は、選択された電流を抵抗
値Ｒの基準抵抗８に流し、基準抵抗８に所定の電圧降下
を発生させる。なお、基準抵抗８の抵抗値を粗抵抗網２
の単位抵抗値と同一としたが、異なる値とすることもで
きる。ただし、同一抵抗値とする方が制御、検査等の面
で便宜である。

【００２９】基準抵抗８は、また、Ｒ／８の抵抗値ｒを
有する８個の抵抗の直列接続を有する細抵抗網７に接続
される。この直列接続された抵抗には定電流源１３から
一定の電流Ｉ₀が供給される。

【００３０】ＡＤ変換器の出力信号を２進数で得る場
合、抵抗網は基本的に２ⁱ（または２ ⁱ＋１）個の基準
電圧を供給できるように構成される。３ビット信号なら
８（または９）、４ビット信号なら１６（または１７）
である。

【００３１】すなわち、基準抵抗８には可変電流源１２
が供給する電流と、定電流源１３の供給する電流が流
れ、所定の電圧降下が生じる。したがって、小さな抵抗
値ｒの直列接続抵抗の上端の電圧Ｖ_RTａは、最大基準電
圧Ｖ_RTよりも基準抵抗８の電圧降下分低い電圧となる。

【００３２】細抵抗網７の両端の電圧Ｖ_RTａとＶ_RBａと
の電圧差が、粗抵抗網２の１つの抵抗Ｒ両端に発生する
電圧差と等しくなるように設定する。本構成において
は、粗抵抗網２と細抵抗網７に同一電流値を電流を流
す。粗抵抗網２で３ビットの電圧検出を行ない、細抵抗
網７で３ビットの電圧検出を行なう。

【００３３】なお、細抵抗網７を流れる電流Ｉ_Oは基準
抵抗８（Ｒ＝８ｒ）も流れ、粗抵抗網２の単位抵抗分の
電圧降下を発生させる。この電圧降下分に対応させて粗
抵抗網２には最上段に抵抗Ｒが余分に接続されている。

【００３４】可変電流源１２がＩ_Oの整数倍の電流を供
給すると、基準抵抗８の電圧降下は粗抵抗網２の単位基
準電圧の整数倍増加する。可変電流源１２の供給する電
流を制御することにより、Ｖ_RTａに粗抵抗網２のどの区
切りの電圧でも発生させることができる。

【００３５】細抵抗網７が形成する基準電圧は、８個の
コンパレータＣＰ１〜ＣＰ８の−入力端子に供給され、
これらのコンパレータの＋入力端子には入力アナログ電
圧が印加される。

【００３６】各コンパレータＣＰ１〜ＣＰ８は、それぞ
れ入力アナログ電圧が基準電圧よりも大きいか小さいか
を表す出力信号を発生する。これらの出力信号は、前述
の構成同様、隣接するコンパレータの出力が組になって
排他的オア回路ｅｘ１、ｅｘ７にそれぞれ供給される。

【００３７】したがって、入力アナログ電圧に対応する
１つの排他的オア回路ｅｘのみが出力“１”を与え、他
の排他的オア回路ｅｘは出力“０”を与える。この排他
的オア回路ｅｘの出力信号に基づき、組み合わせ論理回
路１４は、下位ビットに対応するデジタル信号を発生す
る。

【００３８】図３は、図２に示すＡＤ変換器の組み合わ
せ論理回路１１、可変電流源１２、組み合わせ論理回路
１４のより詳細な構成例を示す。図３（Ａ）において
は、排他的オア回路ＥＸ０〜ＥＸ７と、組み合わせ論理
回路１１と、可変電流源１２の接続が示されている。
（０００）に対応する出力を発生する排他的オア回路Ｅ
Ｘ０は、７Ｉ₀の電流源をオン／オフするスイッチＳＷ
０を制御する。（００１）に対応する排他的オア回路Ｅ
Ｘ１は、ビット線Ｄ４に接続されると共に、６Ｉ₀の電
流源をオン／オフするスイッチＳＷ１を制御する。

【００３９】同様、（０１０）に対応する排他的オア回
路ＥＸ２の出力信号は、ビット線Ｄ５に接続されると共
に、５Ｉ₀の電流源をオン／オフするスイッチＳＷ２を
制御する。

【００４０】排他的オア回路ＥＸ３〜ＥＸ６の出力は、
３ビットデジタル信号線Ｄ４、Ｄ５、Ｄ６のそれぞれ対
応するビット線に接続されると共に、４Ｉ₀〜Ｉ₀の電
流源をオン／オフするスイッチＳＷ３〜ＳＷ６を制御す
る。（１１１）に対応する排他的オア回路ＥＸ７の出力
信号は、上位３ビットのビット線Ｄ４〜Ｄ６に接続され
る。

【００４１】たとえば、排他的オア回路ＥＸ７が出力
“１”を発生する時は、入力アナログ信号は（１１１０
００）よりも大きい電圧であり、可変電流源１２は、電
流を供給しない。この時、図２に示す細抵抗網７に接続
された電流源１３がＩ₀の電流を基準抵抗８に供給し、
その両端にＩ₀・Ｒの電圧降下を発生させる。この電圧
降下により、細抵抗網の基準電圧Ｖ_RTａは、コンパレー
タＣＰ８に供給される基準電圧と等しい値となる。

【００４２】また、ｒ＝Ｒ／８に選択されているため、
細抵抗網の最低基準電圧Ｖ_RBａは、コンパレータＣＰ７
に供給される基準電圧と等しい値となる。すなわち、粗
抵抗網２の１区分が、細抵抗網においては８区分に分割
されていることになる。

【００４３】次の排他的オア回路ＥＸ６が出力“１”を
供給する時は、組み合わせ論理回路１１が（１１０）の
デジタル信号を発生すると共に、可変電流源１２のスイ
ッチＳＷ６が閉じ、電流Ｉ₀が基準抵抗８に流れる。

【００４４】したがって、基準抵抗８はＲ・（２Ｉ₀）
の電圧降下を発生させる。したがって、細抵抗網７の上
端の基準電圧Ｖ_RTａは、粗抵抗網２の１区分低い電圧と
なる。同様、細抵抗網７の最低基準電圧Ｖ_RBａも粗抵抗
網の１区分下の電圧となる。

【００４５】排他的オア回路ＥＸの出力により、このよ
うに可変電流源１２が所定の電流を基準抵抗８に供給
し、細抵抗網７の両端に発生する電圧を変化させる。図
３（Ｂ）は、組み合わせ論理回路１４の構成を示す。こ
の組み合わせ論理回路１４は、基本的に組み合わせ論理
回路１１と同様の構成を有する。すなわち、排他的オア
回路ｅｘ１〜ｅｘ７の出力が、下位ビット線Ｄ１、Ｄ
２、Ｄ３の対応するものに接続されている。

【００４６】上位３ビットＤ４、Ｄ５、Ｄ６は、上位ビ
ット用の出力バッファ１５に供給され、下位３ビットＤ
１、Ｄ２、Ｄ３は、下位ビット用出力バッファ１６に供
給される。これら６ビットのデジタル信号Ｄ１〜Ｄ６を
まとめると、入力アナログ電圧を表す６ビット信号が得
られる。

【００４７】なお、図２の構成において、排他的オア回
路ＥＸおよび組み合わせ論理回路１１はデジタル回路で
構成でき、同様、排他的オア回路ｅｘと組み合わせ論理
回路１４はデジタル回路で構成できる。これらのデジタ
ル回路は、たとえば３Ｖの電源で駆動することができ
る。

【００４８】他のアナログ回路部分を５Ｖの電源で駆動
した場合も、デジタル回路部分を３Ｖで駆動することに
より、電力消費を低減することができる。また、アナロ
グ部分とデジタル部分とを別電源で駆動することによ
り、デジタル回路の発生するノイズがアナログ回路にお
よぼす影響を低減することができる。

【００４９】なお、上位３ビットと下位３ビットを分割
して変換する場合を説明したが、上位ビットと下位ビッ
トの分割はこの例に限らず、任意に選択することができ
る。たとえば、８ビットのデジタル信号を得る場合、上
位４ビットと下位４ビットで検出することも、上位３ビ
ット、下位５ビット等、他の組み合わせで検出すること
もできる。また、入力アナログ電圧を２段階で検出する
構成を説明したが、３段階以上の構成とすることも可能
である。

【００５０】図４は、図２、図３に示すＡＤ変換器の入
力信号と出力信号の関係を示すグラフである。入力アナ
ログ信号は６ビットの出力信号に変換されることが示さ
れている。

【００５１】図５は、図２に示すＡＤ変換器の組み合わ
せ論理回路１１と可変電流源１２の他の構成を示す。本
実施例においては、可変電流源１２が電流Ｉ₀を供給す
ることのできる７個の同等な定電流源で構成されてい
る。排他的オア回路ＥＸと、その出力によって上位ビッ
トの出力信号線Ｄ４、Ｄ５、Ｄ６に信号を供給する構成
は、図３の場合と同様である。

【００５２】本構成においては、これら３本のビット線
Ｄ４、Ｄ５、Ｄ６の信号から、７個の電流源を駆動する
ためのデコーダ回路１７が設けられている。デコーダ回
路の出力は、７個のフリップフロップ回路を介して７個
の同等な定電流源に接続されている。

【００５３】Ｄ４、Ｄ５、Ｄ６が全て“０”の時は、全
ての定電流源が活性化され、７Ｉ₀の電流が供給され
る。Ｄ４、Ｄ５、Ｄ６が全て“１”の時は、可変電流源
１２から電流は供給されない。同様、上位ビット出力に
応じて可変電流源１２の供給する電流が制御される。

【００５４】このようにして、デコーダ回路１７を設け
ることにより、図３に示すよりも簡単な可変電流源構成
によって同等の機能を果たすことができる。また、本構
成においては、デコーダ回路１７を用いたことにより、
最下段の排他的オア回路ＥＸ０は省略することができ
る。

【００５５】図６は、本発明の他の実施例によるＡＤ変
換器の電圧降下回路を示す。図１の構成の電圧降下回路
８として用いる。他の部分は、図２、図３に示す構成と
同様にすればよい。

【００５６】最大基準電圧Ｖ_RTと細抵抗網の上端Ｖ_RTa
との間に、抵抗とスイッチの直列接続が７組並列に接続
されている。抵抗はＲ、２Ｒ、３Ｒ、…、７Ｒの値を有
し、各々にスイッチｓｗ６、ｓｗ５、ｓｗ４、…、ｓｗ
０が接続されている。これらのスイッチは、図３（Ａ）
の回路同様、排他的オア回路ＥＸの出力によって制御さ
れる。

【００５７】図３（Ａ）では、１つの抵抗Ｒに可変電流
を流すことによって異なる電圧降下を生じさせたが、本
構成では異なる抵抗に同一電流を流すことによって異な
る電圧降下を生じさせる。

【００５８】全体の機能として、ＲＩ₀、２ＲＩ₀、
…、７ＲＩ₀（Ｉ₀は電流値）のうち１つの電圧降下を
選択的に発生させることは、図３（Ａ）の電圧降下回路
８と同様である。

【００５９】本構成によれば、電流源の数を大幅に減少
させることができ、消費電力低減、回路構成の簡易化が
行なえる。このように、基準電圧の形成を大きな区分の
電圧分割網と、小さな区分の電圧分割網とで行ない、小
さな区分の電圧分割網に供給する基準電圧を大きな区分
の電圧分割網で検出した測定結果により制御することに
より、少ないコンパレータを用いて高精度のＡＤ変換を
行なうことができる。コンパレータの数が大幅に減少す
るので、消費電力を低減し、かつ半導体チップ上の占有
面積を低減することができる。

【００６０】また、アナログ回路部とデジタル回路部を
分割し、デジタル回路部を３Ｖで駆動させれば、消費電
力をさらに低減し、かつデジタル回路部がアナログ回路
部に与える雑音の影響を低減することができる。

【００６１】以上、ＭＯＳトランジスタを構成素子とし
て用いる場合を説明したが、ＭＯＳトランジスタの代わ
りに、バイポーラ接合トランジスタ、ジョセフソン素子
等、他の素子を用いることも可能である。もちろん、Ｃ
ＭＯＳ構成や、ＧａＡｓＦＥＴ構造を用いることも可能
である。また、６ビット以外のＡＤ変換器も同様の構成
で実現できることは当業者に自明てあろう。

【００６２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
コンパレータの数を低減し、かつ比較的高速度で高精度
のＡＤ変換を行なうことのできるＡＤ変換器が提供され
る。

【００６４】コンパレータの数を低減したことに伴い、
消費電力の低減、チップ占有面積の低減も可能である。

【図面の簡単な説明】

【図１】本発明の実施例によるＡＤ変換器の基本構成を
示すブロック図である。

【図２】本発明の実施例によるＡＤ変換器の回路図であ
る。

【図３】図２のＡＤ変換器に用いる組み合わせ論理回路
と可変電流源の構成例を示す回路図である。

【図４】図２、図３に示すＡＤ変換器の入力信号と出力
信号の関係を示すグラフである。

【図５】図２に示すＡＤ変換器に用いる他の組み合わせ
論理回路と可変電流源の構成例を示す回路図である。

【図６】本発明の他の実施例によるＡＤ変換器の電圧降
下回路を示す回路図である。

【符号の説明】

１、６コンパレータ群２粗抵抗網３サンプルアンドホールド回路５上位ビットエンコーダ７細抵抗網８電圧降下回路１０下位ビットエンコーダ１１、１４組み合わせ論理回路１２可変電流源１５、１６出力バッファ１７デコーダ

Claims

【特許請求の範囲】

【請求項１】大きな区切りの基準電圧を発生させるた
めの粗抵抗網と、前記粗抵抗網の発生する大きな区切りの基準電圧とアナ
ログ入力電圧とを比較するための第１のコンパレータ群
と、前記第１のコンパレータ群の出力に基づき、アナログ入
力電圧の大きな区切りを表す第１デジタル出力を発生す
るための第１のエンコーダと、前記第１のコンパレータ群の出力に基づき、前記大きな
区切りでの電圧降下を発生させるための電圧降下回路
と、前記電圧降下回路に接続され、小さな区切りの基準電圧
を発生させるための細抵抗網と、前記細抵抗網の発生する小さな区切りの基準電圧と前記
アナログ入力電圧とを比較するための第２のコンパレー
タ群と、前記第２のコンパレータ群の出力に基づき、アナログ入
力電圧の小さな区切りを表す第２デジタル出力を発生す
るための第２のエンコーダとを有するＡＤ変換器。
【請求項２】前記電圧降下回路が、基準抵抗とこの基
準抵抗に接続され、前記第１のコンパレータ群の出力に
基づき、可変電流を供給するための可変電流源とを含む
請求項１記載のＡＤ変換器。
【請求項３】前記基準抵抗が前記細抵抗網を構成する
抵抗の２ⁿの抵抗値を有する請求項２記載のＡＤ変換
器。
【請求項４】前記粗抵抗網、前記第１のコンパレータ
群、前記電圧降下回路、前記細抵抗網、前記第２のコン
パレータ群が、前記第１のエンコーダ、第２のエンコー
ダとは別の電源で駆動される請求項１〜３のいずれかに
記載のＡＤ変換器。