JPH06244724A - 伝達関数を物理的に実現するシステム及びそのシステムを具現する方法 - Google Patents

Abstract

(57)【要約】 【目的】 アナログディジタル変換器の各ステージの伝
達関数を最高精度に調整できるようにして、高精度かつ
高速のアナログディジタル変換器を提供する。 【構成】 直列構成される複数のステージ５４の各々
は、固定要素５５及び可調整要素５７により具現される
伝達関数を有し、前記ステージは選択的に再構成され
る。基準信号６５、６７および制御論理５９、６２、６
３及びその他の論理による校正モードにより、全ステー
ジの構成要素が評価され、この値が記憶され、各ステー
ジの出力の校正に使用される。校正処理サイクルは、各
ステージ５４の可調整要素の更新が完了されるまで続行
する。追加サイクルは正確度の向上のために実行され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力によって生ずる対
して確定的応答を物理的に実現するように設計された、
電気的システム、機械的システム或いはその他のシステ
ムの校正と全体的正確度に関する。

【０００２】

【従来の技術】本発明の範囲を限定せず、第１に一般シ
ステム設計に関して、第２にアナログディジタル変換器
を具現するシステムに関して本発明の背景を説明する。

【０００３】一般的システム設計の分野では、極めて正
確度の高いシステムを設計するため、そして／或いは、
システムが物理的に実現された後であらわれる低い正確
度を訂正するための手法はこれまでにもいくつかある。
代表的手法には、次のものがある。即ち、フィードバッ
クは、出力にある係数を掛けたものが入力に連続してフ
ィードバックされて比較される。これによって、前記シ
ステム或いはその出力を訂正するために入力と出力の差
或いは誤差が使用され、望ましい出力が求められる。相
関二重サンプリングは、入力データの流れをサンプリン
グしている間に、ゼロ或いは基準入力がサンプルされ、
使用する出力は、基準入力により発生した出力と、前記
入力データにより発生した信号強度との間の差として計
算される。ルックアップテーブルは、伝達関数のパラメ
タを調整してシステム性能を改善するために使用され
る。ヒストグラム分析は、確定的入力信号或いはランダ
ムな入力信号がシステムに加えられ、当該システムの実
際の伝達関数を決定するためにその出力が観測される。
次にこの情報は、システムの補償論理或いは補償機能を
働かせるために使用される。ニューラルネットワーク
は、特定の入力応答或いは一群の特定の入力応答に対し
て望ましい出力応答を求めるため、フィードバックを使
用して、可調整パラメタを持ったネットワークを教育す
ることによりシステムを具現している。

【０００４】

【発明が解決しようとする課題】従来の技術による手法
が直面しているいくつかの問題は、以下の通りである。
即ち、上に挙げた多くの技術では、当該システムの伝達
関数の測定値が必要であるが、このシステムの構成部品
は、システム自体よりも更に精密であり、また、自己校
正機能によって、構成部品を設計値通りに動かそうとし
て動作するものもある。

【０００５】もし構成部品の値を制御しようとするよう
にシステムが設計されていれば、システムの精度は構成
部品の正確度によって制約される。もしシステムがディ
ジタルエラー訂正技術を使用していれば、より高い精度
が可能であるが、構成部品の値を物理的に測定しなけれ
ばないない。もしシステムが、例えば集積回路のよう
な、閉じたシステムであれば、測定できないか、測定で
きても費用がかかり、或いは測定用ハードウエアを実際
に製造する必要がある。しかし、実際問題として、この
測定用ハードウエア自体がより高い正確度のシステムで
あり、現在の最高水準の技術で可能な精度以上の高い精
度が要求されるであろう。

【０００６】システムが最初から測定されて精密に校正
されていても、時間が経過すれば、構成部品はドリフト
するであろう。したがって、装置は定期的に再校正され
なければならず、高精度の測定装置は適切な状態に保つ
ことが必要であるということになる。

【０００７】別の校正方法では、連続して誤差を訂正す
るために計算する必要がある。この計算により、装置の
受信速度が阻害され、かつ制限される。ある方法では、
高精度の基準信号が使えることが必要である。最後に、
上述の方法はすべて、校正用構成部品に固有な低い精度
により制約されている。この基本的制限事項が、高度に
正確で高速なシステムを開発するための障害となってい
る。アナログディジタル或いはＡＤＣ回路の例では、こ
の制限事項が、１０ビット以上の高度に正確な変換器の
開発、あるいは数１０ＭＨｚの高速変換器の開発を妨げ
ている。したがって、上記問題点を克服する改良が現在
期待されている。

【０００８】

【課題を解決する手段】一般に、そして本発明の一形態
として、システムとは以下のように説明されている。即
ち、システムはひとつの伝達関数を実行し、また各ステ
ージ毎に伝達関数を持った複数のステージを有する。こ
のステージはいろいろな直列な組み合わせをつくり出す
ことができるように再構成できるが、このことはひとつ
のステージの出力は、別のあるステージの入力として使
用できることを意味する。つまり、一連のステージの中
のどのステージも当該一連のステージの第１のステージ
として構成でき、他のステージは、第１のステージに続
くように一緒に連鎖接続される。

【０００９】前記システムは校正モードを有する。校正
モードでは、ひとつのステージが前記連鎖接続の第１に
配置され、他のステージはその後に配置される。次に、
第１のステージの固定構成部品の値の変化、或いは第１
のステージの固定構成部品の実際の値を測定するため、
残りの未校正ステージを使用して第１のステージの構成
部品が推定される。この情報は記憶され、第１のステー
ジの可調整パラメタの校正或いは調整に使用される。連
鎖回路或いは直列回路は再構成され、別の未校正ステー
ジが第１のステージとなり、いま校正されたステージが
続き、更に残りの一連のステージが続く。次に、次のス
テージの固定パラメタが測定され、これらの値は記憶さ
れ、次のステージの出力を校正するために使用される。

【００１０】この処理は、最終的に第１のステージが第
１に配置されるまで続行され、他のステージは自然数の
順番で配置される。このため、第１のステージの固定構
成部品の値を測定するステージは、前に発生させられた
測定値を使用して校正された出力を有するステージであ
ることになる。

【００１１】この処理は、反復モードで繰り返され、最
高の正確度を求めるため、測定値がもはや反復の間で変
化しなくなるまで繰り返される。このように別の測定用
または基準用のハードウエア或いは信号を使用せずに、
また外部のハードウエア或いは信号を必要とせずに、本
システム自身がシステムを測定する。

【００１２】本技術は、アナログディジタル変換器を実
現するシステムに適用されて成功しており、広範囲の設
計パラメタをあつめ、低精度の構成部品を使用して高度
に正確な結果をつくり出せることを示している。このよ
うに設計された前記変換器は、非常に早く校正できると
いう利点がある。

【００１３】もう一つの実施例では、単一ステージのシ
ステムを正確度ブートストラッピングを使用して校正で
きることが説明されている。この実施例では、ひとつの
ステージがリサイクリングモードで校正されるので、前
記単一ステージが自身の固定構成部品を測定するが、ま
た、システムのリサイクリング機能により、システムが
多段ステージシステムをエミュレートすることが可能と
なり、上記の結果が得られている。

【００１４】本発明の利点は、高精度のシステム組み込
み構成部品、或いは高精度の測定装置のいずれも必要と
せずに、高精度のシステム結果が得られることである。
本発明によれば、従来の技術を使用して設計されたシス
テムの性能を超える、高度に正確なシステムを実現でき
ることになる。

【００１５】

【実施例】正確度ブートストラッピングにより、伝達関
数を非常に正確に制御するシステムの設計が可能とな
る。伝達関数はシステムの入力とシステムの出力との間
の関係を表すものである。使用される入力と出力の正確
な形は変わっても良い、例えば、電圧、電流、パルス、
ディジタル符号、圧力、温度、電荷が使用される。

【００１６】設計された伝達関数を実現するため、物理
的構成部品を使用してシステムがつくり上げられている
場合、寸法或いは値が、公称値或いは設計値に正確に合
致した構成部品を実現することは不可能であるという事
実から、実際のシステム伝達関数は、ある量の低正確度
或いは低精度になる傾向がある。システムで使用される
抵抗、コンデンサ、インダクタンス、構成部品の重量、
伸縮性、寸法などの値に公差があるため、システムを物
理的に実現するときには、常に誤差がともなうのであ
る。

【００１７】正確度ブートストラッピングは、構成部品
の値に公差或いは誤差があっても、正確な出力となるよ
うに、ふたつの機能を遂行する。第１に、システムはシ
ステム識別と呼ばれる処理、つまり誤差と実際の構成部
品の値とのいずれかを決定する処理によって測定され
る。第２に、システムは、システム内の可調整パラメタ
を使用した補償によって校正される。なお、可調整パラ
メタとは量であって、ディジタルメモリ要素に記憶され
る２進符号、コンデンサに記憶される電圧、残留磁場、
その他記憶される量であれば良い。正確度ブートストラ
ッピングは低正確度システムから出発し、徐々に調整
し、希望する正確度レベルに到達するまで、換言すれ
ば、システムが、希望する公差の範囲で予定通りの伝達
関数をつくり出すまで、システムの校正或いは調整を実
行する。外部の測定システム或いは高精度な構成部品が
不必要であり、また外部基準信号も不必要であり、シス
テムが自ら校正するのである。

【００１８】正確度ブートストラッピングは、システム
識別ステップに対して、システム自体の中の構成部品に
のみ依存しているのであるから、次に示す非限定条件
は、システムに一任されている。

【００１９】第１に、システムを以下のように設計しな
ければならない。即ち、システムは、ブロック、ステー
ジ、或いはサブシステムに分かれていて、各ブロック、
ステージ、或いはサブシステムは入力、出力及び局部伝
達関数を有し、再順序付けができる。換言すれば、シス
テムは再構成されて、ステージ或いはサブシステムの各
出力が当該システムの他のステージの各入力につなげら
れることである。

【００２０】第２に、いくつかの別の構成を連続的に実
現できるように、再構成の制御が十分にできなければな
らない。通常、制御シーケンスを与える、種々の組み合
わせの信号を連続して加えることによってこれが達成さ
れる。また、この制御シーケンスは、システムの内部或
いは外部のコントローラから与えられてもよい。

【００２１】第３に、先行ブロック或いはステージの出
力の代わりに、特定のブロックに対する入力として基準
信号を加えることができるようにシステムを設計しなけ
ればならない。また、代替方法として、いくつかの可能
な動作モードのひとつを特定のブロック内で選択できる
ように、コントローラ或いはシーケンサは制御信号を供
給できなければならない。これは、個々の構成部品が刺
激された場合の応答と、当該ブロックの伝達関数に対す
る影響を識別する測定をするために必要である。

【００２２】第４に、少なくともいくつかの個別ブロッ
クの伝達関数は、そして好ましくはすべての個別ブロッ
クの伝達関数は、当該ブロックの一つ以上の可調整パラ
メタの値を変更して、ブロックの出力を修正或いは調整
できるようになっていることである。つまり、ブロック
は通常三つの構成部品により決定される伝達関数を有す
る。この三つの構成部品は、制御信号、可調整要素及び
ランダムに変わる傾向のある固定構成部品である。

【００２３】最後に、全体としての、システムの公称伝
達関数がブロックの特定な構成により実現される。便利
な構成のひとつは、システムへの入力がブロックのライ
ンの一端に入りブロックのラインの最後のブロックから
出力が取り出されるようになった、線形或いは直列構成
である。しかし、他の各種構成によっても正確度ブート
ストラッピングを使用することができる。また、システ
ム全体的には正確度ブートストラッピングが適用できな
い場合でも、システム内のサブシステムは、正確度ブー
トストラッピングを使用できる。

【００２４】図１では、一つの入力が一つの出力を生成
する関数を実行する、直列構成のシステム１が図示され
ている。ブロック１と名付けられたステージ３は、直列
連鎖回路の第１のステージである。ブロック２と名付け
られたステージ５は、ステージ３につながっている。ブ
ロック３と名付けられたステージ７は、この連鎖回路の
最終ステージである。この図は、任意の伝達関数を実行
する典型的なシステムのブロック図を表している。一つ
のブロックの一つ以上の出力が同一ブロックの入力とな
ることは可能であるが、必要事項ではない。これはある
種類のシステムには共通している。例えば、離散形時間
システムでは、ブロックは内部記憶装置を有しており、
次のサイクルで使用する信号を保持している。

【００２５】図２では、線形構成で構成されたシステム
１１が図示されている。ブロック１と名付けられたステ
ージ１３は、連鎖回路の第１のステージである。ブロッ
ク２と名付けられたステージ１５は、第２のステージで
ある。ブロック３と名付けられたステージ１７は、第３
のステージである。最後にブロック４と名付けられたス
テージ１９は、最終のステージである。これらステージ
が一緒になってシステム伝達関数を具現する。

【００２６】当業者にとっては明らかなことであるが、
図１に示すシステムを再構成することにより、そして内
部ブロック転送方式を修正することによって、図１のシ
ステムの伝達関数は図２に示すシステムによって実現さ
れる。図１もしくは図２に示すシステムのいずれかに、
正確度ブートストラッピングを適用することが可能であ
るが、本発明を応用するためには、図２のシステムがよ
り自然に適合している。

【００２７】図３は、本発明の正確度ブートストラッピ
ングを使用するように構成されたシステム３１を示す。
ブロック１と名付けられたステージ３３は、二つのステ
ージによる連鎖回路の第１のステージである。ブロック
２と名付けられたステージ３５は、第２のステージであ
る。スイッチ３７、３９、４１は、出力を再構成するた
めに使用され、ステージ３５、ステージ３３或いは入力
により選択的に駆動される。スイッチ４９、５１、５３
は、ステージ３３に対する入力を再構成するために使用
され、ステージ３５の出力、ステージ３３の出力、或い
は入力により選択的に駆動される。スイッチ４３、４
５、４７は、ステージ３５に対する入力を再構成するた
めに使用され、ステージ３５の出力、ステージ３３の出
力、或いは入力により選択的に駆動される。各スイッチ
は構成制御ラインにより制御される。

【００２８】図４は、図３のシステムのための単一ブロ
ック或いは単一ステージ５４の模式図を示す。このブロ
ックの構成部品は、固定構成部品を有する伝達関数５５
と、可調整要素５７に大別される。スイッチ５９、６
１、６３は、前記伝達関数の入力をそれぞれ基準入力６
５、基準入力６７或いは入力信号に選択的につなげるた
めに使用される。

【００２９】一般的に、システムに制御信号を供給し
て、あるブロックの入力が、別の一つのブロックの出力
ではなく、いくつかの基準信号の一つにつながるように
することが可能である。各種の基準信号を供給する目的
は、いろいろな自由度のブロックの伝達関数を刺激する
ためである。これによって、伝達関数に影響を及ぼす個
別構成部品の実際の値を識別する測定ができることにな
る。普通、システムの制御はコントローラ或いはシーケ
ンサにより実行されるが、コントローラ或いはシーケン
サはディジタル回路或いは汎用論理回路により具現さ
れ、システムの中につくり込まれるか或いは外部に備え
られる。

【００３０】図５は、正確度ブートストラッピングを使
用してシステムを校正するために使用されるステップを
示す。ステップ６９で、システム内の各ブロックの可調
整要素に初期値が割り当てられる。ステップ７１で、特
定構成のブロックが実現され、校正中の一つのブロック
の入力は一つの基準信号につなげられる。一方、校正中
のブロックの出力は一連の他のブロックにつなげられ
る。離散形時間システムでは、基準信号が供給される時
間フレームの後の時間フレーム中に当該ブロックの出力
が当該ブロックの入力にフィードバックされるので、校
正中のブロックも測定に使用できる。

【００３１】ステップ７３で、校正中のブロックの出力
が、残りのブロックにより形成されるパイプラインによ
り測定される。ステップ７５で、一つ以上の測定値が必
要な場合、次の測定をするために、このブロックに対す
る制御線を動作させる。ステップ７７で、校正中のブロ
ックに対する測定値が当該ブロックの可調整要素を更新
するために使用される。可調整要素或いは値は、ディジ
タル論理で構成されたメモリに、コンデンサに、残留磁
場に、位置のエネルギーとして、或いは他の方法によ
り、記憶される。可調整要素が数値データで、ディジタ
ルメモリに数字として記憶される場合、これらのデータ
を繰り返し更新する処理がディジタル論理回路或いはデ
ィジタル論理機械によって実行されることが可能であ
る。前記ディジタル論理回路或いはディジタル論理機械
は、専用電子回路或いは汎用コンピュータまたは汎用マ
イクロプロセッサとして具現される。その場合、前記回
路が校正中の機械の外部にあるとしても、ディジタル機
械は正確度ブートストラッピングを実行するためにシス
テムで使用されるハードウエアの一部である、ステップ
７９で、校正すべき次のブロックが識別される。すべて
のブロックが校正されてしまっていると、ステップ８１
に到達し、もう１回の反復が十分であれば校正は完了し
ている。システムによっては、望ましい正確度が得られ
るまで、前記処理がステップ７１で繰り返される。校正
サイクルの制御がディジタルコントローラ或いは汎用コ
ンピュータにより実行される場合、図５のステップはプ
ログラムが行う仕事とコントローラに要求される判断を
表す。

【００３２】図６は、ブロックＡ、Ｂ、Ｃを有する仮定
的な３段ステージ・パイプライン制御システムに適用し
た図５のステップを示す。初期化構成８３は校正用のパ
イプラインを設定するために使用される。第１の校正用
構成８５は最終ブロックであるブロックＣをパイプライ
ンの第１の位置に移動させ、ブロックＡ、Ｂが測定に使
用される。前記測定の出力はブロックＣ内の可調整要素
を更新するために使用される。第２の校正用構成８７は
ブロックＢを校正するために使用される。最後に、最終
校正用構成８９はブロックＡを校正するために使用され
る。必要な場合は、この処理の繰り返しが可能である。

【００３３】システムを設計する場合に考慮すべきある
種の条件のもとで、この処理はひとつの状態になって、
更に測定を繰り返しても、各ブロックの可調整或いは可
変要素が変更しないようになるであろう。この特殊な場
合は、各ブロックで使用されている固定構成部品に固有
な、構成部品の値のランダムな変動によって影響されな
い、良好に決定された伝達関数となるように、すべての
ブロックが調整されていることを示している。この平衡
状態は、固定構成部品の値のランダムな変動の影響を無
効にするように、前記ブロックの可調整構成部品を調整
したことに等しい。この状態になると、システムの入力
と出力の間でこれらブロックを通常の順序に構成して、
システムの全体的伝達関数が作動できることになる。

【００３４】システム自身を繰り返して測定すれば、更
に正確なシステムにできるということは、疑わしいと感
じられるかもしれない。一例として上述したシステムに
以下の直観的な説明が適用できるので、これを検討され
たい。第１の校正ステップで、パイプライン制御システ
ムの最終ステージは、残りの未校正のパイプラインステ
ージを使用して、自身の出力を測定することにより校正
される。残りの未校正のパイプラインステージは、再校
正されて最終ステージの後につながる。未校正のステー
ジに対する可調整パラメタの初期値は、設計通りの値或
いは望ましい値が選択される。この仮想パイプライン内
のすべての構成部品に対して最大５％のランダムな誤差
があるとしても、必要な特性を備えているいくつかのシ
ステムの前記未校正パイプラインの固有正確度は５％よ
りも良い。これは、構成部品の誤差は、お互に都合のよ
い方向で相互作用をする傾向があるからである。パイプ
ライン内の各ステージが同じであるか、或いは繰り返し
て使用される場合には、一つのステージの出力は他のス
テージの出力と同様な値となるであろうから、上述した
ことは特に正しい。

【００３５】第１の繰り返しの第２のステップで、校正
済みの最終ステージと残りの未校正ステージによって形
成されるパイプラインを使用して、パイプライン内の次
のステージから最終ステージ迄の構成部品の特性値が測
定される。第１の測定の最重要部分は校正済みの最終ス
テージにより測定されるから、次のステージから最終ス
テージの測定は第１の測定よりも正確となるであろう。
この処理は繰り返して行われるから、正確度ブートスト
ラッピングのループがこのパイプラインの第１のステー
ジに向かって働くのに伴い、可調整パラメタの更新処理
の正確度は向上する。したがって、第１のステージが測
定されると、第１のステージは最も正確な可調整パラメ
タを有することになる。システムに対する入力は最も正
確に調整されたステージに第１に加えられる。多くのシ
ステムでは、このステージは、システム伝達関数の全体
的正確度に最大の効果を有するであろう。システムの校
正処理の繰り返しによって、正確度ブートストラッピン
グの手法がシステムの正確度の増加を示している限り、
未校正パイプラインの改良が行われていることになる。

【００３６】続く繰り返し動作もこの処理を繰り返す。
しかし、校正中のステージの測定を実施しているステー
ジの特性が更に改善され、この処理は本質的にますます
正確な結果をつくり出す。既知の誤差を持った構成部品
が選択されたシステムに対して明瞭なことは、周知のシ
ミュレーション及び設計評価手法により容易に検証でき
ることであるが、可調整パラメタの値は最終的にはある
値に落ち着き、更に繰り返し動作を行っても、もはや変
化が生じないということである。この時点で、システム
の伝達関数は、特定のシステムの最高正確度を反映して
いる。即ち、誤差は最小になっている。

【００３７】構成部品がドリフトを示さないシステムで
は、このシステムは最高正確度で連続的に動作できる。
しかし、多くのシステムでは、構成部品の値あるいは誤
差は、径時変化或いは周囲温度その他の条件の変化によ
り変化する傾向にある。これらの場合、システムを定期
的に再校正とすると、最高に正確な伝達関数の状態にも
どすことができるてあろう。

【００３８】正確度ブートストラッピングは、従来の技
術で得られる正確度よりも格段に高い正確度をつくり出
すことを示している。正確度ブートストラッピングを使
用したシステムの好適実施例の一つは、アナログディジ
タル変換器である。

【００３９】図７は、従来の技術による単一ステージの
パイプライン制御アナログディジタル変換器を示す。比
較器９３は、ここでは０．７５ボルトが選ばれている基
準電圧と、入力とを比較する。比較器９１は、ここでは
０．２５ボルトが選ばれている第２の基準電圧と入力と
を比較する。ラッチ９５は比較器９３からの比較結果を
記憶する。ラッチ９７は比較器９１からの比較結果を記
憶する。ラッチ９５、９７の出力はディジタル符号とし
て出力される。電圧源９９はラッチ９５に記憶される値
によってイネーブル／ディスエーブルされる。電圧源１
０１はラッチ９７に記憶される値によってイネーブル／
ディスエーブルされる。オフセット電圧１０３は合算器
１０５につなげられる。合算器１０５は入力電圧を取り
入れ０．２５ボルトを減算するとともに、ラッチ９５、
９７に記憶された値に基づいて電圧源９９、１０１の電
圧を選択的に減算する。合算器１０５の出力は増幅器１
０７により増幅され、更に変換するためにこの出力はパ
イプラインの次のステージに送られる。

【００４０】図８は、ディジタル係数メモリを有するア
ナログディジタル変換器システムを具現するシステム用
の単一ステージを示す。入力信号Ｖ_inは電圧であり、公
称値は０から１ボルトの範囲にある。この入力信号は、
比較器１１３、１１５を使用して、公称値がそれぞれ
０．２５ボルト及び０．７５ボルトに設定された電圧１
０９、１１１と比較される。二つの比較の結果はラッチ
１１７、１１９に２ビット符号として記憶される。した
がって、このラッチの出力は、入力信号の値によって決
まる２進符号である。０．２５ボルト以下の入力に対し
ては、この符号は‘０’でなければならず、０．２５ボ
ルトと０．７５ボルトとの間の入力に対するこの符号は
‘０１’でなければならず、０．７５ボルトより大きい
入力電圧に対するこの符号は‘１１’でなければならな
い。この形式の符号は温度計の符号化（ｔｈｅｒｍｏｍ
ｅｔｅｒ ｃｏｄｉｎｇ）として知られている。

【００４１】この比較結果を示す符号にしたがって次の
ステージに対する残差を発生させるため、入力信号から
電圧が減算される。これは、切換え型電圧源（ｓｗｉｔ
ｃｈａｂｌｅ ｖｏｌｔａｇｅ ｓｏｕｒｃｅ）１２
５、１２３及び合算器１２９を使用して行われる。固定
電圧０．２５ボルトは、入力電圧に関係なく常に入力信
号から減算される。結果として、減算される電圧の総計
は、符号‘００’、‘０１’、及び‘１１’に対してそ
れぞれ０．２５ボルト、０．７５ボルト及び１．２５ボ
ルトとなる。

【００４２】合算器１２９は、公称増幅率、「−２」を
有するサンプル／保持増幅器１３１につながっている。
この増幅器に使用されている構成部品は、増幅器の出力
が０ボルトから１ボルトの公称範囲となるように選択さ
れている。このステージは、１．２５ボルトの入力から
０ボルトの出力を生じるであろうし、−０．２５ボルト
の入力から１ボルト出力を生じるであろうから、＋／−
２５％の安全マージンがあるように作製されている。こ
のマージン或いは冗長度は、このステージにつくり込ま
れて、構成部品の誤差があってもこのステージが正しく
動作するようにしている。

【００４３】ラッチ１１７、１１９に記憶された符号は
メモリ１２１の番地付けに使用される。メモリの三つの
場所に記憶される値は、公称値としては、０．２５、
０．７５、及び１．２５のディジタル表示であり、この
ステージの可調整パラメタである。

【００４４】図９は、図８に示すステージのアナログ入
力とアナログ出力に対する公称電圧伝達曲線を示す。

【００４５】図８のステージの伝達関数に影響を与える
構成部品の誤差の主要なものは次に示すとおりである。 − 誤った値の基準電圧（この場合、０．２５Ｖ、０．
７５Ｖ） − 比較器の切り替えレベルにおける系統的オフセット − 減算された電圧の誤った値 − サンプル／保持増幅器の誤った利得 − サンプル／保持増幅器におけるオフセット − 合算器における誤った誤差或いは利得

【００４６】これらの構成部品の誤差は３種類にまとめ
られる。 − 比較器の誤った切り替えレベル − 減算電圧の誤った値 − 誤った利得

【００４７】正確度ブートストラッピングは、これらの
誤差に対して出力を補償するため、各ステージのディジ
タルメモリに記憶された係数を調整することができる。

【００４８】図８に示すステージの動作は、数学的に次
のように表すことができる。

【数１】 ここに、Ａは増幅器の利得で、Ｖ_cdは切り替え形電圧源
に与えられる符号による電圧である。この式は入力電圧
を符号化された電圧の関数として表すように書き換える
ことができる。即ち、

【数２】

【００４９】次に、このステージは、アナログディジタ
ル変換器を実現するパイプライン制御システムの一部分
として使用できる。この案では、多数の名称的に同一の
ステージが別のステージの後につながって、第１のステ
ージの出力が次のステージの入力となるように、直列接
続されている。

【００５０】上記の式は、複数のステージの符号化電圧
を用いて、入力電圧を次式で表すように拡張することが
できる。即ち、

【数３】

【００５１】この式は１６ステージ変換器（これは論理
的に１６ビットの正確度を持つように設計される）に拡
張することができる。即ち、

【数４】

【００５２】上式の最終項は変換の残差と呼ばれるもの
で、入力電圧範囲に比較して明らかに無視することがで
きる。上式に従って、各ステージの出力符号は、ディジ
タル変換の結果を生成するために使用される。これは、
三つのメモリ場所の一つにアクセスする符号を使用して
達成される。そしてメモリ場所からのディジタル出力は
上式の一つの項を表す。各ステージは二つの入力（一つ
はディジタル出力、一つはアナログ入力）と二つの出力
（同様に一つはディジタル出力、一つはアナログ出力）
を持つことになる。

【００５３】図１０は、図８と同様であるが、正確度ブ
ートストラッピング用の追加のハードウエアのあるアナ
ログディジタル変換器ステージを示す。本ステージは、
１６ステージ変換器を具現するシステムの中で使用され
る。ディジタル乗算器１３３は前段のステージからディ
ジタル出力につながれているが、このディジタル出力
は、前段のステージの中の比較器の現在の符号によって
番地づけされた、ディジタルメモリの中の記憶場所の内
容である。ディジタル加算器１３５は、最終ステージの
ディジタル出力が総合変換結果となるように、前段のス
テージのディジタル出力をこのステージのディジタル出
力と組み合わせるために使用される。ディジタルメモリ
１３７は、このステージの可調整要素を記憶する。比較
器１３９は、本ステージに対するアナログ入力の符号化
された値を計算する比較器とラッチを含んでいる。電圧
源１４５は、比較器１３９から得られる符号に基づいて
活性化される切り替え形電圧源を含んでいる。合算器１
４７は、次のステージに対する残差を計算するため、入
力電圧から電圧源１４５の出力を減算する。増幅器１４
９は、次のステージに対して適切な電圧範囲を確保する
ため合算器１４７の出力を増幅する。多重化装置１４１
は、このステージへの通常入力と校正用基準電圧との間
の選択に使用される。多重化装置１４３は、ディジタル
メモリの初期化とメモリ内容の更新のための番地付けを
外部からできるようにするために使用される。多重化装
置１４２は、校正サイクルの間、測定用個別電圧源を外
部からイネーブルできるようにするために使用される。

【００５４】各ステージは、上述のＶ_in用に導出した方
程式の一つの項を表す。各ステージのディジタル出力
は、次のステージのディジタル乗算器１３３内の因数
「−２」によって拡大されるので、ディジタルメモリ１
３７に記憶される係数は−２¹⁵で乗算されて縮小する。
このように、得られたディジタル出力は上述のＶ_inの式
を表しているということを示すことができる。

【００５５】図１０に示すステージを１６段組合わせる
ことにより、１６ステージ・パイプライン制御変換器を
つくることができる。校正サイクルの間に可調整要素の
精度が向上するように、構成部品の値及び本システムの
利得が選択される。第１のステージのアナログ入力は全
システムの総入力である。最終ステージのアナログ出力
は無視し得る大きさの残差項を表しているので、使用さ
れない。第１のステージのディジタル入力はオールゼロ
のパターンにつなげられ、一方、最終ステージのディジ
タル出力は変換の結果を表す。このパイプライン内のす
べての構成部品が正確であるとすれば（即ち、公称値が
得られていれば、）、上式によって、各ステージの該当
メモリ場所に０．２５／（−２）¹⁵、０．７５／（−
２）¹⁵及び１．２５／（−２）¹⁵が記憶されることにな
る。

【００５６】しかし、構成部品のランダムな誤差がある
ため、各ステージのメモリ場所にさまざまな係数の値が
必要である。これらの値は各ステージの可調整パラメタ
である。各構成部品の実際の値が既知の場合は、これら
の値は計算できる。しかし、実際にはこのやりかたは望
ましくない。即ち、このやりかたでは、閉じたシステム
に含まれている構成部品を物理的に測定する必要があ
り、また、可能なレベル以上の測定用ハードウエアが必
要となるからである。この特殊な場合、すべての物理的
な構成部品に数％の誤差があったとしても、正確度ブー
トストラッピングにより係数の値を１６ビットの正確度
に決定することができる。

【００５７】図１０に示すステージでつくられたパイプ
ラインに、正確度ブートストラッピング手法を適用する
ためには、可調整パラメタは、三つのメモリ場所に記憶
された記憶値であり、また各ステージの比較器出力の符
号によりアクセスされる記憶値となるであろう。校正サ
イクルの最初のステップで、これらの記憶値は、それら
の値の初期値として公称値０．２５／２¹⁵、０．７５／
２¹⁵、１．２５／２¹⁵にセットされる。最終的に記憶さ
れる実際の値と係数の初期値との間には不整合がある以
上、このパイプラインは初期正確度は、多分１６ビット
の設計正確度にたいして６乃至７ビットの正確度であっ
て、非常に低い正確度である。

【００５８】正確度ブートストラッピングによる校正サ
イクルはシーケンスコントローラを使用して実行される
が、このシーケンスコントローラはパイプラインをうま
く再構成し、ステージのいずれかを測定に使用して、校
正中のステージの測定と係数を更新する。このシステム
のパイプラインは、現在最終のステージの出力が第１の
ステージへフィードバックされるように、常に繰り返し
て構成されるので、必要となる各種構成を実現すること
は単純明解である。コントローラが判断しなければなら
ないことは、どのブロックが現在校正すべきブロックか
ということである。これが判断されると、容易に再構成
され、測定を実行することができる。これを達成するた
めに、減算される電圧は、比較器の出力符号によらず、
多重化装置１４２により外部から制御される。これによ
り各種の測定が可能となり、各電圧源の寄与度と誤差が
測定できる。切り替え回路（多重化装置１４１）が追加
されたため、入力として、アナログ入力ではなく、固定
基準レベルを選択することが可能となる。この場合、
０．２５Ｖが使用されているが、この値にはきわめて高
い精度が要求される。

【００５９】校正サイクルはパイプラインの最終ステー
ジから始まる。１６ステージのパイプラインの場合、ス
テージ１６から始まることになる。ステージ１６のアナ
ログ出力は第１のステージ、ステージ１、につながる。
最終ステージのアナログ入力は、ここでは０．２５Ｖの
基準電圧につながる。第１の測定に対しては、切り替え
形電圧源はどれもイネーブルされない。残りの１５のス
テージは、ステージ１６の比較器出力と同様にステージ
１６の出力を測定するために使用される。得られた変換
出力はＮ１という名称で、記憶される。

【００６０】ステージ１６の校正の次のステップでは、
第１の電圧源がイネーブルされ、この電圧源の値が出力
に反映され、かつ、測定される。この変換出力の結果は
Ｎ２という名称で、記憶される。

【００６１】最後に、ステージ１６の第２の電圧源がイ
ネーブルされる。得られた変換出力は測定値Ｎ３として
記憶される。

【００６２】これら三つの測定値により、二つの電圧源
の実際の値を評価することができる。第１の電圧源の公
称値は０．２５／（−２）¹⁵であるが、（Ｎ１−（Ｎ１
−Ｎ２））／（１２）¹⁵ に等しい数に置き換えられ
る。第２電圧源の公称値は０．７５／（−２）¹⁵である
が、数、Ｎ１／（−２）¹⁵に置き換えられる。第３の電
圧源の公称値は１．２５／（−２）¹⁵であるが、数、
（Ｎ１＋（Ｎ１−Ｎ３））／（−２）¹⁵に置き換えられ
る。次に、この情報は、ステージ１６の可調整パラメタ
を更新するために使用される。

【００６３】可調整パラメタはコンピュータ内のメモリ
或いは本ステージの外部の他のメモリに保持される。コ
ントローラ論理はメモリを含むことができるが、或いは
ＡＳＩＣまたは汎用論理装置に置き換えられる。パラメ
タを更新する計算１は、専用論理装置、または、汎用コ
ントローラもしくはマイクロプロセッサによって実行さ
れる。また、Ａ／Ｄコンバータのディジタル部分が外部
で実行される場合は、図に示す乗算器も置き換えられる
か取り除かれる。実際問題として、外部回路を使用する
と、より多数の接続をする必要があるから、再構成及び
測定を選択する回路には、局部コントローラが多分好適
となる。

【００６４】ステージ１６が校正された後、即ち、可調
整値が更新され、メモリ１３７に記憶されると、ステー
ジ１５が校正中のステージとして、前記処理が繰り返さ
れ、ステージ１６がステージ１５の後に続き、残りのス
テージがステージ１６に続く。前記三つの測定値がステ
ージ１５に対して求められ、係数が計算され、記憶され
る。最後に、ステージ１がすべての校正済みステージに
より校正されるまで、この処理が繰り返される。この例
が示していることは、すべてのステージに関しての第１
の反復により、１５乃至１６ビットの正確度が生じるで
あろうということである。更に反復を繰り返せば、１６
ビットの最高正確度が求められるであろう、つまり、要
求される正確度を得るためには多数の繰り返しが必要な
のである。

【００６５】コンピュータシミュレーションでは、上記
パイプライン制御アナログディジタル変換器は、１００
０回に及ぶ実験で、毎回最高１５ビットレベル以上まで
校正することに成功したことが示されている。前記シミ
ュレーションは、すべての構成部品に亘り、２％の誤差
を疑似する乱数発生器を使用して実行された。同様に、
２４ステージのパイプライン制御アナログディジタル変
換器が、実験で毎回校正に成功したことが観察されてい
る。各ステージが二つの比較器と利得「２」を有する、
別の長さのパイプラインを使用して、同様な結果が観察
されている。

【００６６】更に、様々な数の比較器もしくは各種の利
得を持ったステージで構成されたパイプラインに対して
も、同様な結果が観察されている。「２で」はなく、例
えば「１．９」の利得を有する比較器に対しても校正に
成功したことが観察されている。しかしながら、いくつ
かの組み合わせでは１００％の校正成功率とはならない
ことが観察されている。一般に、利得が高くなるほど
（例えば、利得が３、４、．．．となると）成功率は低
下する。また負の利得に比べ正の利得の場合、校正の結
果も好ましくないようである。即ち、利得が「１」より
も大きく、「２」よりも小さい構成の場合、確実に校正
に成功するようである。

【００６７】図１１は、別の実施例を示す。本実施例
は、前の実施例のパイプライン制御されるステージが、
リサイクリング機能を持った単一ステージとして再構成
されたものである。切り替え回路１５１は、入力と前の
サイクルからのフィードバック残差との間を選択する。
サンプル／保持増幅器１５３は前記入力を取り入れ、変
換用にサンプルする。切り替え回路１５７は、サンプル
された入力と、合算器の入力に対する、校正サイクル用
の基準電圧との間を選択する。アナログディジタル変換
器１５５は、サンプルされた入力を基準電圧と比較して
符号化された出力を生成する。切り替え回路１５９は、
前記符号化された値と、ディジタルアナログ変換器１６
１内の電圧源の値をイネーブルする校正制御信号との間
を選択する。合算器１６３は、ディジタルアナログ変換
器部１６１の出力をサンプルされた入力から減算して、
次のサイクルに対する残差を生成する。リサイクル形ア
ナログディジタル変換器は、その特徴により、サイクル
の間に記憶のある離散形時間システムであることに注意
されたい。

【００６８】ディジタルメモリ及び係数は図１１に示さ
れていない。前述と同様に局部記憶装置を使用すること
が可能であるが、この例では外部で行われることとして
ある。

【００６９】中間記憶装置を追加することにより、所与
の構成部品の出力に正確度ブートストラッピングが適用
されるが、前記構成部品は前記ステージにより測定され
る。この処理は、すべての構成部品が測定されて、対応
する可調整パラメタが更新されるまで繰り返される。換
言すると、図１１のリサイクル形の構成では、単一ステ
ージが自ステージを校正する。単一ステージの装置は、
多段ステージの装置に比べて測定する必要のある構成部
品が少ないから、校正処理がより迅速であるということ
は直観的に明かである。

【００７０】複合形パイプライン制御変換器も、シミュ
レーションで校正に成功している。ここでは、３ステー
ジ或いは４ステージの短いパイプラインがリサイクルモ
ードで動作する。即ち、すべての可調整パラメタがサイ
クルごとに更新される。

【００７１】正確度ブートストラッピングによって扱わ
れる（ａｄｄｒｅｓｓｅｄ）もう一つの種類の誤差は、
増幅器の非直線性である。上記の例では、アナログディ
ジタル変換器内の増幅器は直線的であると仮定されてい
たので、正確度ブートストラッピング手法は非直線性の
増幅器によって誤差が起こる場合を扱っていない。これ
は、増幅器の利得に対して区分的線形近似或いは区分的
多項式近似（ｐｉｅｃｅ−ｗｉｓｅ ｌｉｎｅａｒ ｏ
ｒ ｐｏｌｙｎｏｍｉｎａｌ ａｐｐｒｏｘｉｍａｔｉ
ｏｎ）を使用することによって取り扱うことができる。
これらの誤差に対してシステムを補償する必要がある場
合、更にこの測定を正確度ブートストラッピングによる
測定に追加し、可調整パラメタを更新して記憶する。

【００７２】図１２は、集積回路１７３を示すが、この
集積回路には、上述の正確度ブートストラッピングを使
用する１６ステージ・アナログディジタル変換器がつく
り込まれている。集積回路１７１には、ディジタル校正
用及びディジタル処理用の回路が含まれている。集積回
路１７１内のコントローラは、汎用コンピュータまたは
マイクロプロセッサで置き換えることができる。図５に
示す校正サイクルのステップは、このコントローラが実
行しなけれはならない動作であり、当業者ならば容易に
このステップを実行するコントローラを設計することが
できる。また、能率の高い装置であれば、論理回路を各
アナログディジタル変換ステージに配置せずに、ディジ
タルハードウエアにより、乗算及び加算動作を実行でき
る。

【００７３】図１３は、上述の１６ステージアナログデ
ィジタルシステムの完成した形を具現する集積回路を示
す。このディジタル論理は、前記校正ステップ、再構成
及び測定を制御して、可調整要素を更新する計算を行
い、更新された値をメモリに記憶するとともに、図１２
に示す別の分離したコントローラＩＣの必要を無くして
いる。

【００７４】以上、いくつかの好適実施例を詳細に説明
してきた。ここで理解すべきことは、本発明の範囲に
は、上述の実施例とは異なる実施例が含まれるが、これ
らの実施例も特許請求の範囲に含まれるということであ
る。

【００７５】例えば、カラーディスプレイ装置は、ラス
タ走査形陰極線管或いは他のラスタ走査形装置：ラスタ
走査形ではなく、並列ライン駆動もしくは並列フレーム
駆動を有する装置：カラープリンタ、フィルムフォマッ
タ、または他のハードコピー表示装置：液晶、プラズ
マ、ホログラフィック、変形用マイクロミラーまたは他
の非ＣＲＴ表示装置：或いは３次元または非平面イメー
ジ形成技術を使用した他の装置：でも良いのである。

【００７６】「マイクロコンピュータ」という語は、マ
イクロコンピュータはメモリを必要とするが、「マイク
ロプロセッサ」は必要としないという意味で使用される
ことがある。ここでは、これらの語は同意語であって、
同一物を指している語として使用されている。「処理回
路」という語句は、ＡＳＩＣｓ（特定用途向け集積回
路：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ），ＰＡＬ（プログ
ラマブルアレイ論理：ＰｒｏｇｒａｍｍａｂｌｅＡｒｒ
ａｙ Ｌｏｇｉｃ）、ＰＬＡｓ（プログラマブル論理ア
レイ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒ
ａｙ）、複号器、メモリ、ソフトウエア非依存形プロセ
ッサー或いは他の回路、もしくは、任意のアーキテクチ
ャのマイクロプロセッサ及びマイクロコンピュータ、ま
たはその組み合わせを含むディジタルコンピュータ、を
含むものとする。本発明の範囲を考慮するとき、上記中
に含まれている各種装置は、非消耗形（ｎｏｎｅｘｈａ
ｕｓｔｉｖｅ）製品として解釈すべきである。

【００７７】内部接続及び外部接続は、抵抗結合、コン
デンサ結合、直接結合または間接結合、中間回路の介在
の有無による結合とすることができる。光技術或いは他
の技術を基礎とした形態及び実施例と同様に、シリコ
ン、ガリュウム砒素、または他の電子材料ファミリーに
よって個別構成部品または完全集積回路を実現すること
が考えられる。理解すべきことは、本発明の各種実施例
は、ソフトウエアまたはマイクロコード化されたファー
ムウエアを使用することができ、或いはソフトウエアま
たはマイクロコード化されたファームウエアを使用して
具体化することができるということである。また、処理
を示す図は、マイクロコード化されたソフトウエアを基
礎とした実施例の流れ図の代表的なものである。

【００７８】分かりやすい実施例を参照しながら、本発
明を説明してきたが、この説明は限定的な感覚で解釈さ
れることを意図していない。本発明の他の実施例と同
様、本説明を参照すれば、上記の分かりやすい実施例に
関する各種修正及び組み合わせをつくり出せることは、
当業者には明かなことである。したがって、いかなる修
正もしくは組み合わせも特許請求の範囲に包含されるも
のと思考される。以上の説明に関して更に以下の項を開
示する。 （１） 伝達関数を物理的に実現し、かつ、改良された
正確度を有し迅速に校正できるシステムであって、複数
のステージであって、その各ステージは、入力と出力の
間の所定の関係を決定する伝達関数を一つ以上有し、前
記伝達関数を実行するために一緒につながっている前記
複数のステージと、前記ステージを選択的に再構成する
制御論理であって、更に、前記ステージのいずれか一つ
を残りのステージにつなげて、前記ステージの前記一つ
のステージの出力が前記ステージの少なくとも他の一つ
のステージの入力につながるようにする制御論理と、前
記ステージ内の伝達関数を特性化させる入力に対して、
前記ステージの出力から、前記入力に対する応答を送出
させる制御論理と、前記ステージの少なくとも一つのス
テージが、前記ステージの少なくとも他の一つのステー
ジからつくられる列の第１のステージとなるような構成
を実施することができ、選択的刺激に応答して、内部の
伝達関数の特性を示す応答を出力する前記第１のステー
ジに、前記第１のステージの少なくとも一つ以上の伝達
関数の測定値として前記第１のステージから前記出力応
答を取り込む残りのステージとして実施できることと、
を含むことを特徴とするシステム。

【００７９】（２） 第（１）項記載のシステムであっ
て、一つ以上の所定の伝達関数を実現するようにつなが
れた固定及び可調整要素と、所定の時刻に、出力の値が
選択的につながれた要素の値を表すように、前記ステー
ジの出力を一つ以上の前記要素に選択的につなぐ論理
と、を更に含むことを特徴とするシステム。

【００８０】（３） 第（２）項記載のステージであっ
て、各ステージは、前記可調整要素の値の調整を可能と
するため、前記可調整要素につながっていて、更に、調
整入力信号につながる制御論理を、更に含むことを特徴
とするシステム。

【００８１】（４） 第（１）項記載のシステムであっ
て、前記ステージを選択的に再構成する前記制御論理
は、前記複数のステージを直列につなげる論理であっ
て、残りのステージが、選択的刺激に応答して、第１の
ステージの出力を前記第１のステージの伝達関数の測定
値として取り込むように実施できる論理、を更に含むこ
とを特徴とするシステム。

【００８２】（５） 第（４）項記載の直列につながれ
たステージであって、前記各ステージは、前記第１ステ
ージの取り込まれた出力を記憶し、かつ、選択的に出力
するように実施できる記憶回路を追加して含むことを特
徴とする直列につながれたステージ。

【００８３】（６） 第（５）項記載の直列につながれ
たステージであって、前記各ステージ内の前記記憶回路
は、前記ステージの伝達関数の測定値に応答して、前記
ステージの可調整要素の更新に使用するため、選択的に
修正できることを特徴とする直列につながれたステー
ジ。

【００８４】（７） 第（１）項記載のシステムであっ
て、前記第１のステージは、前記第１ステージの入力を
一つ以上の基準信号につなげることを含む選択的刺激に
応答して、内部の一つ以上の伝達関数の特性を示す応答
を出力することを特徴とするシステム。

【００８５】（８） 校正に正確度ブートストラッピン
グを使用して具現されるアナログディジタル変換器であ
って、相互につながれた複数のアナログディジタル変換
器ステージと、前記複数のアナログディジタル変換器ス
テージの任意の一つのステージが直列連鎖回路の第１の
ステージになり、そして、前記複数のアナログディジタ
ル変換器ステージの残りのステージが続くように、前記
複数のアナログディジタル変換器ステージを再構成する
切り替え回路と、前記ステージのどの一つのステージ
も、前記ステージ内の一つ以上の固定要素の値を示す信
号を出力するように実施できる論理回路と、変換器ステ
ージの直列構成の第１のステージが、前記第１のステー
ジ内の固定構成部品の値を示す信号を出力し、そして、
残りの出力が前記ステージの直列構成の残りのステー
ジ、即ち、前記第１のステージ内の固定構成部品の値を
示す測定値を取り入れる残りのステージに、入力される
ように実施できるシーケンス回路と、を含むことを特徴
とするアナログディジタル変換器。

【００８６】（９） 第（８）項記載のアナログディジ
タル変換器であって、前記複数のアナログディジタル変
換器ステージは、入力に於ける値を示すディジタル符号
を出力するように実施できる回路を、更に含むことを特
徴とするアナログディジタル変換器。

【００８７】（１０） 第（９）項記載のアナログディ
ジタル変換器であって、前記ディジタル符号を記憶する
ため、前記複数のアナログディジタル変換器ステージに
つながれる記憶回路と、前記ディジタル符号を可調整係
数にマッピング（対応付け）するように実施できるマッ
ピング回路と、を更に含むことを特徴とするアナログデ
ィジタル変換器。

【００８８】（１１） 第（１０）項記載のアナログデ
ィジタル変換器であって、前記マッピング回路と前記記
憶回路とにつながれる計算回路であって、前記可調整係
数を計算し、そして、新しい値の可調整係数を、前記記
憶回路に記憶するように実施できる計算回路を、更に含
むことを特徴とするアナログディジタル変換器。

【００８９】（１２） 第（１１）項記載のアナログデ
ィジタル変換器であって、前記シーケンス回路は、前記
制御回路、前記マッピング回路及び前記記憶回路につな
がる回路であって、変換器ステージの直列構成の第１の
ステージが、前記第１のステージ内の一つ以上の固定構
成部品の値を示す信号を出力し、直列に構成された残り
のステージが前記出力を測定し、直列に構成された残り
のステージが得られた測定値をディジタル符号として出
力し、前記ディジタル符号が記憶され、記憶された前記
測定値が新しい可調整係数を計算するために使用され、
そして前記の新しい可調整係数が記憶されるように実施
できる回路を、更に含むことを特徴とするアナログディ
ジタル変換器。

【００９０】（１３） 改良された正確度を有し迅速に
校正できるシステムを提供する方法であって、一連のス
テージ内の各ステージは、固定要素及び可調整要素を使
用して伝達関数を具現し、前記各ステージは一緒につな
がれて望ましいシステム伝達関数を具現する一連のステ
ージを与えるステップと、前記一連のステージを再構成
して、どの一つのステージも前記一連のステージの第１
に選択的に配置し、残りのステージは前記一つのステー
ジの後に配置するように実施できる回路を与えるステッ
プと、前記一連のステージ内の各ステージの可調整パラ
メタを記憶するように実施できる記憶回路を与えるステ
ップと、前記ステージのどの一つのステージも、前記ス
テージの前記一つのステージ内の固定要素の値を示す信
号を出力するように実施できる回路を与えるステップ
と、前記ステージのどの一つのステージの中の可調整要
素に対しても、新しい値を計算するように実施できる計
算回路を与えるステップと、選択された一つのステージ
はどれも第１に配置され、残りのステージは前記の選択
された一つのステージに続いて配置されるように前記一
連のステージを再構成するステップと、残りの一連のス
テージは前記の選択されたステージの固定要素の一つの
値を示す出力を測定するように、前記の選択されたステ
ージを制御するステップと、前記の選択されたステージ
により出力される固定要素の測定値を記憶するステップ
と、前記の選択されたステージの出力を再度制御し、そ
して、前記固定値のすべてを示す測定値が記憶されてし
まうまで再度測定するステップと、前記の選択されたス
テージ内の可調整要素に対して新しい値を計算し、これ
らの値を記憶して可調整要素を更新するステップと、選
択されたステージを、前記ステージの別の一つのステー
ジと置き換えて、最終の４ステップを繰り返すステップ
と、全ステージの可調整要素が更新されてしまうまで、
最終の５ステップを継続するステップと、を含むことを
特徴とする方法。

【００９１】（１４） 伝達関数を物理的に実現し、改
良された正確度を有し迅速に較正できるシステムのため
の方法及び装置は、直列に構成された複数のステージ５
４であって、各ステージ５４が固定要素５５及び可調整
要素５７により具現される伝達関数を有する、前記ステ
ージ５４から構成されることが説明されている。前記ス
テージを選択的に再構成するための制御論理５９、６
２、６３であって、前記ステージのどの一つのステージ
も基準信号６５、６７につなげるように実施でき、更
に、前記ステージ５４の前記一つのステージを前記ステ
ージ５４の残りのステージに直列につなげるように実施
できるように追加される制御論理と、前記ステージの中
の個々の部品の測定をイネーブルする入力に対して、前
記ステージがその出力から応答を選択的に送出させるた
めに含まれる制御論理と、各ステージの中の可調整要素
５７を更新する制御論理と、が説明されている。以下の
通りの校正手法が開示されている。即ち、本システム
は、前記ステージ５４のどの一つのステージも、直列に
つながれた前記ステージ５４のすべてのステージからつ
くられる連鎖回路の第１のステージとなるように構成さ
れ、この第１のステージ５４は、前記基準信号６５、６
７による選択的な刺激に応答して、前記ステージ内の部
品の値を示す信号を出力し、残りのステージ５４は前記
出力信号を取り込んで、その結果を測定値として記憶す
る。校正処理は、各ステージ５４の可調整要素の更新が
完了されるまで続行する。追加サイクルは正確度の向上
のために実行される。更に一つの、正確度ブートストラ
ッピングを使用して具現されるアナログディジタル変換
器の好適実施例が開示されている。他の各種実施例も開
示されている。

【図面の簡単な説明】

【図１】普通に構成されたシステムのブロック図。

【図２】線形構成で構成されたシステムのブロック図。

【図３】正確度ブートストラッピングに必要な再構成性
能を有する直列構成システムのブロック図。

【図４】本発明の実施例である１ステージの直列構成シ
ステムのブロック図。

【図５】図４の本発明実施例のシステムの校正で使用さ
れるステップを示すブロック図。

【図６】正確度ブートストラッピングを使用して校正中
のシステムの再構成のステップを示す図。

【図７】普通のパイプライン制御アナログディジタル変
換器のステージの図。

【図８】ディジタルメモリを有する１ステージアナログ
ディジタル変換器の模式図。

【図９】図８のアナログディジタルステージの電圧伝達
曲線を示す図。

【図１０】正確度ブートストラッピングを使用したパイ
プライン制御アナログディジタル変換器用の１ステージ
の模式図。

【図１１】正確度ブートストラッピングを使用したリサ
イクル形アナログディジタル変換器用の模式図。

【図１２】本発明実施例のアナログディジタル変換器を
含み、かつ、外部ディジタル制御回路を有する集積回路
のブロック図。

【図１３】本発明実施例のアナログディジタル変換器シ
ステムを含み、かつ、必要な制御回路及び計算論理回路
を含む集積回路のブロック図。特に指示しない限り、各
図面の参照番号及び記号は該当する部分を参照するもの
とする。

【符号の説明】

１ 一入力から一出力を生成する関数を実行する直列構
成のシステム ３、５、７、１１、１３、１５、１７、１９、３３、３
５ システムを構成するステージ／ブロック ３７、３９、４１ 出力の再構成に使用するスイッチ ４３、４５、４７ 入力の再構成に使用するスイッチ ４９、５１、５３ 入力の再構成に使用するスイッチ ５４ 単一ブロック或いはステージ ５５ 固定構成部品を有する伝達関数 ５７ 可調整要素 ５９、６１、６３ 基準入力切り替えスイッチ ６５、６７ 基準入力 ６９ 可調整要素に初期値を割り当てるステップ ７１ 特定構成のブロックを実現するステップ ７３ 校正中のブロックの出力を測定するステップ ７５ 次の測定をするステップ ７７ 可調整要素を更新するステップ ７９ 次のブロックを識別するステップ ８１ 校正完了を示すステップ ８３ 初期化用構成 ８５ 第１の校正用構成 ８７ 第２の校正用構成 ８９ 最終校正用構成 ９１、９３、１１３、１１５、１３９ 比較器 ９５、９７ ラッチ ９９、１０１、１４５ 電圧源 １０３ オフセット電圧 １０５、１２９、１４７、１６３ 合算器 １０７、１３１、１４９ 増幅器 １０９ ０．２５ボルト基準電圧 １１１ ０．７５ボルト基準電圧 １１７、１１９ ラッチ １２１ ディジタルメモリ １２３、１２５、１２７ 切り替え型電圧源 １３３ ディジタル乗算器 １３５ ディジタル加算器 １３７ ディジタルメモリ １４１、１４２、１４３ 多重化装置 １５１、１５７、１５９ 切り替え回路 １５３ サンプル／保持増幅器 １５５ アナログディジタル変換器 １６１ ディジタルアナログ変換器部 １７１ ディジタルコントローラ集積回路 １７３ １６ステージ・アナログディジタル変換器をつ
くり込んだ集積回路 １７５ 完成された１６ステージ・アナログディジタル
変換器をつくり込んだ集積回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 21/00 7037−5Ｊ Ｈ０３Ｍ 1/12 Ｃ 9065−5Ｊ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 伝達関数を物理的に実現し、かつ、改良
   された正確度を有し迅速に校正できるシステムであっ
   て、 複数のステージであって、その各ステージは、入力と出
   力の間の所定の関係を決定する伝達関数を一つ以上有
   し、前記伝達関数を実行するために一緒につながってい
   る前記複数のステージと、 前記ステージを選択的に再構成する制御論理であって、
   更に、前記ステージのいずれか一つを残りのステージに
   つなげて、前記ステージの前記一つのステージの出力が
   前記ステージの少なくとも他の一つのステージの入力に
   つながるようにする制御論理と、 前記ステージ内の伝達関数を特性化させる入力に対し
   て、前記ステージの出力から、前記入力に対する応答を
   送出させる制御論理と、 前記ステージの少なくとも一つのステージが、前記ステ
   ージの少なくとも他の一つのステージからつくられる列
   の第１のステージとなるようにな構成を実施することが
   でき、選択的刺激に応答して、内部の伝達関数の特性を
   示す応答を出力する前記第１のステージに、前記第１の
   ステージの少なくとも一つ以上の伝達関数の測定値とし
   て前記第１のステージから前記出力応答を取り込む残り
   のステージとして実施できることと、 を含むことを特徴とするシステム。
2. 【請求項２】 改良された正確度を有し迅速に校正でき
   るシステムを具現する方法であって、 一連のステージ内の各ステージは、固定要素及び可調整
   要素を使用して伝達関数を具現し、前記各ステージは一
   緒につながれて望ましいシステム伝達関数を具現する一
   連のステージを与えるステップと、 前記一連のステージを再構成して、どの一つのステージ
   も前記一連のステージの第１に選択的に配置し、残りの
   ステージは前記一つのステージの後に配置するように実
   施できる回路を与えるステップと、 前記一連のステージ内の各ステージの可調整パラメタを
   記憶するように実施できる記憶回路を与えるステップ
   と、 前記ステージのどの一つのステージも、前記ステージの
   前記一つのステージ内の固定要素の値を示す信号を出力
   するように実施できる回路を与えるステップと、 前記ステージのどの一つのステージの中の可調整要素に
   対しても、新しい値を計算するように実施できる計算回
   路を与えるステップと、 選択された一つのステージはどれも第１に配置され、残
   りのステージは前記の選択された一つのステージに続い
   て配置されるように前記一連のステージを再構成するス
   テップと、 残りの一連のステージは前記の選択されたステージの固
   定要素の一つの値を示す出力を測定するように、前記の
   選択されたステージを制御するステップと、 前記の選択されたステージにより出力される固定要素の
   測定値を記憶するステップと、 前記の選択されたステージの出力を再度制御し、そし
   て、前記固定値のすべてを示す測定値が記憶されてしま
   うまで再度測定するステップと、 前記の選択されたステージ内の可調整要素に対して新し
   い値を計算し、これらの値を記憶して可調整要素を更新
   するステップと、 選択されたステージを、前記ステージの別の一つのステ
   ージと置き換えて、最終の４ステップを繰り返すステッ
   プと、 全ステージの可調整要素が更新されてしまうまで、最終
   の５ステップを継続するステップと、 を含むことを特徴とする方法。