JPH0624316B2 - トランジスタスイッチング回路 - Google Patents
トランジスタスイッチング回路Info
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- JPH0624316B2 JPH0624316B2 JP59212696A JP21269684A JPH0624316B2 JP H0624316 B2 JPH0624316 B2 JP H0624316B2 JP 59212696 A JP59212696 A JP 59212696A JP 21269684 A JP21269684 A JP 21269684A JP H0624316 B2 JPH0624316 B2 JP H0624316B2
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- signal current
- negative bias
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、トランジスタをスイッチング素子としたトラ
ンジスタスイッチング回路に関するものである。
ンジスタスイッチング回路に関するものである。
[従来の技術] 従来のトランジスタスイッチング回路は、第3図に示す
ようにバイポーラトランジスタ、電界効果トランジスタ
(以下、FETと称する。)、静電誘導形トランジスタ
(以下、SITと称する。)等のスイッチングトランジ
スタ1の制御信号の入口,出口となる第1の制御端子
(バイポーラトランジスタ等ではベース、FET及びS
IT等ではゲートである。)及び第2の制御端子(バイ
ポーラトランジスタ等ではエミッタ、FET及びSIT
等ではソースである。)のうち、第2の制御端子に正バ
イアス電源2の負極と負バイアス電源3の正極との接続
点を接続し、正バイアス電源2の正極は第1の制御端子
入力抵抗4及びバイアス電圧切替回路5を介してスイッ
チングトランジスタ1の第1の制御端子に接続し、負バ
イアス電源3の負極はバイアス電圧切替回路5を介して
スイッチングトランジスタ1の第1の制御端子に接続し
た構造であった。
ようにバイポーラトランジスタ、電界効果トランジスタ
(以下、FETと称する。)、静電誘導形トランジスタ
(以下、SITと称する。)等のスイッチングトランジ
スタ1の制御信号の入口,出口となる第1の制御端子
(バイポーラトランジスタ等ではベース、FET及びS
IT等ではゲートである。)及び第2の制御端子(バイ
ポーラトランジスタ等ではエミッタ、FET及びSIT
等ではソースである。)のうち、第2の制御端子に正バ
イアス電源2の負極と負バイアス電源3の正極との接続
点を接続し、正バイアス電源2の正極は第1の制御端子
入力抵抗4及びバイアス電圧切替回路5を介してスイッ
チングトランジスタ1の第1の制御端子に接続し、負バ
イアス電源3の負極はバイアス電圧切替回路5を介して
スイッチングトランジスタ1の第1の制御端子に接続し
た構造であった。
このようなトランジスタスイッチング回路は、特にSI
T及びバイポーラトランジスタの場合で説明すると、バ
イアス電圧切替回路5の切替えによってスイッチングト
ランジスタ1の第1の制御端子に正バイアス電源2から
正の制御信号電圧を印加すると、I1=V2/R4(こ
こで、V2は正のバイアス電圧、R4は第1の制御端子
入力抵抗4の抵抗値)なる正方向制御信号電流I1が流
れてスイッチングトランジスタ1はオンとなる。
T及びバイポーラトランジスタの場合で説明すると、バ
イアス電圧切替回路5の切替えによってスイッチングト
ランジスタ1の第1の制御端子に正バイアス電源2から
正の制御信号電圧を印加すると、I1=V2/R4(こ
こで、V2は正のバイアス電圧、R4は第1の制御端子
入力抵抗4の抵抗値)なる正方向制御信号電流I1が流
れてスイッチングトランジスタ1はオンとなる。
次に、バイアス電圧切替回路5が切替わって、負バイア
ス電源3から負の制御信号電圧がスイッチングトランジ
スタ1に印加されると、該スイッチングトランジスタ1
の第1,第2の制御端子間の蓄積電荷が放電され、瞬時
にパルス電流が流れるが、それ以後は第1,第2の制御
端子間のダイオード特性により直流的な逆方向制御信号
電流I2はほとんど零であり、スイッチングトランジス
タ1はオフとなる。
ス電源3から負の制御信号電圧がスイッチングトランジ
スタ1に印加されると、該スイッチングトランジスタ1
の第1,第2の制御端子間の蓄積電荷が放電され、瞬時
にパルス電流が流れるが、それ以後は第1,第2の制御
端子間のダイオード特性により直流的な逆方向制御信号
電流I2はほとんど零であり、スイッチングトランジス
タ1はオフとなる。
[発明が解決しようとする課題] ところが、何らかの原因でスイッチングトランジスタ1
の第1,第2の制御端子間がショートモードで故障を起
こすと、過大な逆方向異常制御信号電流I2aが流れて
バイアス電圧切替回路5を構成しているトランジスタや
負バイアス電源3が誘発故障を引き起こす危険がある。
また、スイッチングトランジスタ1を故障状態のまま装
置を運転し続けると、他の回路が2次的故障を誘発する
場合がある。特に、第3図の回路を並列運転して出力合
成を行う回路で問題になる。
の第1,第2の制御端子間がショートモードで故障を起
こすと、過大な逆方向異常制御信号電流I2aが流れて
バイアス電圧切替回路5を構成しているトランジスタや
負バイアス電源3が誘発故障を引き起こす危険がある。
また、スイッチングトランジスタ1を故障状態のまま装
置を運転し続けると、他の回路が2次的故障を誘発する
場合がある。特に、第3図の回路を並列運転して出力合
成を行う回路で問題になる。
このようなスイッチングトランジスタの第1,第2の制
御端子間のショートモードでの故障時の問題点を解決す
る手段としては、該スイッチングトランジスタの第1,
第2の制御端子間のショートモードでの故障を、そのと
き該スイッチングトランジスタの第2の制御端子から第
1の制御端子を通して流る逆方向異常制御信号電流を逆
方向異常制御信号電流検出回路で検出して、該逆方向異
常制御信号電流が流れる回路に直列接続した自己保持リ
レー接点をオフにし、該逆方向異常制御信号電流が流れ
ないようにすることが考えられる。
御端子間のショートモードでの故障時の問題点を解決す
る手段としては、該スイッチングトランジスタの第1,
第2の制御端子間のショートモードでの故障を、そのと
き該スイッチングトランジスタの第2の制御端子から第
1の制御端子を通して流る逆方向異常制御信号電流を逆
方向異常制御信号電流検出回路で検出して、該逆方向異
常制御信号電流が流れる回路に直列接続した自己保持リ
レー接点をオフにし、該逆方向異常制御信号電流が流れ
ないようにすることが考えられる。
しかしながら、このような構造のトランジスタスイッチ
ング回路では、信号電流が流れる回路に自己保持リレー
接点を接続しなければならないので、信頼性が低下して
しまう問題点がある。
ング回路では、信号電流が流れる回路に自己保持リレー
接点を接続しなければならないので、信頼性が低下して
しまう問題点がある。
本発明の目的は、信頼性を低下させることなく、スイッ
チングトランジスタの順方向制御信号電流は制限せず、
ショートモードでの異常時の過大な逆方向異常制御信号
電流だけを制限できるトランジスタスイッチング回路を
提供することにある。
チングトランジスタの順方向制御信号電流は制限せず、
ショートモードでの異常時の過大な逆方向異常制御信号
電流だけを制限できるトランジスタスイッチング回路を
提供することにある。
[課題を解決するための手段] 上記の目的を達成する本発明の構成を説明すると、本発
明は制御信号の入口,出口となる第1,第2の制御端子
を有するスイッチングトランジスタの前記第1の制御端
子に正バイアス電源と負バイアス電源からバイアス電圧
切替回路を介して前記制御信号を供給してスイッチング
駆動するトランジスタスイッチング回路において、 前記負バイアス電源の正極から前記スイッチングトラン
ジスタの前記第2の制御端子に至る回路に前記負バイア
ス電源から前記スイッチングトランジスタの前記第2の
制御端子と前記第1の制御端子とを通して流れる逆方向
異常制御信号電流を検出する逆方向異常制御信号電流検
出回路が設けられ、 該逆方向異常制御信号電流検出回路は、前記負バイアス
電源の正極から前記スイッチングトランジスタの前記第
2の制御端子に至る回路にアノードを前記第2の制御端
子に向けて直列接続された過大逆方向異常制御信号電流
防止用ダイオードと、前記ダイオードに並列接続された
過大逆方向異常制御信号電流制限用抵抗と、前記ダイオ
ードに並列接続された負バイアス印加時パルス電流通過
用コンデンサと、前記過大逆方向異常制御信号電流制限
用抵抗の両端の電圧が前記逆方向異常制御信号電流で異
常に増大したとき故障信号を出力する故障信号出力子と
を備えて構成されていることを特徴とする。
明は制御信号の入口,出口となる第1,第2の制御端子
を有するスイッチングトランジスタの前記第1の制御端
子に正バイアス電源と負バイアス電源からバイアス電圧
切替回路を介して前記制御信号を供給してスイッチング
駆動するトランジスタスイッチング回路において、 前記負バイアス電源の正極から前記スイッチングトラン
ジスタの前記第2の制御端子に至る回路に前記負バイア
ス電源から前記スイッチングトランジスタの前記第2の
制御端子と前記第1の制御端子とを通して流れる逆方向
異常制御信号電流を検出する逆方向異常制御信号電流検
出回路が設けられ、 該逆方向異常制御信号電流検出回路は、前記負バイアス
電源の正極から前記スイッチングトランジスタの前記第
2の制御端子に至る回路にアノードを前記第2の制御端
子に向けて直列接続された過大逆方向異常制御信号電流
防止用ダイオードと、前記ダイオードに並列接続された
過大逆方向異常制御信号電流制限用抵抗と、前記ダイオ
ードに並列接続された負バイアス印加時パルス電流通過
用コンデンサと、前記過大逆方向異常制御信号電流制限
用抵抗の両端の電圧が前記逆方向異常制御信号電流で異
常に増大したとき故障信号を出力する故障信号出力子と
を備えて構成されていることを特徴とする。
[作用] このようなトランジスタスイッチング回路では、スイッ
チングトランジスタの第1,第2の制御端子間がショー
トモードで故障し、負バイアス電源から逆方向異常制御
信号電流がスイッチングトランジスタの第2の制御端子
と第1の制御端子とを通して流れた場合に、が逆方向異
常制御信号電流検出回路が作動して、該スイッチングト
ランジスタの第1,第2の制御端子間のショートモード
での故障を検出する。
チングトランジスタの第1,第2の制御端子間がショー
トモードで故障し、負バイアス電源から逆方向異常制御
信号電流がスイッチングトランジスタの第2の制御端子
と第1の制御端子とを通して流れた場合に、が逆方向異
常制御信号電流検出回路が作動して、該スイッチングト
ランジスタの第1,第2の制御端子間のショートモード
での故障を検出する。
特に、この発明では、負バイアス電源の正極からスイッ
チングトランジスタの第2の制御端子に至る回路に過大
逆方向異常制御信号電流防止用ダイオードと過大逆方向
異常制御信号電流制限用抵抗と負バイアス印加時パルス
電流通過用コンデンサとの並列回路を接続し、且つ該過
大逆方向異常制御信号電流防止用ダイオードはそのアノ
ードをスイッチングトランジスタの第2の制御端子に向
けて接続しているので、順方向制御信号電流は該ダイオ
ードを通して制限を受けずに流れ、逆方向異常制御信号
電流は該過大逆方向異常制御信号電流制限用抵抗を通し
て制限されて流れる。
チングトランジスタの第2の制御端子に至る回路に過大
逆方向異常制御信号電流防止用ダイオードと過大逆方向
異常制御信号電流制限用抵抗と負バイアス印加時パルス
電流通過用コンデンサとの並列回路を接続し、且つ該過
大逆方向異常制御信号電流防止用ダイオードはそのアノ
ードをスイッチングトランジスタの第2の制御端子に向
けて接続しているので、順方向制御信号電流は該ダイオ
ードを通して制限を受けずに流れ、逆方向異常制御信号
電流は該過大逆方向異常制御信号電流制限用抵抗を通し
て制限されて流れる。
従って、信号電流が流れる回路に自己保持リレー接点を
接続しなくても、保護動作を行なわせることができる。
接続しなくても、保護動作を行なわせることができる。
また、過大逆方向異常制御信号電流防止用ダイオード
が、そのアノードをスイッチングトランジスタの第2の
制御端子に向けて接続されいても、該ダイオードには並
列に負バイアス印加時パルス電流通過用コンデンサが接
続されているので、負バイアス印加時のパルス電流を瞬
時に通過させることができる。
が、そのアノードをスイッチングトランジスタの第2の
制御端子に向けて接続されいても、該ダイオードには並
列に負バイアス印加時パルス電流通過用コンデンサが接
続されているので、負バイアス印加時のパルス電流を瞬
時に通過させることができる。
この負バイアス印加時パルス電流通過用コンデンサを設
けておくと、負バイアス印加時に該コンデンサに電荷が
蓄積されるが、この電荷は次に正バイアスが印加される
ときにキャンセルされるので、負バイアスをキャンセル
する方向電荷が該コンデンサに蓄積されるのを防止でき
る。
けておくと、負バイアス印加時に該コンデンサに電荷が
蓄積されるが、この電荷は次に正バイアスが印加される
ときにキャンセルされるので、負バイアスをキャンセル
する方向電荷が該コンデンサに蓄積されるのを防止でき
る。
正バイアス印加時にも該負バイアス印加時パルス電流通
過用コンデンサに電荷が蓄積されるが、この電荷は過大
逆方向異常制御信号電流防止用ダイオードの順方向特性
により放電されるので、このときにも電荷は残らない。
過用コンデンサに電荷が蓄積されるが、この電荷は過大
逆方向異常制御信号電流防止用ダイオードの順方向特性
により放電されるので、このときにも電荷は残らない。
この過大逆方向異常制御信号電流防止用ダイオードと、
過大逆方向異常制御信号電流制限用抵抗と、負バイアス
印加時パルス電流通過用コンデンサとの並列回路を、負
バイアス電源のみが流れる回路に設けることも考えられ
るが、この場合には負バイアス印加時パルス電流通過用
コンデンサに正バイアスが印加されないので、該コンデ
ンサに負バイアスをキャンセルする方向の電荷が蓄積さ
れ、負バイアスの印加ができなくなってしまうことにな
り、不適当である。
過大逆方向異常制御信号電流制限用抵抗と、負バイアス
印加時パルス電流通過用コンデンサとの並列回路を、負
バイアス電源のみが流れる回路に設けることも考えられ
るが、この場合には負バイアス印加時パルス電流通過用
コンデンサに正バイアスが印加されないので、該コンデ
ンサに負バイアスをキャンセルする方向の電荷が蓄積さ
れ、負バイアスの印加ができなくなってしまうことにな
り、不適当である。
また、この並列回路を負バイアス電流のみが流れる回路
に設ける場合には、過大逆方向異常制御信号電流防止用
ダイオードを省略できるが、この場合にも負バイアス印
加時パルス電流通過用コンデンサには負バイアスをキャ
ンセルする方向の電荷が蓄積されるので、不適当であ
る。
に設ける場合には、過大逆方向異常制御信号電流防止用
ダイオードを省略できるが、この場合にも負バイアス印
加時パルス電流通過用コンデンサには負バイアスをキャ
ンセルする方向の電荷が蓄積されるので、不適当であ
る。
過大逆方向異常制御信号電流制限用抵抗の抵抗値を小さ
くすれば、この抵抗を通しての放電により、負バイアス
印加時パルス電流通過用コンデンサに負バイアスをキャ
ンセルする方向の電荷が蓄積されるのを防止できるが、
このようにすると過大逆方向異常制御信号電流がこの抵
抗に流れてこの抵抗が焼損するので、抵抗値を小さくす
ることはできない。
くすれば、この抵抗を通しての放電により、負バイアス
印加時パルス電流通過用コンデンサに負バイアスをキャ
ンセルする方向の電荷が蓄積されるのを防止できるが、
このようにすると過大逆方向異常制御信号電流がこの抵
抗に流れてこの抵抗が焼損するので、抵抗値を小さくす
ることはできない。
[実施例] 以下、本発明の実施例を図面を参照して詳細に説明す
る。
る。
第1図は、本発明に係るトランジスタスイッチング回路
の第1実施例を示したものである。なお、前述した第3
図と対応する部分には、同一符号を付して示している。
の第1実施例を示したものである。なお、前述した第3
図と対応する部分には、同一符号を付して示している。
本実施例のトランジスタスイッチング回路では、負バイ
アス電源3の正極からスイッチングトランジスタ1の第
2の制御端子に至る回路に、該負バイアス電源3から該
スイッチングトランジスタ1の第2の制御端子と第1の
制御端子とを通して流れる逆方向異常制御信号電流I
2aを検出する逆方向異常制御信号電流検出回路6が設
けられている。
アス電源3の正極からスイッチングトランジスタ1の第
2の制御端子に至る回路に、該負バイアス電源3から該
スイッチングトランジスタ1の第2の制御端子と第1の
制御端子とを通して流れる逆方向異常制御信号電流I
2aを検出する逆方向異常制御信号電流検出回路6が設
けられている。
スイッチングトランジスタ1としては、SIT,FE
T,バイポーラトランジスタ等が用いられている。
T,バイポーラトランジスタ等が用いられている。
逆方向異常制御信号電流検出回路6は、負バイアス電源
3の正極からスイッチングトランジスタ1の第2の制御
端子に至る回路にアノードを第2の制御端子に向けて直
列接続された逆方向異常制御信号電流防止用ダイオード
11と、このダイオード11に個々に並列接続された負
バイアス印加時パルス電流通過用コンデンサ12及び逆
方向異常制御信号電流制限用抵抗13と、ダイオード1
1のカソードと負バイアス電源3の負極との間に接続さ
れた故障信号出力子としてのリレー10と故障信号出力
子駆動素子としてのリレー駆動用トランジスタ14との
直列回路と、このリレー駆動用トランジスタ14の第
1,第2の制御端子間に接続された制御端子バイアス抵
抗15と、リレー駆動用トランジスタ14の第1の制御
端子とダイオード11のアノードとの間に接続された故
障検出用抵抗16とで構成されている。
3の正極からスイッチングトランジスタ1の第2の制御
端子に至る回路にアノードを第2の制御端子に向けて直
列接続された逆方向異常制御信号電流防止用ダイオード
11と、このダイオード11に個々に並列接続された負
バイアス印加時パルス電流通過用コンデンサ12及び逆
方向異常制御信号電流制限用抵抗13と、ダイオード1
1のカソードと負バイアス電源3の負極との間に接続さ
れた故障信号出力子としてのリレー10と故障信号出力
子駆動素子としてのリレー駆動用トランジスタ14との
直列回路と、このリレー駆動用トランジスタ14の第
1,第2の制御端子間に接続された制御端子バイアス抵
抗15と、リレー駆動用トランジスタ14の第1の制御
端子とダイオード11のアノードとの間に接続された故
障検出用抵抗16とで構成されている。
逆方向異常制御信号電流制限用抵抗13の抵抗値は、故
障検出用抵抗16の抵抗値より十分小さいが、逆方向異
常制御信号電流は制限できるように定められている。該
抵抗13の抵抗値は、例えば数百Ωのオーダであって、
ダイオード13の逆方向の抵抗値(例えば、MΩのオー
ダ)より十分に小さく定められている。
障検出用抵抗16の抵抗値より十分小さいが、逆方向異
常制御信号電流は制限できるように定められている。該
抵抗13の抵抗値は、例えば数百Ωのオーダであって、
ダイオード13の逆方向の抵抗値(例えば、MΩのオー
ダ)より十分に小さく定められている。
ベース電流切替回路5は、2個のドライブ用トランジス
タ5A,5Bにより構成されている。
タ5A,5Bにより構成されている。
このようなトランジスタスイッチング回路においては、
スイッチングトランジスタ1がオンのとき順方向制御信
号電流I1はダイオード11を通して流れ、スイッチン
グトランジスタ1がオフのときにはコンデンサ12と抵
抗13(抵抗16より十分に小さい。)により負バイア
ス電源3の負バイアス電圧V3がスイッチングトランジ
スタ1の第1,第2の制御端子間に印加される。
スイッチングトランジスタ1がオンのとき順方向制御信
号電流I1はダイオード11を通して流れ、スイッチン
グトランジスタ1がオフのときにはコンデンサ12と抵
抗13(抵抗16より十分に小さい。)により負バイア
ス電源3の負バイアス電圧V3がスイッチングトランジ
スタ1の第1,第2の制御端子間に印加される。
スイッチングトランジスタ1が正常に動作している場合
には、ダイオード11とコンデンサ12との存在により
抵抗13の両端はほとんど零電圧であり、スイッチング
トランジスタ1はオン状態で、リレー10もオンしてい
る。
には、ダイオード11とコンデンサ12との存在により
抵抗13の両端はほとんど零電圧であり、スイッチング
トランジスタ1はオン状態で、リレー10もオンしてい
る。
抵抗13は、その抵抗値が前述したように例えば数百Ω
のオーダであって、スイッチングトランジスタ1の第
1,第2の制御端子間における逆方向抵抗値(例えば、
MΩのオーダ)より十分に小さい値なので、スイッチン
グトランジスタ1の微小な正常時逆方向電流によりダイ
オード11のアノード側の電位が下り、故障検出動作が
行われるのを防止する。
のオーダであって、スイッチングトランジスタ1の第
1,第2の制御端子間における逆方向抵抗値(例えば、
MΩのオーダ)より十分に小さい値なので、スイッチン
グトランジスタ1の微小な正常時逆方向電流によりダイ
オード11のアノード側の電位が下り、故障検出動作が
行われるのを防止する。
また、スイッチングトランジスタ1が正常の場合には、
スイッチングトランジスタ1の第1,第2の制御端子間
はダイオード特性となっているため、第1の制御端子電
位が第2の制御端子電位に比べて負の場合、逆方向制御
信号電流I2はほとんど流れない。
スイッチングトランジスタ1の第1,第2の制御端子間
はダイオード特性となっているため、第1の制御端子電
位が第2の制御端子電位に比べて負の場合、逆方向制御
信号電流I2はほとんど流れない。
ところが、何らかの原因でスイッチングトランジスタ1
の第1,第2の制御端子間がショートモードで故障した
場合、スイッチングトランジスタ1に逆方向異常制御信
号電流I2aが流れ、抵抗13の両端に負バイアス電圧
V3が発生し、リレー駆動用トランジスタ14の第1の
制御端子における電位が下げられて該トランジスタ14
はオフとなり、リレー10もオフとなる。リレー10の
オフにより故障発生が検出される。
の第1,第2の制御端子間がショートモードで故障した
場合、スイッチングトランジスタ1に逆方向異常制御信
号電流I2aが流れ、抵抗13の両端に負バイアス電圧
V3が発生し、リレー駆動用トランジスタ14の第1の
制御端子における電位が下げられて該トランジスタ14
はオフとなり、リレー10もオフとなる。リレー10の
オフにより故障発生が検出される。
このとき逆方向異常制御信号電流I2aは、I2a=V
3/R13(但し,R13は抵抗13の抵抗値)である
が、抵抗値R13が大きいので過大な逆方向異常制御信
号電流I2aが流れるのを抵抗13により防止できる。
3/R13(但し,R13は抵抗13の抵抗値)である
が、抵抗値R13が大きいので過大な逆方向異常制御信
号電流I2aが流れるのを抵抗13により防止できる。
従って、信号電流が流れる回路に自己保持リレー接点を
接続しなくても、保護動作を行なわせることができる。
接続しなくても、保護動作を行なわせることができる。
また、過大逆方向異常制御信号電流防止用ダイオード1
1が、そのアノードをスイッチングトランジスタ1の第
2の制御端子に向けて接続されていても、該ダイオード
11には並列に負バイアス印加時パルス電流通過用コン
デンサ12が接続されているので、負バイアス印加時の
パルス電流を瞬時に通過させることができるので、支障
がない。
1が、そのアノードをスイッチングトランジスタ1の第
2の制御端子に向けて接続されていても、該ダイオード
11には並列に負バイアス印加時パルス電流通過用コン
デンサ12が接続されているので、負バイアス印加時の
パルス電流を瞬時に通過させることができるので、支障
がない。
また、この負バイアス印加時パルス電流通過用コンデン
サ12を設けておくと、負バイアス印加時に電荷が該コ
ンデンサ12に蓄積されるが、この電荷は次に正バイア
スが印加されるときにキャンセルされるので、負バイア
スをキャンセルする方向電荷が該コンデンサ12に蓄積
されるのを防止できる。
サ12を設けておくと、負バイアス印加時に電荷が該コ
ンデンサ12に蓄積されるが、この電荷は次に正バイア
スが印加されるときにキャンセルされるので、負バイア
スをキャンセルする方向電荷が該コンデンサ12に蓄積
されるのを防止できる。
正バイアス印加時にも該負バイアス印加時パルス電流通
過用コンデンサ12に電荷が蓄積されるが、この電荷は
過大逆方向異常制御信号電流防止用ダイオード11の順
方向特性により放電されので、このときにも電荷は残ら
ない。
過用コンデンサ12に電荷が蓄積されるが、この電荷は
過大逆方向異常制御信号電流防止用ダイオード11の順
方向特性により放電されので、このときにも電荷は残ら
ない。
この過大逆方向異常制御信号電流防止用ダイオード11
と、負バイアス印加時パルス電流通過用コンデンサ12
と、過大逆方向異常制御信号電流制限用抵抗13との並
列回路を、負バイアス電流のみが流れる回路に設けるこ
とも考えられるが、この場合には負バイアス印加時パル
ス電流通過用コンデンサ12に正バイアスが印加されな
いので、該コンデンサ12に負バイアスをキャンセルす
る方向の電荷が蓄積され、負バイアスの印加ができなく
なってしまうことになり、不適当である。
と、負バイアス印加時パルス電流通過用コンデンサ12
と、過大逆方向異常制御信号電流制限用抵抗13との並
列回路を、負バイアス電流のみが流れる回路に設けるこ
とも考えられるが、この場合には負バイアス印加時パル
ス電流通過用コンデンサ12に正バイアスが印加されな
いので、該コンデンサ12に負バイアスをキャンセルす
る方向の電荷が蓄積され、負バイアスの印加ができなく
なってしまうことになり、不適当である。
また、この並列回路を負バイアス電流のみが流れる回路
に設ける場合には、過大逆方向異常制御信号電流防止用
ダイオード11を省略できるが、この場合にも負バイア
ス印加時パルス電流通過用コンデンサ12には負バイア
スをキャンセルする方向の電荷が蓄積されるので、不適
当である。
に設ける場合には、過大逆方向異常制御信号電流防止用
ダイオード11を省略できるが、この場合にも負バイア
ス印加時パルス電流通過用コンデンサ12には負バイア
スをキャンセルする方向の電荷が蓄積されるので、不適
当である。
過大逆方向異常制御信号電流制限用抵抗13の抵抗値を
小さくすれば、この抵抗13を通しての放電により、負
バイアス印加時パルス電流通過用コンデンサ12に負バ
イアスをキャンセルする方向の電荷が蓄積されるのを防
止できるが、このようにすると過大逆方向異常制御信号
電流がこの抵抗13に流れてこの抵抗13が焼損するの
で、抵抗値を小さくすることはできない。
小さくすれば、この抵抗13を通しての放電により、負
バイアス印加時パルス電流通過用コンデンサ12に負バ
イアスをキャンセルする方向の電荷が蓄積されるのを防
止できるが、このようにすると過大逆方向異常制御信号
電流がこの抵抗13に流れてこの抵抗13が焼損するの
で、抵抗値を小さくすることはできない。
第2図は、本発明の第2実施例を示したものである。本
実施例では、装置内の総てのトランジスタスイッチング
回路17に本発明を適用した場合の一例を示したもので
ある。これらトランジスタスイッチング回路17におい
ては、ほぼ第1図に示すような構成になっている。これ
らトランジスタスイッチング回路17の故障信号出力子
としてのリレー10のリレー接点10aは相互に並列接
続されて、バイアス抵抗21を介して接地されると共に
抵抗22を介してトランジスタ23の第1の制御端子に
接続されている。これらリレー接点10aは、正常時に
はオフ、異常時にはオンとなるように動作する。トラン
ジスタ23の被制御端子(コレクタ)には、リレー24
を介して電源から正電圧V20が供給されるようになっ
ている。
実施例では、装置内の総てのトランジスタスイッチング
回路17に本発明を適用した場合の一例を示したもので
ある。これらトランジスタスイッチング回路17におい
ては、ほぼ第1図に示すような構成になっている。これ
らトランジスタスイッチング回路17の故障信号出力子
としてのリレー10のリレー接点10aは相互に並列接
続されて、バイアス抵抗21を介して接地されると共に
抵抗22を介してトランジスタ23の第1の制御端子に
接続されている。これらリレー接点10aは、正常時に
はオフ、異常時にはオンとなるように動作する。トラン
ジスタ23の被制御端子(コレクタ)には、リレー24
を介して電源から正電圧V20が供給されるようになっ
ている。
このような構成にすると、装置内のいずれのトランジス
タスイッチング回路17が故障してもそれが各リレー1
0で検出されて共通のリレー24を駆動し、装置の運転
を止めることができる。
タスイッチング回路17が故障してもそれが各リレー1
0で検出されて共通のリレー24を駆動し、装置の運転
を止めることができる。
なお、前述したように本発明でスイッチングトランジス
タの第1の制御端子とは、バイポーラトランジスタ等で
はベース、FET,SIT等ではゲートである。また、
第2の制御端子しは、バイポーラトランジスタ等ではエ
ミッタ、FET,SIT等ではソースである。そして、
これら第1,第2の制御端子とは、スイッチングトラン
ジスタで制御信号の入口,出口となる端子をいう。
タの第1の制御端子とは、バイポーラトランジスタ等で
はベース、FET,SIT等ではゲートである。また、
第2の制御端子しは、バイポーラトランジスタ等ではエ
ミッタ、FET,SIT等ではソースである。そして、
これら第1,第2の制御端子とは、スイッチングトラン
ジスタで制御信号の入口,出口となる端子をいう。
本発明で用いるスイッチングトランジスタは、上述した
バイポーラトランジスタ,FET,SITに限定される
ものではなく、制御信号の入口,出口となる第1,第2
の制御端子を有するスイッチングトランジスタであれ
ば、同様に使用できるものである。
バイポーラトランジスタ,FET,SITに限定される
ものではなく、制御信号の入口,出口となる第1,第2
の制御端子を有するスイッチングトランジスタであれ
ば、同様に使用できるものである。
[発明の効果] 以上説明したように本発明に係るトランジスタスイッチ
ング回路では、負バイアス電源の正極からスイッチング
トランジスタの第2の制御端子に至る回路に過大逆方向
異常制御信号電流防止用ダイオードと過大逆方向異常制
御信号電流制限用抵抗と負バイアス印加時パルス電流通
過用コンデンサとの並列回路を接続し、且つ該過大逆方
向異常制御信号電流防止用ダイオードはそのアノードを
スイッチングトランジスタの第2の制御端子に向けて接
続しているので、順方向制御信号電流は該ダイオードを
通して制限を受けずに流れ、逆方向異常制御信号電流は
該過大逆方向異常制御信号電流制限用抵抗を通して制限
することができる。
ング回路では、負バイアス電源の正極からスイッチング
トランジスタの第2の制御端子に至る回路に過大逆方向
異常制御信号電流防止用ダイオードと過大逆方向異常制
御信号電流制限用抵抗と負バイアス印加時パルス電流通
過用コンデンサとの並列回路を接続し、且つ該過大逆方
向異常制御信号電流防止用ダイオードはそのアノードを
スイッチングトランジスタの第2の制御端子に向けて接
続しているので、順方向制御信号電流は該ダイオードを
通して制限を受けずに流れ、逆方向異常制御信号電流は
該過大逆方向異常制御信号電流制限用抵抗を通して制限
することができる。
従って、信号電流が流れる回路に自己保持リレー接点を
接続しなくても、保護動作を行なわせることができ、信
頼性の低下を防止することができる。
接続しなくても、保護動作を行なわせることができ、信
頼性の低下を防止することができる。
また、過大逆方向異常制御信号電流防止用ダイオード
が、そのアノードをスイッチングトランジスタの第2の
制御端子に向けて接続されていても、該ダイオードには
並列に負バイアス印加時パルス電流通過用コンデンサが
接続されているので、負バイアス印加時パルス電流を瞬
時に通過させることができる。
が、そのアノードをスイッチングトランジスタの第2の
制御端子に向けて接続されていても、該ダイオードには
並列に負バイアス印加時パルス電流通過用コンデンサが
接続されているので、負バイアス印加時パルス電流を瞬
時に通過させることができる。
特に本発明では、過大逆方向異常制御信号電流防止用ダ
イオードと、過大逆方向異常制御信号電流制限用抵抗
と、負バイアス印加時パルス電流通過用コンデンサとの
並列回路を、正バイアス電流と負バイアス電流とが共に
流れる回路に設けているので、負バイアス電流のみが流
れる回路に該並列回路を設けるのとは違って、負バイア
ス印加時パルス電流通過用コンデンサに負バイアスをキ
ャンセルする方向の電荷が蓄積されのを回避することが
できる。
イオードと、過大逆方向異常制御信号電流制限用抵抗
と、負バイアス印加時パルス電流通過用コンデンサとの
並列回路を、正バイアス電流と負バイアス電流とが共に
流れる回路に設けているので、負バイアス電流のみが流
れる回路に該並列回路を設けるのとは違って、負バイア
ス印加時パルス電流通過用コンデンサに負バイアスをキ
ャンセルする方向の電荷が蓄積されのを回避することが
できる。
また、過大逆方向異常制御信号電流制限用抵抗は、過大
逆方向異常制御信号電流を制限できる大きさの抵抗値と
なっているので、該過大逆方向異常制御信号電流で抵抗
が焼損するのを防止することができる。
逆方向異常制御信号電流を制限できる大きさの抵抗値と
なっているので、該過大逆方向異常制御信号電流で抵抗
が焼損するのを防止することができる。
第1図は本発明に係るトランジスタスイッチング回路の
第1実施例の回路図、第2図は本発明の第2実施例の回
路図、第3図は従来のトランジスタスイッチング回路の
回路図である。 1……スイッチングトランジスタ、2……正バイアス電
源、3……負バイアス電源、4……第1の制御端子入力
抵抗、5……バイアス電圧切替回路、6……逆方向異常
制御信号電流検出回路、10……故障信号出力子として
のリレー、11……過大逆方向異常制御信号電流防止用
ダイオード、12……負バイアス印加時パルス電流通過
用コンデンサ、13……過大逆方向異常制御信号電流制
限用抵抗、14……故障信号出力子駆動素子としてのリ
レー駆動用トランジスタ、15……制御端子バイアス抵
抗、16……故障検出用抵抗。
第1実施例の回路図、第2図は本発明の第2実施例の回
路図、第3図は従来のトランジスタスイッチング回路の
回路図である。 1……スイッチングトランジスタ、2……正バイアス電
源、3……負バイアス電源、4……第1の制御端子入力
抵抗、5……バイアス電圧切替回路、6……逆方向異常
制御信号電流検出回路、10……故障信号出力子として
のリレー、11……過大逆方向異常制御信号電流防止用
ダイオード、12……負バイアス印加時パルス電流通過
用コンデンサ、13……過大逆方向異常制御信号電流制
限用抵抗、14……故障信号出力子駆動素子としてのリ
レー駆動用トランジスタ、15……制御端子バイアス抵
抗、16……故障検出用抵抗。
Claims (1)
- 【請求項1】制御信号の入口,出口となる第1,第2の
制御端子を有するスイッチングトランジスタの前記第1
の制御端子に正バイアス電源と負バイアス電源からバイ
アス電圧切替回路を介して前記制御信号を供給してスイ
ッチング駆動するトランジスタスイッチング回路におい
て、 前記負バイアス電源の正極から前記スイッチングトラン
ジスタの前記第2の制御端子に至る回路に前記負バイア
ス電源から前記スイッチングトランジスタの前記第2の
制御端子と前記第1の制御端子とを通して流れる逆方向
異常制御信号電流を検出する逆方向異常制御信号電流検
出回路が設けられ、 該逆方向異常制御信号電流検出回路は、前記負バイアス
電源の正極から前記スイッチングトランジスタの前記第
2の制御端子に至る回路にアノードを前記第2の制御端
子に向けて直列接続された過大逆方向異常制御信号電流
防止用ダイオードと、前記ダイオードに並列接続された
過大逆方向異常制御信号電流制限用抵抗と、前記ダイオ
ードに並列接続された負バイアス印加時パルス電流通過
用コンデンサと、前記過大逆方向異常制御信号電流制限
用抵抗の両端の電圧が前記過大逆方向異常制御信号電流
で異常に増大したとき故障信号を出力する故障信号出力
子とを備えて構成されていることを特徴とするトランジ
スタスイッチング回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59212696A JPH0624316B2 (ja) | 1984-10-12 | 1984-10-12 | トランジスタスイッチング回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59212696A JPH0624316B2 (ja) | 1984-10-12 | 1984-10-12 | トランジスタスイッチング回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4165922A Division JP2718856B2 (ja) | 1992-06-24 | 1992-06-24 | トランジスタスイッチング回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6192032A JPS6192032A (ja) | 1986-05-10 |
JPH0624316B2 true JPH0624316B2 (ja) | 1994-03-30 |
Family
ID=16626912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59212696A Expired - Lifetime JPH0624316B2 (ja) | 1984-10-12 | 1984-10-12 | トランジスタスイッチング回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0624316B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2718856B2 (ja) * | 1992-06-24 | 1998-02-25 | 島田理化工業株式会社 | トランジスタスイッチング回路 |
JP4727360B2 (ja) * | 2005-09-20 | 2011-07-20 | 東芝三菱電機産業システム株式会社 | 絶縁ゲート型半導体素子のゲート回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5727783U (ja) * | 1980-07-16 | 1982-02-13 |
-
1984
- 1984-10-12 JP JP59212696A patent/JPH0624316B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS6192032A (ja) | 1986-05-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |