JP2669177B2 - 負荷駆動制御装置 - Google Patents
負荷駆動制御装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、負荷に流れる負荷電流
を制御可能な負荷駆動制御装置に関する。
を制御可能な負荷駆動制御装置に関する。
【０００２】
【従来の技術】従来より、この種の負荷駆動制御装置と
して、例えば特開平１−２２７５２０号公報に開示され
ている如く、負荷電流検出機能を有するＮ型チャネルの
二重拡散型ＭＯＳトランジスタ（以下、ＤＭＯＳとい
う）を、負荷に対して高電位側に電気接続することによ
り、所謂ハイサイドスイッチとして構成した負荷駆動制
御装置が知られている。
して、例えば特開平１−２２７５２０号公報に開示され
ている如く、負荷電流検出機能を有するＮ型チャネルの
二重拡散型ＭＯＳトランジスタ（以下、ＤＭＯＳとい
う）を、負荷に対して高電位側に電気接続することによ
り、所謂ハイサイドスイッチとして構成した負荷駆動制
御装置が知られている。
【０００３】この装置では、図２に示す如く、ＤＭＯＳ
１０１及びＤＭＯＳ１０２を同一半導体基板内に形成
し、その内のＤＭＯＳ１０１を負荷１０３の負荷電流を
制御するパワー素子、一部のＤＭＯＳ１０２を電流検出
用として構成し、ＤＭＯＳ１０１及びＤＭＯＳ１０２の
ソースＳを演算増幅器１０５のネガティブフィードバッ
ク動作によって同電位とすることにより、ＤＭＯＳ１０
２のソースＳに電気接続された抵抗器１０６の両端電圧
から負荷電流を精度よく検出できるようにしている。
１０１及びＤＭＯＳ１０２を同一半導体基板内に形成
し、その内のＤＭＯＳ１０１を負荷１０３の負荷電流を
制御するパワー素子、一部のＤＭＯＳ１０２を電流検出
用として構成し、ＤＭＯＳ１０１及びＤＭＯＳ１０２の
ソースＳを演算増幅器１０５のネガティブフィードバッ
ク動作によって同電位とすることにより、ＤＭＯＳ１０
２のソースＳに電気接続された抵抗器１０６の両端電圧
から負荷電流を精度よく検出できるようにしている。
【０００４】また近年では、大電流への対応，装置の小
型化の要請に対応して、パワー部での電力損失，発熱を
減少させることが考えられており、その一つとしてパワ
ー素子のＯＮ動作時の抵抗値を低減する低ＯＮ抵抗化が
進められている。
型化の要請に対応して、パワー部での電力損失，発熱を
減少させることが考えられており、その一つとしてパワ
ー素子のＯＮ動作時の抵抗値を低減する低ＯＮ抵抗化が
進められている。
【０００５】
【発明が解決しようとする課題】ところで上記電力用半
導体装置において、パワー素子（即ちＤＭＯＳ１０１）
の低ＯＮ抵抗化を進めた場合、ＤＭＯＳ１０１のドレイ
ンＤ−ソースＳ間の電圧ＶDSが減少し、負荷１０３の電
位ＶS は電源電圧ＶDDに近づくため、演算増幅器１０５
への電源供給をＤＭＯＳ１０１の電源電圧ＶDDによりそ
のまま行なうと、演算増幅器１０５が正常に動作せず、
負荷電流を良好に検出できなくなる虞があった。
導体装置において、パワー素子（即ちＤＭＯＳ１０１）
の低ＯＮ抵抗化を進めた場合、ＤＭＯＳ１０１のドレイ
ンＤ−ソースＳ間の電圧ＶDSが減少し、負荷１０３の電
位ＶS は電源電圧ＶDDに近づくため、演算増幅器１０５
への電源供給をＤＭＯＳ１０１の電源電圧ＶDDによりそ
のまま行なうと、演算増幅器１０５が正常に動作せず、
負荷電流を良好に検出できなくなる虞があった。
【０００６】即ち、まず演算増幅器１０５の正負の入力
端子電圧は、ＶS ＝ＶDD−ＶDSと表される。一方演算増
幅器１０５に供給される電源電圧ＶCCは、電源電圧ＶDD
が、電流制御用の回路（演算増幅器１０５，電流制御の
ための制御回路１０７，ＤＭＯＳ１０１及びＤＭＯＳ１
０２のゲート駆動のためのゲート駆動回路１０８，ゲー
ト駆動のために電源電圧を昇圧する昇圧回路１０９等）
を電源ラインのノイズから保護するために設けられた抵
抗や配線等からなる保護回路１１０により電圧降下ＶDR
を生じるため、ＶCC＝ＶDD−ＶDRと表される。このため
図２に示す回路が正常に作動するためには、ＶCC≧ＶS
，つまりＶDS≧ＶDRでなくてはならず、使用するＤＭ
ＯＳのＯＮ抵抗，負荷電流等によって、保護回路１１０
が制約を受け、場合によっては配線抵抗分のみでもこの
条件が成り立たなくなり、負荷電流を誤検出してしまう
ことが生じるのである。
端子電圧は、ＶS ＝ＶDD−ＶDSと表される。一方演算増
幅器１０５に供給される電源電圧ＶCCは、電源電圧ＶDD
が、電流制御用の回路（演算増幅器１０５，電流制御の
ための制御回路１０７，ＤＭＯＳ１０１及びＤＭＯＳ１
０２のゲート駆動のためのゲート駆動回路１０８，ゲー
ト駆動のために電源電圧を昇圧する昇圧回路１０９等）
を電源ラインのノイズから保護するために設けられた抵
抗や配線等からなる保護回路１１０により電圧降下ＶDR
を生じるため、ＶCC＝ＶDD−ＶDRと表される。このため
図２に示す回路が正常に作動するためには、ＶCC≧ＶS
，つまりＶDS≧ＶDRでなくてはならず、使用するＤＭ
ＯＳのＯＮ抵抗，負荷電流等によって、保護回路１１０
が制約を受け、場合によっては配線抵抗分のみでもこの
条件が成り立たなくなり、負荷電流を誤検出してしまう
ことが生じるのである。
【０００７】そこで本発明は、こうした負荷駆動制御装
置において、パワー素子のＯＮ抵抗や負荷電流に影響さ
れることなく、負荷電流を正確に検出して、負荷電流の
制御を実行できるようにすることを目的としてなされ
た。
置において、パワー素子のＯＮ抵抗や負荷電流に影響さ
れることなく、負荷電流を正確に検出して、負荷電流の
制御を実行できるようにすることを目的としてなされ
た。
【０００８】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の負荷駆動制御装置は、直流電
源の高電位側より負荷に電流を流す電流経路上に配置さ
れ、該負荷に流れる電流を制御する第１半導体素子と、
該第１半導体素子と同一半導体基板内に形成され、該第
１半導体素子と基板電位を共用する第２半導体素子と、
該第２半導体素子よりも低電位側に配置され、該第２半
導体素子により、流れる電流が制御される抵抗と、正側
入力端子が前記第１半導体素子と前記負荷との接続点に
接続されると共に、負側入力端子が前記第２半導体素子
と前記抵抗との接続点に接続され、しかも、出力端子が
前記抵抗を介して前記負側入力端子に接続された演算増
幅器と、前記抵抗の両端電圧に基づき前記各半導体素子
を駆動制御することにより、前記負荷に流れる電流を制
御する制御回路と、を備え、前記演算増幅器及び制御回
路が、前記直流電源から所定の給電経路を介して電源供
給を受けることにより動作する負荷駆動制御装置におい
て、前記給電経路を介して供給された電源電圧を昇圧す
る昇圧回路と、該昇圧回路にて昇圧された高電圧を電源
電圧として、前記演算増幅器に供給する電源供給手段
と、を備えたことを特徴とする。
るためになされた本発明の負荷駆動制御装置は、直流電
源の高電位側より負荷に電流を流す電流経路上に配置さ
れ、該負荷に流れる電流を制御する第１半導体素子と、
該第１半導体素子と同一半導体基板内に形成され、該第
１半導体素子と基板電位を共用する第２半導体素子と、
該第２半導体素子よりも低電位側に配置され、該第２半
導体素子により、流れる電流が制御される抵抗と、正側
入力端子が前記第１半導体素子と前記負荷との接続点に
接続されると共に、負側入力端子が前記第２半導体素子
と前記抵抗との接続点に接続され、しかも、出力端子が
前記抵抗を介して前記負側入力端子に接続された演算増
幅器と、前記抵抗の両端電圧に基づき前記各半導体素子
を駆動制御することにより、前記負荷に流れる電流を制
御する制御回路と、を備え、前記演算増幅器及び制御回
路が、前記直流電源から所定の給電経路を介して電源供
給を受けることにより動作する負荷駆動制御装置におい
て、前記給電経路を介して供給された電源電圧を昇圧す
る昇圧回路と、該昇圧回路にて昇圧された高電圧を電源
電圧として、前記演算増幅器に供給する電源供給手段
と、を備えたことを特徴とする。
【０００９】
【作用及び発明の効果】このように構成された本発明の
負荷駆動制御装置においては、演算増幅器の動作によっ
て、第１半導体素子と負荷との接続点電位と、第２半導
体素子と抵抗との接続点電位とが、同一電位に制御され
る。このため、抵抗には、第１半導体素子を介して負荷
に流れる負荷電流に対応した電流が流れることになる。
そして、制御回路が、抵抗の両端電圧（換言すれば、抵
抗に流れる電流）を検出して、その検出結果に基づき、
両半導体素子を駆動制御することから、負荷電流は、抵
抗の抵抗値とその両端電圧とから決まる電流値に対応し
た所定電流に制御されることになる。また本発明では、
演算増幅器及び制御回路が、直流電源から所定の給電経
路を介して電源供給を受けることにより動作するため、
前述したように、この給電経路における電圧降下ＶDR
が、第１半導体素子で生じる電圧降下ＶDSよりも大きく
なって、演算増幅器の電源電圧が、その入力端子電圧よ
りも低くなった場合には、演算増幅器が正常動作しなく
なり、抵抗の両端電圧から負荷電流を検出できなくなっ
てしまう。
負荷駆動制御装置においては、演算増幅器の動作によっ
て、第１半導体素子と負荷との接続点電位と、第２半導
体素子と抵抗との接続点電位とが、同一電位に制御され
る。このため、抵抗には、第１半導体素子を介して負荷
に流れる負荷電流に対応した電流が流れることになる。
そして、制御回路が、抵抗の両端電圧（換言すれば、抵
抗に流れる電流）を検出して、その検出結果に基づき、
両半導体素子を駆動制御することから、負荷電流は、抵
抗の抵抗値とその両端電圧とから決まる電流値に対応し
た所定電流に制御されることになる。また本発明では、
演算増幅器及び制御回路が、直流電源から所定の給電経
路を介して電源供給を受けることにより動作するため、
前述したように、この給電経路における電圧降下ＶDR
が、第１半導体素子で生じる電圧降下ＶDSよりも大きく
なって、演算増幅器の電源電圧が、その入力端子電圧よ
りも低くなった場合には、演算増幅器が正常動作しなく
なり、抵抗の両端電圧から負荷電流を検出できなくなっ
てしまう。
【００１０】しかし、本発明では、昇圧回路が、給電経
路を介して供給される電源電圧を昇圧し、電源供給手段
が、その昇圧された高電圧を電源電圧として、演算増幅
器に供給することから、演算増幅器の電源電圧がその入
力端子電圧よりも低くなるのを防止し、演算増幅器を常
に正常動作させることができる。つまり、本発明によれ
ば、例えば、第１半導体素子のＯＮ抵抗が小さくなっ
て、演算増幅器の各入力端子が直流電源の高電位側電位
に近づいたとしても、また、演算増幅器及び制御回路に
電源供給を行う給電経路の配線抵抗によって、この給電
経路での電圧降下が大きくなったとしても、或いは、こ
の給電経路に保護回路が設けられ、保護回路の動作によ
って給電経路での電圧降下が大きくなったとしても、演
算増幅器の電源電圧を、演算増幅器の各入力端子電圧よ
り高く保持することができ、電源電圧の低下に伴う演算
増幅器の誤動作を確実に防止することができる。従っ
て、本発明によれば、抵抗の両端電圧から負荷電流を常
に正確に検出することができ、負荷電流を所望電流に制
御することが可能となる。尚、図２に例示した従来装置
のように、制御回路において、第１及び第２半導体素子
を駆動制御するために、直流電源の高電位側電位よりも
高い電圧が必要である場合には、制御回路への電源供給
についても、昇圧回路を介して行うようにすればよい。
路を介して供給される電源電圧を昇圧し、電源供給手段
が、その昇圧された高電圧を電源電圧として、演算増幅
器に供給することから、演算増幅器の電源電圧がその入
力端子電圧よりも低くなるのを防止し、演算増幅器を常
に正常動作させることができる。つまり、本発明によれ
ば、例えば、第１半導体素子のＯＮ抵抗が小さくなっ
て、演算増幅器の各入力端子が直流電源の高電位側電位
に近づいたとしても、また、演算増幅器及び制御回路に
電源供給を行う給電経路の配線抵抗によって、この給電
経路での電圧降下が大きくなったとしても、或いは、こ
の給電経路に保護回路が設けられ、保護回路の動作によ
って給電経路での電圧降下が大きくなったとしても、演
算増幅器の電源電圧を、演算増幅器の各入力端子電圧よ
り高く保持することができ、電源電圧の低下に伴う演算
増幅器の誤動作を確実に防止することができる。従っ
て、本発明によれば、抵抗の両端電圧から負荷電流を常
に正確に検出することができ、負荷電流を所望電流に制
御することが可能となる。尚、図２に例示した従来装置
のように、制御回路において、第１及び第２半導体素子
を駆動制御するために、直流電源の高電位側電位よりも
高い電圧が必要である場合には、制御回路への電源供給
についても、昇圧回路を介して行うようにすればよい。
【００１１】
【実施例】以下に本発明の実施例を図面と共に説明す
る。図１は、Ｎ型チャネルのＤＭＯＳをハイサイドスイ
ッチとして使用した実施例の負荷駆動制御装置の構成を
表す電気回路図である。
る。図１は、Ｎ型チャネルのＤＭＯＳをハイサイドスイ
ッチとして使用した実施例の負荷駆動制御装置の構成を
表す電気回路図である。
【００１２】図において、Ｎ型チャネルのＤＭＯＳ１及
びＤＭＯＳ２は、同一半導体基板内に同一製造工程にて
形成され、それらのドレイン電極（即ち基板電位）を共
用しており、そのドレイン電極には第１電圧供給端子ａ
より電源電圧ＶDDが供給されている。またＤＭＯＳ１及
びＤＭＯＳ２は、そのセル比を３０００〜４０００対１
に設定され、そのセル比に応じて第１電圧供給端子ａよ
り流れる電流を分流するようにされている。
びＤＭＯＳ２は、同一半導体基板内に同一製造工程にて
形成され、それらのドレイン電極（即ち基板電位）を共
用しており、そのドレイン電極には第１電圧供給端子ａ
より電源電圧ＶDDが供給されている。またＤＭＯＳ１及
びＤＭＯＳ２は、そのセル比を３０００〜４０００対１
に設定され、そのセル比に応じて第１電圧供給端子ａよ
り流れる電流を分流するようにされている。
【００１３】次にＤＭＯＳ１及びＤＭＯＳ２のゲートＧ
は、ともにゲート駆動回路８に電気接続されており、ゲ
ート駆動回路８からのハイレベルの信号供給によってＯ
Ｎ状態となる。なおＤＭＯＳ１及びＤＭＯＳ２をＯＮ状
態にするには、このハイレベル信号をＶDD＋ＶGS（但し
ＶGSは、ゲート，ソース間のしきい値電圧）以上にする
必要があるため、本実施例の負荷駆動制御装置には、保
護回路１０を介して第１電圧供給端子ａより供給された
電圧ＶDIを昇圧する昇圧回路９が設けられており、この
昇圧回路９にてＶDD＋ＶGS以上に昇圧された電圧ＶU を
ゲート駆動回路８に供給するようにされている。
は、ともにゲート駆動回路８に電気接続されており、ゲ
ート駆動回路８からのハイレベルの信号供給によってＯ
Ｎ状態となる。なおＤＭＯＳ１及びＤＭＯＳ２をＯＮ状
態にするには、このハイレベル信号をＶDD＋ＶGS（但し
ＶGSは、ゲート，ソース間のしきい値電圧）以上にする
必要があるため、本実施例の負荷駆動制御装置には、保
護回路１０を介して第１電圧供給端子ａより供給された
電圧ＶDIを昇圧する昇圧回路９が設けられており、この
昇圧回路９にてＶDD＋ＶGS以上に昇圧された電圧ＶU を
ゲート駆動回路８に供給するようにされている。
【００１４】一方ＤＭＯＳ１のソースＳは、負荷３を介
して、第２電圧供給端子としての接地線（ＧＮＤ）に電
気接続され、ＤＭＯＳ１の動作状態により、負荷３に流
れる負荷電流を制御できるようにされている。またＤＭ
ＯＳ１のソースＳと負荷３との接続点ｂは、演算増幅器
（オペアンプ）５の正側入力端子に電気接続されてい
る。そして演算増幅器５の負側入力端子は、ＤＭＯＳ２
のソースＳと負荷電流検出用の抵抗器６との接続点ｃに
電気接続され、また演算増幅器５の出力端子は、その抵
抗器６を介して負側入力端子に電気接続されている。
して、第２電圧供給端子としての接地線（ＧＮＤ）に電
気接続され、ＤＭＯＳ１の動作状態により、負荷３に流
れる負荷電流を制御できるようにされている。またＤＭ
ＯＳ１のソースＳと負荷３との接続点ｂは、演算増幅器
（オペアンプ）５の正側入力端子に電気接続されてい
る。そして演算増幅器５の負側入力端子は、ＤＭＯＳ２
のソースＳと負荷電流検出用の抵抗器６との接続点ｃに
電気接続され、また演算増幅器５の出力端子は、その抵
抗器６を介して負側入力端子に電気接続されている。
【００１５】従ってＤＭＯＳ１のソースＳと負荷３との
接続点ｂの電位，及びＤＭＯＳ２のソースＳと抵抗器６
との接続点ｃの電位は、演算増幅器５のネガティブフィ
ードバック動作によって同電位に保持され、抵抗器６に
は、負荷電流に対応した電流が流れることとなる。この
ため本実施例では、制御回路７が、抵抗器６の両端電圧
を取り込み、その電圧に応じた制御信号をゲート駆動回
路８に出力して、ＤＭＯＳ１及びＤＭＯＳ２を駆動する
ことにより、負荷電流を制御する。
接続点ｂの電位，及びＤＭＯＳ２のソースＳと抵抗器６
との接続点ｃの電位は、演算増幅器５のネガティブフィ
ードバック動作によって同電位に保持され、抵抗器６に
は、負荷電流に対応した電流が流れることとなる。この
ため本実施例では、制御回路７が、抵抗器６の両端電圧
を取り込み、その電圧に応じた制御信号をゲート駆動回
路８に出力して、ＤＭＯＳ１及びＤＭＯＳ２を駆動する
ことにより、負荷電流を制御する。
【００１６】また次に本実施例の負荷駆動制御装置に
は、昇圧回路９によりＶDD＋ＶGS以上に昇圧されたゲー
ト駆動用の電圧ＶU を定電圧化する定電圧回路２０が備
えられている。そしてこの定電圧回路２０によって定電
圧化された電圧ＶCC（但し、電圧ＶCCは、少なくともｃ
点及びｂ点よりも高い電圧に設定されている）は、演算
増幅器５に電源電圧として供給される。
は、昇圧回路９によりＶDD＋ＶGS以上に昇圧されたゲー
ト駆動用の電圧ＶU を定電圧化する定電圧回路２０が備
えられている。そしてこの定電圧回路２０によって定電
圧化された電圧ＶCC（但し、電圧ＶCCは、少なくともｃ
点及びｂ点よりも高い電圧に設定されている）は、演算
増幅器５に電源電圧として供給される。
【００１７】このように本実施例の負荷駆動制御装置に
おいては、昇圧回路９にて昇圧され、更に定電圧回路２
０にて定電圧化された電圧ＶCCを電源電圧として演算増
幅器５に供給するようにされている。このため本実施例
の負荷駆動制御装置によれば、演算増幅器５の入力端子
電圧が電源電圧ＶCCを越えることはなく、演算増幅器５
を常に正常に動作させて、負荷電流の制御を正常に実行
することが可能となる。
おいては、昇圧回路９にて昇圧され、更に定電圧回路２
０にて定電圧化された電圧ＶCCを電源電圧として演算増
幅器５に供給するようにされている。このため本実施例
の負荷駆動制御装置によれば、演算増幅器５の入力端子
電圧が電源電圧ＶCCを越えることはなく、演算増幅器５
を常に正常に動作させて、負荷電流の制御を正常に実行
することが可能となる。
【００１８】なお本発明は上記実施例に限定されること
なく、以下に示すように変形可能である。即ち、上記実
施例では、第１半導体素子及び第２半導体素子としてＤ
ＭＯＳ１，２を用いたが、第１半導体素子及び第２半導
体素子としては、縦方向に電流経路をもつ半導体素子
で、基板電位を共用できれば何でもよく、例えばＶＭＯ
Ｓ，或いは絶縁ゲート型バイポーラトランジスタ等を用
いることができる。
なく、以下に示すように変形可能である。即ち、上記実
施例では、第１半導体素子及び第２半導体素子としてＤ
ＭＯＳ１，２を用いたが、第１半導体素子及び第２半導
体素子としては、縦方向に電流経路をもつ半導体素子
で、基板電位を共用できれば何でもよく、例えばＶＭＯ
Ｓ，或いは絶縁ゲート型バイポーラトランジスタ等を用
いることができる。
【００１９】また上記実施例では、昇圧回路９にて昇圧
されたゲート駆動用の電圧ＶU を電源供給手段としての
定電圧回路２０にて更に定電圧化して演算増幅器５に供
給するようにしたが、昇圧回路９にて昇圧されたゲート
駆動用の電圧ＶU をそのまま演算増幅器５の電源電圧と
して使用するようにしてもよい。なおこの場合、昇圧回
路９と演算増幅器５とを結ぶ電源ラインが電源供給手段
となる。
されたゲート駆動用の電圧ＶU を電源供給手段としての
定電圧回路２０にて更に定電圧化して演算増幅器５に供
給するようにしたが、昇圧回路９にて昇圧されたゲート
駆動用の電圧ＶU をそのまま演算増幅器５の電源電圧と
して使用するようにしてもよい。なおこの場合、昇圧回
路９と演算増幅器５とを結ぶ電源ラインが電源供給手段
となる。
【００２０】また更に演算増幅器５の電源電圧ＶCCは、
演算増幅器５の入力端子電圧に対して単に高くするだけ
ではなく、電源ラインのノイズも考慮して、電源電圧Ｖ
CCに、演算増幅器５の入力端子電圧に電源ラインのノイ
ズリップル分をプラスした電圧値を設定するようにすれ
ば、演算増幅器５の誤動作をより確実に防止でき、より
信頼性の高い負荷駆動制御装置を提供することが可能と
なる。
演算増幅器５の入力端子電圧に対して単に高くするだけ
ではなく、電源ラインのノイズも考慮して、電源電圧Ｖ
CCに、演算増幅器５の入力端子電圧に電源ラインのノイ
ズリップル分をプラスした電圧値を設定するようにすれ
ば、演算増幅器５の誤動作をより確実に防止でき、より
信頼性の高い負荷駆動制御装置を提供することが可能と
なる。
【図１】 実施例の負荷駆動制御装置の構成を表す電気
回路図である。
回路図である。
【図２】 従来の負荷駆動制御装置の構成を表す電気回
路図である。
路図である。
Claims (1)
- 【請求項１】 直流電源の高電位側より負荷に電流を流
す電流経路上に配置され、該負荷に流れる電流を制御す
る第１半導体素子と、 該第１半導体素子と同一半導体基板内に形成され、該第
１半導体素子と基板電位を共用する第２半導体素子と、 該第２半導体素子よりも低電位側に配置され、該第２半
導体素子により、流れる電流が制御される抵抗と、 正側入力端子が前記第１半導体素子と前記負荷との接続
点に接続されると共に、負側入力端子が前記第２半導体
素子と前記抵抗との接続点に接続され、しかも、出力端
子が前記抵抗を介して前記負側入力端子に接続された演
算増幅器と、 前記抵抗の両端電圧に基づき前記各半導体素子を駆動制
御することにより、前記負荷に流れる電流を制御する制
御回路と、 を備え、前記演算増幅器及び制御回路が、前記直流電源
から所定の給電経路を介して電源供給を受けることによ
り動作する負荷駆動制御装置において、 前記給電経路を介して供給された電源電圧を昇圧する昇
圧回路と、 該昇圧回路にて昇圧された高電圧を電源電圧として、前
記演算増幅器に供給する電源供給手段と、 を備えたことを特徴とする負荷駆動制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095621A JP2669177B2 (ja) | 1991-04-25 | 1991-04-25 | 負荷駆動制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095621A JP2669177B2 (ja) | 1991-04-25 | 1991-04-25 | 負荷駆動制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326108A JPH04326108A (ja) | 1992-11-16 |
| JP2669177B2 true JP2669177B2 (ja) | 1997-10-27 |
Family
ID=14142613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3095621A Expired - Lifetime JP2669177B2 (ja) | 1991-04-25 | 1991-04-25 | 負荷駆動制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669177B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6476890B2 (ja) * | 2015-01-20 | 2019-03-06 | 株式会社デンソー | スイッチング素子の駆動装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6256715A (ja) * | 1985-09-03 | 1987-03-12 | Hidemori Hayashi | コンクリ−ト床の暖房構造 |
| JPH01227520A (ja) * | 1988-03-07 | 1989-09-11 | Nippon Denso Co Ltd | 電力用半導体装置 |
-
1991
- 1991-04-25 JP JP3095621A patent/JP2669177B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04326108A (ja) | 1992-11-16 |
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