JPH0623970B2 - 複数バス・マイクロコンピユータ・システム - Google Patents
複数バス・マイクロコンピユータ・システムInfo
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- JPH0623970B2 JPH0623970B2 JP1088194A JP8819489A JPH0623970B2 JP H0623970 B2 JPH0623970 B2 JP H0623970B2 JP 1088194 A JP1088194 A JP 1088194A JP 8819489 A JP8819489 A JP 8819489A JP H0623970 B2 JPH0623970 B2 JP H0623970B2
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- AFHIIJICYLMCSH-VOTSOKGWSA-N 5-amino-2-[(e)-2-(4-benzamido-2-sulfophenyl)ethenyl]benzenesulfonic acid Chemical compound OS(=O)(=O)C1=CC(N)=CC=C1\C=C\C(C(=C1)S(O)(=O)=O)=CC=C1NC(=O)C1=CC=CC=C1 AFHIIJICYLMCSH-VOTSOKGWSA-N 0.000 description 9
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/70—Software maintenance or management
- G06F8/71—Version control; Configuration management
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B27/00—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00
- G02B27/28—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00 for polarising
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03B—APPARATUS OR ARRANGEMENTS FOR TAKING PHOTOGRAPHS OR FOR PROJECTING OR VIEWING THEM; APPARATUS OR ARRANGEMENTS EMPLOYING ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ACCESSORIES THEREFOR
- G03B21/00—Projectors or projection-type viewers; Accessories therefor
- G03B21/54—Accessories
- G03B21/56—Projection screens
- G03B21/60—Projection screens characterised by the nature of the surface
- G03B21/604—Polarised screens
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、８２３８５がマスタ・モードで動作する８０
３８６／８２３８５マイクロコンピュータにおいて、８
０３８６でバス・アービトレーションの開始を実現する
ことに関する。
３８６／８２３８５マイクロコンピュータにおいて、８
０３８６でバス・アービトレーションの開始を実現する
ことに関する。
Ｂ．従来技術 ８０３８６、その特徴、及びキャッシュ・メモリ・サブ
システムを含むマイクロコンピュータ・システムにおけ
るその使用法に関する背景情報は、インテルの「８０３
８６入門(Introduction to the 80386)」（１９８６年
４月）、及び「８０３８６ハードウェア解説書(80386 H
ardware Reference Manual)」（１９８６年）に記載さ
れている。８２３８５の特性及び動作性能は、インテル
社の「８２３８５高性能３２ビット・キャッシュ制御装
置(82385 High Performance 32-Bi t Cache Controlle
r)」（１９８７年）に記載されている。
システムを含むマイクロコンピュータ・システムにおけ
るその使用法に関する背景情報は、インテルの「８０３
８６入門(Introduction to the 80386)」（１９８６年
４月）、及び「８０３８６ハードウェア解説書(80386 H
ardware Reference Manual)」（１９８６年）に記載さ
れている。８２３８５の特性及び動作性能は、インテル
社の「８２３８５高性能３２ビット・キャッシュ制御装
置(82385 High Performance 32-Bi t Cache Controlle
r)」（１９８７年）に記載されている。
複数の潜在的なユーザ間で資源を分配するための装置
は、特願昭６２−３２７５８３号、特願昭６３−２２１
７７号及び１９８７年９月３０日に出願された米国特許
出願通し番号第１０２６９０号に記載されている。それ
らの出願は、単一バス・マイクロコンピュータ・システ
ム中の複数の装置間での、コンピュータ・バス・サブシ
ステムやメモリへのアクセスなどの資源の分配を記載し
ている。こうした資源の分配は、一般にアービトレーシ
ョンと呼ばれている。上記出願に記載されたアービトレ
ーション装置は、複数の潜在ユーザの１人に共通資源を
割り振るために中央監視機構による分散アービトレーシ
ョンを使用している。しかし、スーパバイザすなわち監
視機構はＣＰＵによって制御されているので、ＣＰＵが
アクセスを必要とする場合、ＣＰＵはそれ自体が必要に
応じて共通資源へのアクセスを受け取れるように監視機
構を制御することができる。
は、特願昭６２−３２７５８３号、特願昭６３−２２１
７７号及び１９８７年９月３０日に出願された米国特許
出願通し番号第１０２６９０号に記載されている。それ
らの出願は、単一バス・マイクロコンピュータ・システ
ム中の複数の装置間での、コンピュータ・バス・サブシ
ステムやメモリへのアクセスなどの資源の分配を記載し
ている。こうした資源の分配は、一般にアービトレーシ
ョンと呼ばれている。上記出願に記載されたアービトレ
ーション装置は、複数の潜在ユーザの１人に共通資源を
割り振るために中央監視機構による分散アービトレーシ
ョンを使用している。しかし、スーパバイザすなわち監
視機構はＣＰＵによって制御されているので、ＣＰＵが
アクセスを必要とする場合、ＣＰＵはそれ自体が必要に
応じて共通資源へのアクセスを受け取れるように監視機
構を制御することができる。
キャッシュ・サブシステムを含むマイクロコンピュータ
は、アーキテクチャ面で、キャッシュ・サブシステムの
ないマイクロコンピュータ・システムとはかなり異なっ
ている。キャッシュ・サブシステムを含むマイクロプロ
セッサ・システムは、２重バス装置として動作する。具
体的には、キャッシュ・サブシステムを含むマイクロコ
ンピュータ・システムでは、ＣＰＵ、キャッシュ・メモ
リ及びキャッシュ制御装置を相互接続する第１のバス
（ＣＰＵローカル・バスと称する）がある。他の装置は
別のバス（システム・バス）に接続される。こうした他
の装置としては、主記憶装置、入出力装置及び補助装置
などがある。前述の装置に加えて、システム・バスには
キャッシュ制御装置も接続されている。
は、アーキテクチャ面で、キャッシュ・サブシステムの
ないマイクロコンピュータ・システムとはかなり異なっ
ている。キャッシュ・サブシステムを含むマイクロプロ
セッサ・システムは、２重バス装置として動作する。具
体的には、キャッシュ・サブシステムを含むマイクロコ
ンピュータ・システムでは、ＣＰＵ、キャッシュ・メモ
リ及びキャッシュ制御装置を相互接続する第１のバス
（ＣＰＵローカル・バスと称する）がある。他の装置は
別のバス（システム・バス）に接続される。こうした他
の装置としては、主記憶装置、入出力装置及び補助装置
などがある。前述の装置に加えて、システム・バスには
キャッシュ制御装置も接続されている。
キャッシュ・サブシステムは、一般に、システム・バス
からキャッシュ・サブシステムがない場合に負担しなけ
ればならない大部分のメモリ・アクセスを解放する。す
なわち、ＣＰＵがキャッシュ・メモリから情報を獲得で
きる限り、特定のサイクルで、ＣＰＵはシステム・バス
へのアクセスを必要としない。したがって、同じ時間
に、他の装置が他の動作のためにシステム・バスを使用
できる。この結果、実際にＣＰＵによって使用されるシ
ステム・バス・サイクルが減少すると期待される。通
常、キャッシュ制御装置はシステム・バスとＣＰＵロー
カル・バスの両方に接続される。キャッシュ制御装置の
機能の１つは、単一バス・システムでは、ＣＰＵによっ
て監視されていたアービトレーション監視機構を監視す
ることである。
からキャッシュ・サブシステムがない場合に負担しなけ
ればならない大部分のメモリ・アクセスを解放する。す
なわち、ＣＰＵがキャッシュ・メモリから情報を獲得で
きる限り、特定のサイクルで、ＣＰＵはシステム・バス
へのアクセスを必要としない。したがって、同じ時間
に、他の装置が他の動作のためにシステム・バスを使用
できる。この結果、実際にＣＰＵによって使用されるシ
ステム・バス・サイクルが減少すると期待される。通
常、キャッシュ制御装置はシステム・バスとＣＰＵロー
カル・バスの両方に接続される。キャッシュ制御装置の
機能の１つは、単一バス・システムでは、ＣＰＵによっ
て監視されていたアービトレーション監視機構を監視す
ることである。
現在利用可能な１つのキャッシュ制御装置である８２３
８５はマスタ方式又は、スレーブ方式で動作する機能が
ある。８２３８５がマスタ方式で動作してアービトレー
ション監視機構を監視するとき、ＣＰＵがシステム・バ
ス資源を争奪するための機構はもはやない。
８５はマスタ方式又は、スレーブ方式で動作する機能が
ある。８２３８５がマスタ方式で動作してアービトレー
ション監視機構を監視するとき、ＣＰＵがシステム・バ
ス資源を争奪するための機構はもはやない。
Ｃ．発明が解決しようとする問題点 したがって、本発明の目的は、アービトレーション監視
機構を監視するキャッシュ制御装置をもつ複数バス・マ
イクロコンピュータ・システムにおいて、ＣＰＵがアー
ビトレーション機構によって分配されたシステム・バズ
資源にアクセスできる機構を提供することにある。
機構を監視するキャッシュ制御装置をもつ複数バス・マ
イクロコンピュータ・システムにおいて、ＣＰＵがアー
ビトレーション機構によって分配されたシステム・バズ
資源にアクセスできる機構を提供することにある。
Ｄ．問題点を解決するための手段 前記出願に記載されているアービトレーション監視機構
は、複数の装置から共通に供給されるアービトレーショ
ン要求信号に応答する。アービトレーション監視機構が
１つまたは複数の装置が共通資源を要求したことを認識
すると、導線の状態を変化させることによってアービト
レーションの始めを合図する（ＡＲＢ／ＧＲＡＮＴはす
べての競合装置にアクセスできる）。競合装置が、アー
ビトレーション周期の始めを合図するこの導線の状態の
変化を知ると、それらの装置は、それぞれの優先順位レ
ベルに対応する信号を発生し、これらの信号によりこの
機能専用の複数のアービトレーション導線を駆動する。
複数の装置とアービトレーション導線の間の接続は、導
線が、アービトレーション導線を駆動する優先順位が最
高の回路の優先順位値をとるように調整されている。し
たがって、各装置は、アービトレーション導線上の優先
順位値とそれ自体の優先順位値を比較することにより、
バスへのアクセスを争奪する優先順位のより高い装置が
あるかどうかを認識できる。所定のアービトレーション
周期の終わりに、ＡＲＢ／ＧＲＡＮＴ導線が状態を変え
る。それによって許可期間が始まり、その期間中に、ア
ービトレーション導線上の優先順位値と同じ優先順位値
をもつ競合装置が、共通資源の制御権を得てバス・サイ
クルを開始する。
は、複数の装置から共通に供給されるアービトレーショ
ン要求信号に応答する。アービトレーション監視機構が
１つまたは複数の装置が共通資源を要求したことを認識
すると、導線の状態を変化させることによってアービト
レーションの始めを合図する（ＡＲＢ／ＧＲＡＮＴはす
べての競合装置にアクセスできる）。競合装置が、アー
ビトレーション周期の始めを合図するこの導線の状態の
変化を知ると、それらの装置は、それぞれの優先順位レ
ベルに対応する信号を発生し、これらの信号によりこの
機能専用の複数のアービトレーション導線を駆動する。
複数の装置とアービトレーション導線の間の接続は、導
線が、アービトレーション導線を駆動する優先順位が最
高の回路の優先順位値をとるように調整されている。し
たがって、各装置は、アービトレーション導線上の優先
順位値とそれ自体の優先順位値を比較することにより、
バスへのアクセスを争奪する優先順位のより高い装置が
あるかどうかを認識できる。所定のアービトレーション
周期の終わりに、ＡＲＢ／ＧＲＡＮＴ導線が状態を変え
る。それによって許可期間が始まり、その期間中に、ア
ービトレーション導線上の優先順位値と同じ優先順位値
をもつ競合装置が、共通資源の制御権を得てバス・サイ
クルを開始する。
さらに、前記出願に記載されているように、システム資
源に対するアクセス権を受け取った装置にそのアクセス
を終了させるために生成される、優先使用信号すなわち
ＰＲＥＥＭＰＴ信号に専用の他の導線がある。すなわ
ち、システム資源に対するアクセス権を受け取り、その
資源を使用している装置は、優先使用(preempt)の表明
を認識すると、システム資源の使用を終了させる必要が
ある。このようにして優先使用を許された装置が共通資
源の使用を終了すると、アービトレーション監視機構は
上述のように新しいアービトレーション周期を開始す
る。
源に対するアクセス権を受け取った装置にそのアクセス
を終了させるために生成される、優先使用信号すなわち
ＰＲＥＥＭＰＴ信号に専用の他の導線がある。すなわ
ち、システム資源に対するアクセス権を受け取り、その
資源を使用している装置は、優先使用(preempt)の表明
を認識すると、システム資源の使用を終了させる必要が
ある。このようにして優先使用を許された装置が共通資
源の使用を終了すると、アービトレーション監視機構は
上述のように新しいアービトレーション周期を開始す
る。
キャッシュ・サブシステムを含むマイクロコンピュータ
・システムでは、キャッシュにアクセスする（したがっ
て、システム・バスへのアクセスを必要としない）ＣＰ
Ｕサイクルは、最小持続のサイクルまたは待ち状態がゼ
ロのサイクルである。ＣＰＵサイクルがこの最小値を超
えてるときは、システム・バスをＣＰＵが必要としてい
ることを合図する。すなわち、最小時間より長いＣＰＵ
サイクルは、共通資源であるシステム・バスをＣＰＵが
必要としていることを合図する。
・システムでは、キャッシュにアクセスする（したがっ
て、システム・バスへのアクセスを必要としない）ＣＰ
Ｕサイクルは、最小持続のサイクルまたは待ち状態がゼ
ロのサイクルである。ＣＰＵサイクルがこの最小値を超
えてるときは、システム・バスをＣＰＵが必要としてい
ることを合図する。すなわち、最小時間より長いＣＰＵ
サイクルは、共通資源であるシステム・バスをＣＰＵが
必要としていることを合図する。
本発明によると、ＣＰＵは、すでに説明したように、ア
ービトレーション機構によってバスへのアクセスを獲得
した装置にアクセスを終了させる、ＰＲＥＥＭＰＴ信号
を発生する手段を備えている。後で説明するように、Ｃ
ＰＵによるＰＲＥＥＭＰＴ信号の生成は、キャッシュ・
アドレスに必要なサイクルより持続時間の長いＣＰＵサ
イクルを検出することによって制御される。
ービトレーション機構によってバスへのアクセスを獲得
した装置にアクセスを終了させる、ＰＲＥＥＭＰＴ信号
を発生する手段を備えている。後で説明するように、Ｃ
ＰＵによるＰＲＥＥＭＰＴ信号の生成は、キャッシュ・
アドレスに必要なサイクルより持続時間の長いＣＰＵサ
イクルを検出することによって制御される。
しかし、ＣＰＵによるシステム資源の使用は、できるだ
け長い時間持続できるように調整されている。具体的に
は、アービトレーションによってバスへのアクセスを獲
得した装置は、優先使用を認識してそのバス・アクセス
を順序通りに終了させたとき、バスの使用終了を合図す
る。アービトレーション監視機構は、この指示に応答し
て新しいアービトレーション周期を生成する。ＣＰＵが
バスの解放を求める優先使用信号権を発生した装置であ
った場合、ＣＰＵは、バス・アクセスを競合する他の装
置とは違ってアービトレーション周期の始めに応答す
る。アービトレーション周期の始めに、バスへのアクセ
スを競合する他の装置はそれぞれアービトレーション導
線にその優先順位値を入力する。ＣＰＵはこの処理にま
ったく参加しない。アービトレーション周期が始まると
共に、ＣＰＵは実際にバスの使用を開始する。
け長い時間持続できるように調整されている。具体的に
は、アービトレーションによってバスへのアクセスを獲
得した装置は、優先使用を認識してそのバス・アクセス
を順序通りに終了させたとき、バスの使用終了を合図す
る。アービトレーション監視機構は、この指示に応答し
て新しいアービトレーション周期を生成する。ＣＰＵが
バスの解放を求める優先使用信号権を発生した装置であ
った場合、ＣＰＵは、バス・アクセスを競合する他の装
置とは違ってアービトレーション周期の始めに応答す
る。アービトレーション周期の始めに、バスへのアクセ
スを競合する他の装置はそれぞれアービトレーション導
線にその優先順位値を入力する。ＣＰＵはこの処理にま
ったく参加しない。アービトレーション周期が始まると
共に、ＣＰＵは実際にバスの使用を開始する。
実際に構成された本発明の実施例では、最小のアービト
レーション周期は３００ナノ秒である。しかし、ゼロ待
ち状態バス・サイクルは３００ナノ秒より短い。したが
って、ＣＰＵが優先使用を許されるとき、すなわち、シ
ステム・バスへのアクセス権を得るとき、ＣＰＵはアー
ビトレーション処理と同時にサイクルを実際に完了する
ことができる。
レーション周期は３００ナノ秒である。しかし、ゼロ待
ち状態バス・サイクルは３００ナノ秒より短い。したが
って、ＣＰＵが優先使用を許されるとき、すなわち、シ
ステム・バスへのアクセス権を得るとき、ＣＰＵはアー
ビトレーション処理と同時にサイクルを実際に完了する
ことができる。
したがって、本発明は、以前にはアービトレーション機
構に基づいて分散されていたシステム・バスの優先使用
を許す手段をＣＰＵに付与する。さらに、本発明によれ
ば、ＣＰＵがその優先使用信号によってシステム・バス
へのアクセス権を獲得すると、ＣＰＵは、他の装置がバ
スへのアクセスを争奪する間に完了できるバス・サイク
ルを開始することができる。
構に基づいて分散されていたシステム・バスの優先使用
を許す手段をＣＰＵに付与する。さらに、本発明によれ
ば、ＣＰＵがその優先使用信号によってシステム・バス
へのアクセス権を獲得すると、ＣＰＵは、他の装置がバ
スへのアクセスを争奪する間に完了できるバス・サイク
ルを開始することができる。
すなわち、一実施態様では、本発明は次の要件を含む複
数バス・マイクロコンピュータ・システムを提供する。
数バス・マイクロコンピュータ・システムを提供する。
ａ）ＣＰＵローカル・バスによって接続されたプロセッ
サとキャッシュ・サブシステム、 ｂ）システム・バスによって接続されたランダム・アク
セス・メモリ、アービトレーション監視機構及び他の複
数の機能ユニット、 ｃ）前記ＣＰＵローカル・バスと前記システム・バスを
接続する手段と、 ｄ）ただし、前記ＣＰＵローカル・バスと前記システム
・バスは、前記他の複数の機能ユニットの少なくともい
くつかによる前記システム・バスへのアクセスのアービ
トレーションに専用の複数の導線を含み、該複数の導線
の１本が優先使用信号を伝える、 ｅ）最小の持続時間を超えるＣＰＵローカル・バス・サ
イクルに応答する入力を備え、優先使用信号の受信に応
答して前記システム・バスへのアクセスの持続時間を制
限するのに前記アクセスをもつ機能ユニットで有効とな
る優先使用信号を生成するために前記ＣＰＵローカル・
バスに接続された出力をもつ、優先使用信号発生手段。
サとキャッシュ・サブシステム、 ｂ）システム・バスによって接続されたランダム・アク
セス・メモリ、アービトレーション監視機構及び他の複
数の機能ユニット、 ｃ）前記ＣＰＵローカル・バスと前記システム・バスを
接続する手段と、 ｄ）ただし、前記ＣＰＵローカル・バスと前記システム
・バスは、前記他の複数の機能ユニットの少なくともい
くつかによる前記システム・バスへのアクセスのアービ
トレーションに専用の複数の導線を含み、該複数の導線
の１本が優先使用信号を伝える、 ｅ）最小の持続時間を超えるＣＰＵローカル・バス・サ
イクルに応答する入力を備え、優先使用信号の受信に応
答して前記システム・バスへのアクセスの持続時間を制
限するのに前記アクセスをもつ機能ユニットで有効とな
る優先使用信号を生成するために前記ＣＰＵローカル・
バスに接続された出力をもつ、優先使用信号発生手段。
Ｅ．実施例 第２図は、本発明が適用できる代表的なマイクロコンピ
ュータ・システムを示す。図のように、マイクロコンピ
ュータ・システム１０は、相互接続されたいくつかの構
成要素を含んでいる。具体的には、システム・ユニット
３０は（通常のビデオ・ディスプレイなどの）モニタ２
０に接続され、それを駆動する。システム・ユニット３
０はキーボード４０やマウス５０などの入力装置にも接
続されている。印刷装置６０などの出力装置もシステム
・ユニット３０に接続することができる。最後に、シス
テム・ユニット３０は、ディスク駆動装置７０など１つ
または複数のディスク駆動装置を含んでいる。以下で説
明するように、システム・ユニット３０はキーボード４
０やマウス５０などの入力装置及びディスク駆動装置７
０などの入出力装置に応答して、モニタ２０や印刷装置
６０などの出力装置を駆動するための信号を供給する。
もちろん、当業者なら知っているように、他の通常の構
成要素も対話できる形でシステム・ユニット３０に接続
できる。本発明によれば、マイクロコンピュータ・シス
テム１０は、（以下で具体的に説明するように）キャッ
シュ・メモリ・サブシステムを含んでおり、プロセッ
サ、キャッシュ制御装置及びキャッシュ・メモリを相互
接続するＣＰＵローカル・バスがあり、キャッシュ・メ
モリ自体はバッファを介してシステム・バスに接続され
ている。システム・バスは、キーボード４０、マウス５
０、ディスク駆動装置７０、モニタ２０、印刷装置６０
などの入出力装置に接続され、それらと対話する。さら
に、本発明によれば、システム・ユニット３０は、シス
テム・バスと他の入出力装置の間を相互接続するための
マイクロ・チャンネル（ＭＴ）アーキテクチャを含む第
３のバスも含むことができる。
ュータ・システムを示す。図のように、マイクロコンピ
ュータ・システム１０は、相互接続されたいくつかの構
成要素を含んでいる。具体的には、システム・ユニット
３０は（通常のビデオ・ディスプレイなどの）モニタ２
０に接続され、それを駆動する。システム・ユニット３
０はキーボード４０やマウス５０などの入力装置にも接
続されている。印刷装置６０などの出力装置もシステム
・ユニット３０に接続することができる。最後に、シス
テム・ユニット３０は、ディスク駆動装置７０など１つ
または複数のディスク駆動装置を含んでいる。以下で説
明するように、システム・ユニット３０はキーボード４
０やマウス５０などの入力装置及びディスク駆動装置７
０などの入出力装置に応答して、モニタ２０や印刷装置
６０などの出力装置を駆動するための信号を供給する。
もちろん、当業者なら知っているように、他の通常の構
成要素も対話できる形でシステム・ユニット３０に接続
できる。本発明によれば、マイクロコンピュータ・シス
テム１０は、（以下で具体的に説明するように）キャッ
シュ・メモリ・サブシステムを含んでおり、プロセッ
サ、キャッシュ制御装置及びキャッシュ・メモリを相互
接続するＣＰＵローカル・バスがあり、キャッシュ・メ
モリ自体はバッファを介してシステム・バスに接続され
ている。システム・バスは、キーボード４０、マウス５
０、ディスク駆動装置７０、モニタ２０、印刷装置６０
などの入出力装置に接続され、それらと対話する。さら
に、本発明によれば、システム・ユニット３０は、シス
テム・バスと他の入出力装置の間を相互接続するための
マイクロ・チャンネル（ＭＴ）アーキテクチャを含む第
３のバスも含むことができる。
第１図は、本発明の１実施例のマイクロコンピュータ・
システムの構成図である。ＣＰＵローカル・バス２３０
（データ線、アドレス線及び制御線を含む）は、（８０
３８６などの）マイクロプロセッサ２２５、（８２３８
５キャッシュ制御装置を含む）キャッシュ制御装置２６
０及びランダム・アクセス・キャッシュ・メモリ２５５
の接続を行なう。ＣＰＵローカル・バス２３０にはバッ
ファ２４０も接続されている。バッファ２４０はそれ自
体システム・バス２５０に接続され、システム・バス２
５０はやはりアドレス線、データ線及び制御線を含んで
いる。システム・バス２５０は、バッファ２４０と他の
バッファ２５３の間にある。システム・バス２５０は、
バス制御／タイミング装置２６５及びＤＭＡ制御装置３
２５にも接続されている。アービトレーション制御バス
３４０はバス制御／タイミング装置２６５とアービトレ
ーション監視機構３３５を接続する。主記憶装置３５０
も、システム・バス２５０に接続されている。主記憶装
置は、メモリ制御装置３５１、アドレス・マルチプレク
サ３５２及びデータ・バッファ３５３を含んでいる。こ
れらの要素は、第１図に示すようにメモリ構成部３６１
ないし３６４と相互接続されている。
システムの構成図である。ＣＰＵローカル・バス２３０
（データ線、アドレス線及び制御線を含む）は、（８０
３８６などの）マイクロプロセッサ２２５、（８２３８
５キャッシュ制御装置を含む）キャッシュ制御装置２６
０及びランダム・アクセス・キャッシュ・メモリ２５５
の接続を行なう。ＣＰＵローカル・バス２３０にはバッ
ファ２４０も接続されている。バッファ２４０はそれ自
体システム・バス２５０に接続され、システム・バス２
５０はやはりアドレス線、データ線及び制御線を含んで
いる。システム・バス２５０は、バッファ２４０と他の
バッファ２５３の間にある。システム・バス２５０は、
バス制御／タイミング装置２６５及びＤＭＡ制御装置３
２５にも接続されている。アービトレーション制御バス
３４０はバス制御／タイミング装置２６５とアービトレ
ーション監視機構３３５を接続する。主記憶装置３５０
も、システム・バス２５０に接続されている。主記憶装
置は、メモリ制御装置３５１、アドレス・マルチプレク
サ３５２及びデータ・バッファ３５３を含んでいる。こ
れらの要素は、第１図に示すようにメモリ構成部３６１
ないし３６４と相互接続されている。
別のバッファ２６７が、システム・バス２５０とＩ／Ｏ
バス２７０の間に接続されている。Ｉ／Ｏバス２７０
は、アドレス線、データ線及び制御線を含んでいる。Ｉ
／Ｏバス２７０に沿って（モニタ２０を駆動するのに使
用される）ディスプレイ・アダプタ２７５、クロック２
８０、追加のランダム・アクセス・メモリ２８５、（逐
次入出力動作に使用される）ＲＳ２３２アダプタ２９
０、（印刷装置６０を駆動するのに使用できる）印刷装
置アダプタ２９５、タイマ３００、（ディスク駆動装置
７０と協働する）ディスケット・アダプタ３０５、割込
み制御装置３１０、読取り専用メモリ３１５など、様々
な入出力アダプタやその他の構成装置が接続されてい
る。バッファ２５３は、マイクロ・チャンネル（ＴＭ）
ソケットで代表されるマイクロ・チャンネル（ＴＭ）バ
ス３２０など任意の機能バスとシステム・バス２５０の
間のインターフェースをもたらす。メモリ３３１などの
装置をバス３２０に接続することができる。
バス２７０の間に接続されている。Ｉ／Ｏバス２７０
は、アドレス線、データ線及び制御線を含んでいる。Ｉ
／Ｏバス２７０に沿って（モニタ２０を駆動するのに使
用される）ディスプレイ・アダプタ２７５、クロック２
８０、追加のランダム・アクセス・メモリ２８５、（逐
次入出力動作に使用される）ＲＳ２３２アダプタ２９
０、（印刷装置６０を駆動するのに使用できる）印刷装
置アダプタ２９５、タイマ３００、（ディスク駆動装置
７０と協働する）ディスケット・アダプタ３０５、割込
み制御装置３１０、読取り専用メモリ３１５など、様々
な入出力アダプタやその他の構成装置が接続されてい
る。バッファ２５３は、マイクロ・チャンネル（ＴＭ）
ソケットで代表されるマイクロ・チャンネル（ＴＭ）バ
ス３２０など任意の機能バスとシステム・バス２５０の
間のインターフェースをもたらす。メモリ３３１などの
装置をバス３２０に接続することができる。
第８図ないし第１１図は、アービトレーション機構を説
明するのに有用である。第８図を参照すると、アービト
レーション監視機構３３５とローカル・アービトレーシ
ョン・ユニット３３６（すべてのローカル・アービトレ
ーション・ユニットを代表する）が示されている。一般
に、装置がデータを転送するためにシステム・バス２５
０へのアクセスを必要とするとき、ローカル・アービト
レーション・ユニット３３６は、そのアービトレーショ
ン・ユニットが関係する特定の装置から要求信号を受け
取る。要求信号は、ＰＲＥＥＭＰＴ信号に変換される。
この信号は、ローカル・アービトレーション・ユニット
によって生成され、アービトレーション・バスの優先使
用線を介してアービトレーション監視機構３３５及び各
ローカル・アービトレーション・ユニットに送られる。
本発明のこの特定の実施例では、各優先使用線はＯＲさ
れるので、どの特定の装置が要求を生成したかは、アー
ビトレーション監視機構３３５にとっては重要でないこ
とに留意されたい。アービトレーション監視機構３３５
は、１つまたは複数のローカル・アービトレーション・
ユニット３３６からの優先使用信号に応答して、当業者
に周知のリフレッシュ制御装置（図示せず）からのＨＬ
ＤＡ及び＋リフレッシュ・メモリ信号によって決定され
る適切な時間にＡＲＢ／ＧＲＡＮＴ信号を生成する。Ｈ
ＬＤＡは、単一バス・システムで、アービトレーション
監視機構３３５とＣＰＵの間で交換されたＨＬＤＡとＨ
ＲＱ（またはＨＯＬＤ）の対の１つの信号である。２重
バス・システムでは、これらの信号はアービトレーショ
ン監視機構と８２３８５の間にある。
明するのに有用である。第８図を参照すると、アービト
レーション監視機構３３５とローカル・アービトレーシ
ョン・ユニット３３６（すべてのローカル・アービトレ
ーション・ユニットを代表する）が示されている。一般
に、装置がデータを転送するためにシステム・バス２５
０へのアクセスを必要とするとき、ローカル・アービト
レーション・ユニット３３６は、そのアービトレーショ
ン・ユニットが関係する特定の装置から要求信号を受け
取る。要求信号は、ＰＲＥＥＭＰＴ信号に変換される。
この信号は、ローカル・アービトレーション・ユニット
によって生成され、アービトレーション・バスの優先使
用線を介してアービトレーション監視機構３３５及び各
ローカル・アービトレーション・ユニットに送られる。
本発明のこの特定の実施例では、各優先使用線はＯＲさ
れるので、どの特定の装置が要求を生成したかは、アー
ビトレーション監視機構３３５にとっては重要でないこ
とに留意されたい。アービトレーション監視機構３３５
は、１つまたは複数のローカル・アービトレーション・
ユニット３３６からの優先使用信号に応答して、当業者
に周知のリフレッシュ制御装置（図示せず）からのＨＬ
ＤＡ及び＋リフレッシュ・メモリ信号によって決定され
る適切な時間にＡＲＢ／ＧＲＡＮＴ信号を生成する。Ｈ
ＬＤＡは、単一バス・システムで、アービトレーション
監視機構３３５とＣＰＵの間で交換されたＨＬＤＡとＨ
ＲＱ（またはＨＯＬＤ）の対の１つの信号である。２重
バス・システムでは、これらの信号はアービトレーショ
ン監視機構と８２３８５の間にある。
装置のどれかがシステム・バス２５０の使用を求めて争
奪しようとするとき、その装置は、その装置に対応する
ローカル・アービトレーション・ユニット３３６に対す
る要求信号を生成する。ローカル・アービトレーション
・ユニット３３６は、アービトレーション・バスの／Ｐ
ＲＥＥＭＰＴ線上に優先使用信号を生成する。次に、バ
スが利用可能になったことがリフレッシュ制御装置から
の保持信号と＋リフレッシュ信号によって決定された適
切な時に、アービトレーション監視機構３３５は、各ロ
ーカル・アービトレーション・ユニット３３６へのアー
ビトレーション・バス上にＡＲＢ／ＧＲＡＮＴの＋ＡＲ
Ｂ状態を生成する。＋ＡＲＢ状態に応答して、システム
・バス２５０へのアクセスを望む各ローカル・アービト
レーション・ユニット３３６は、アービトレーション・
バスの当該の線ＡＲＢＯないしＡＲＢ３上にその優先順
位レベルをドライブする。次いで、システム・バス２５
０へのアクセスを望むローカル・アービトレーション・
ユニットは、それぞれその指定された優先順位レベルを
アービトレーション・バス上の優先順位レベルと比較
し、その優先順位レベルがアービトレーション・バス上
にドライブされたレベルより低い場合にはバスの争奪か
らおりる。すなわち、アービトレーション・サイクルの
終わりに、ローカル・アービトレーション・ユニットの
うちそのアービトレーション・サイクル中で最高の優先
順位レベルをもつ１つのユニットだけがバスを争奪する
状態にとどまり、したがってＡＲＢ／ＧＲＡＮＴ線を介
してアービトレーション監視機構３３５からＧＲＡＮＴ
状態を受け取ったとき、バスの制御権を得る。
奪しようとするとき、その装置は、その装置に対応する
ローカル・アービトレーション・ユニット３３６に対す
る要求信号を生成する。ローカル・アービトレーション
・ユニット３３６は、アービトレーション・バスの／Ｐ
ＲＥＥＭＰＴ線上に優先使用信号を生成する。次に、バ
スが利用可能になったことがリフレッシュ制御装置から
の保持信号と＋リフレッシュ信号によって決定された適
切な時に、アービトレーション監視機構３３５は、各ロ
ーカル・アービトレーション・ユニット３３６へのアー
ビトレーション・バス上にＡＲＢ／ＧＲＡＮＴの＋ＡＲ
Ｂ状態を生成する。＋ＡＲＢ状態に応答して、システム
・バス２５０へのアクセスを望む各ローカル・アービト
レーション・ユニット３３６は、アービトレーション・
バスの当該の線ＡＲＢＯないしＡＲＢ３上にその優先順
位レベルをドライブする。次いで、システム・バス２５
０へのアクセスを望むローカル・アービトレーション・
ユニットは、それぞれその指定された優先順位レベルを
アービトレーション・バス上の優先順位レベルと比較
し、その優先順位レベルがアービトレーション・バス上
にドライブされたレベルより低い場合にはバスの争奪か
らおりる。すなわち、アービトレーション・サイクルの
終わりに、ローカル・アービトレーション・ユニットの
うちそのアービトレーション・サイクル中で最高の優先
順位レベルをもつ１つのユニットだけがバスを争奪する
状態にとどまり、したがってＡＲＢ／ＧＲＡＮＴ線を介
してアービトレーション監視機構３３５からＧＲＡＮＴ
状態を受け取ったとき、バスの制御権を得る。
次に第９図及び第１０図を参照すると、アービトレーシ
ョン監視機構３３５のより詳しい回路が示されている。
アービトレーション監視機構３３５は、カウンタ３１な
いし３４、ＯＲゲート３５、ＯＲゲート３６、ＮＡＮＤ
ゲート３７、インバータ３８及びＯＲゲート３９を含む
修正ジョンソン・リング・タイミング・チェーンを含ん
でいる。ＣＰＵ２２５がバスを「所有」しているがそれ
を使用しない遊休状態からバスが出発すると仮定して、
以下で第１１図のタイミング図に関連して回路動作を説
明する。上記の状態では、ＡＲＢ／ＧＲＡＮＴは活動状
態で低レベルにあり、アービトレーション優先順位レベ
ルＡＲＢ０ないしＡＲＢ３がすべて１の値をもつ。修正
ジョンソン・リング・タイミング・チェーンは、ＯＲゲ
ート３６とＮＡＮＤゲート３７を介して＋ＨＬＤＡ信号
によりリセットされた状態に保持される。その装置がバ
スへのアクセスを必要とするとき、／ＰＲＥＥＭＰＴ信
号が活動化される。第１０図に示すように、／ＰＲＥＥ
ＭＰＴ信号が活動状態になった結果、ゲートの出力が正
になり、プロセッサ保持要求（＋ＰＲＯＣ ＨＲＱ）信
号を表わす。ＣＰＵ２２５が他の装置によるバス転送に
干渉しないように、＋ＡＲＢＯないし＋ＡＲＢ３信号と
＋ＧＲＡＮＴ信号は、第１０図のＯＲゲートに入力され
る。＋ＰＲＯＣ ＨＲＱ信号は＋ＨＬＤＡ信号を非活動
化し、＋ＨＬＤＡは（ＯＲゲート３６から出力された）
リセット信号を、カウンタ３１ないし３４から除去させ
る。第１１図に示すように、＋ＨＬＤＡが上記のカウン
タ（ＣＮＴＲ）３１ないし３４からリセット信号を除去
するには、入力−Ｓ０、−Ｓ１、−ＣＭＤ及び−ＢＵＲ
ＳＴが非活動状態にならなければならないことを了解さ
れたい。−Ｓ０信号は、書込みサイクルを表わし、−Ｓ
１信号は読取りサイクルを表わす。−ＣＭＤ信号は、−
Ｓ０または−Ｓ１から特定の時間後に現バス・マスタに
よって生成される。−ＣＭＤは、読取りサイクル中には
読取りデータをバスに入力するようにスレーブ装置に命
令し、書込みサイクル中には書込みデータの妥当性検査
のために活動化される。
ョン監視機構３３５のより詳しい回路が示されている。
アービトレーション監視機構３３５は、カウンタ３１な
いし３４、ＯＲゲート３５、ＯＲゲート３６、ＮＡＮＤ
ゲート３７、インバータ３８及びＯＲゲート３９を含む
修正ジョンソン・リング・タイミング・チェーンを含ん
でいる。ＣＰＵ２２５がバスを「所有」しているがそれ
を使用しない遊休状態からバスが出発すると仮定して、
以下で第１１図のタイミング図に関連して回路動作を説
明する。上記の状態では、ＡＲＢ／ＧＲＡＮＴは活動状
態で低レベルにあり、アービトレーション優先順位レベ
ルＡＲＢ０ないしＡＲＢ３がすべて１の値をもつ。修正
ジョンソン・リング・タイミング・チェーンは、ＯＲゲ
ート３６とＮＡＮＤゲート３７を介して＋ＨＬＤＡ信号
によりリセットされた状態に保持される。その装置がバ
スへのアクセスを必要とするとき、／ＰＲＥＥＭＰＴ信
号が活動化される。第１０図に示すように、／ＰＲＥＥ
ＭＰＴ信号が活動状態になった結果、ゲートの出力が正
になり、プロセッサ保持要求（＋ＰＲＯＣ ＨＲＱ）信
号を表わす。ＣＰＵ２２５が他の装置によるバス転送に
干渉しないように、＋ＡＲＢＯないし＋ＡＲＢ３信号と
＋ＧＲＡＮＴ信号は、第１０図のＯＲゲートに入力され
る。＋ＰＲＯＣ ＨＲＱ信号は＋ＨＬＤＡ信号を非活動
化し、＋ＨＬＤＡは（ＯＲゲート３６から出力された）
リセット信号を、カウンタ３１ないし３４から除去させ
る。第１１図に示すように、＋ＨＬＤＡが上記のカウン
タ（ＣＮＴＲ）３１ないし３４からリセット信号を除去
するには、入力−Ｓ０、−Ｓ１、−ＣＭＤ及び−ＢＵＲ
ＳＴが非活動状態にならなければならないことを了解さ
れたい。−Ｓ０信号は、書込みサイクルを表わし、−Ｓ
１信号は読取りサイクルを表わす。−ＣＭＤ信号は、−
Ｓ０または−Ｓ１から特定の時間後に現バス・マスタに
よって生成される。−ＣＭＤは、読取りサイクル中には
読取りデータをバスに入力するようにスレーブ装置に命
令し、書込みサイクル中には書込みデータの妥当性検査
のために活動化される。
次の（２０MHZ）クロック・パルスで、＋ＨＬＤＡが非
活動化された後、カウンタ３１の出力がセットされて、
アービトレーション・タイミング周期を示すＯＲゲート
３９の出力を高レベル（＋ＡＲＢ）にする。ＯＲゲート
３９の出力は、カウンタ３４の出力が高レベルになった
後カウンタ３３の出力が低レベルになるまで、高レベル
に留まる。これによって、ＡＲＢ／ＧＲＡＮＴ信号の３
００ナノ秒タイミング・パルスが確立される。カウンタ
３４からの出力は、−Ｓ０または−Ｓ１を活動化するこ
とによって装置がバス・サイクルを開始するまでセット
されたままとなる。次いで、その出力がリセットされ、
カウンタ３１ないし３４は、現バス・サイクルの終わり
に再びタイミングを開始する準備ができる。バス・サー
ビスを要求する装置がない場合、バスは遊休状態に戻
り、制御権はプロセッサに戻る。ＨＬＤＡは再び活動化
され、バスはプロセッサ動作に利用できる状態になる。
活動化された後、カウンタ３１の出力がセットされて、
アービトレーション・タイミング周期を示すＯＲゲート
３９の出力を高レベル（＋ＡＲＢ）にする。ＯＲゲート
３９の出力は、カウンタ３４の出力が高レベルになった
後カウンタ３３の出力が低レベルになるまで、高レベル
に留まる。これによって、ＡＲＢ／ＧＲＡＮＴ信号の３
００ナノ秒タイミング・パルスが確立される。カウンタ
３４からの出力は、−Ｓ０または−Ｓ１を活動化するこ
とによって装置がバス・サイクルを開始するまでセット
されたままとなる。次いで、その出力がリセットされ、
カウンタ３１ないし３４は、現バス・サイクルの終わり
に再びタイミングを開始する準備ができる。バス・サー
ビスを要求する装置がない場合、バスは遊休状態に戻
り、制御権はプロセッサに戻る。ＨＬＤＡは再び活動化
され、バスはプロセッサ動作に利用できる状態になる。
第３図は、マイクロプロセッサ２２５などの８０３８６
ＣＰＵとアービトレーション監視機構３３５の間の相互
接続を示す。アービトレーション監視機構３３５の右側
に供給される入出力信号については、前記出願に記載さ
れている。具体的には、出力信号ＡＲＢ／ＧＲＡＮＴ
は、アービトレーション機構がアービトレーション状態
（その間に、システム資源へのアクセスを争奪する装置
がアービトレーション導線にその優先順位レベルを入力
できる）にあるか、それとも許可階段（その間に、共通
資源へのアクセス権を獲得した装置がアクセスを争奪し
ていた他の装置を排除してその資源を利用できる）にあ
るかを規定する信号である。アービトレーション監視機
構３３５への他の入力信号は、すでに説明したＰＲＥＥ
ＭＰＴ信号である。最後に、ＡＲＢ［０−３］によって
表わされるアービトレーション監視機構３３５への入力
線はアービトレーション導線であり、それらは、アービ
トレーション段階の間、それ自体の優先順位レベルでア
クセスを争奪する装置によってドライブされる。アービ
トレーション監視機構３３５の左側の入出力接続は、代
表的な単一バス・マイクロコンピュータ・システムにお
ける、８０３８６との相互接続を示している。信号ＨＬ
ＤＡとＨＲＱ（しばしばＨＯＬＤとも呼ばれる）は、ア
ービトレーション監視機構３３５が８０３８６（ＨＲ
Ｑ）を排除してシステム資源へのアクセスを要求するた
めのハンドシェーキング機構である。８０３８６が肯定
応答（ＨＬＤＡ）すると、アービトレーション監視機構
３３５は資源へのアクセス権を分配することができる。
単一バス・マイクロコンピュータ・システムでは、ＣＰ
Ｕはそれ自体のために優先使用することができない。そ
のため、ＣＰＵが、バーストできる装置によって共通資
源から締め出されるという望ましくない可能性が増大す
る。
ＣＰＵとアービトレーション監視機構３３５の間の相互
接続を示す。アービトレーション監視機構３３５の右側
に供給される入出力信号については、前記出願に記載さ
れている。具体的には、出力信号ＡＲＢ／ＧＲＡＮＴ
は、アービトレーション機構がアービトレーション状態
（その間に、システム資源へのアクセスを争奪する装置
がアービトレーション導線にその優先順位レベルを入力
できる）にあるか、それとも許可階段（その間に、共通
資源へのアクセス権を獲得した装置がアクセスを争奪し
ていた他の装置を排除してその資源を利用できる）にあ
るかを規定する信号である。アービトレーション監視機
構３３５への他の入力信号は、すでに説明したＰＲＥＥ
ＭＰＴ信号である。最後に、ＡＲＢ［０−３］によって
表わされるアービトレーション監視機構３３５への入力
線はアービトレーション導線であり、それらは、アービ
トレーション段階の間、それ自体の優先順位レベルでア
クセスを争奪する装置によってドライブされる。アービ
トレーション監視機構３３５の左側の入出力接続は、代
表的な単一バス・マイクロコンピュータ・システムにお
ける、８０３８６との相互接続を示している。信号ＨＬ
ＤＡとＨＲＱ（しばしばＨＯＬＤとも呼ばれる）は、ア
ービトレーション監視機構３３５が８０３８６（ＨＲ
Ｑ）を排除してシステム資源へのアクセスを要求するた
めのハンドシェーキング機構である。８０３８６が肯定
応答（ＨＬＤＡ）すると、アービトレーション監視機構
３３５は資源へのアクセス権を分配することができる。
単一バス・マイクロコンピュータ・システムでは、ＣＰ
Ｕはそれ自体のために優先使用することができない。そ
のため、ＣＰＵが、バーストできる装置によって共通資
源から締め出されるという望ましくない可能性が増大す
る。
第４図は、８０３８６ＣＰＵと８２３８５キャッシュ制
御装置を使用する２重バス・マイクロコンピュータ・シ
ステムにおける、選択された相互接続を示す構成図であ
る。第４図のアービトレーション監視機構３３５の右側
の入出力接続は第３図の接続と同じであり、再度説明し
ない。第４図で重要な点は、この場合は８２３８５キャ
ッシュ制御装置がＨＲＱとＨＬＤＡ信号を授受するの
で、アービトレーション監視機構３３５の監視が、キャ
ッシュ制御装置によって実施されることである。他の装
置がない場合は、８０３８６ＣＰＵが共通資源の使用を
凍結されることがある。本発明はそのような他の機構を
提供し、かなりの程度、共通資源にアクセスする他の装
置に影響を与えずに、提供を行なう。
御装置を使用する２重バス・マイクロコンピュータ・シ
ステムにおける、選択された相互接続を示す構成図であ
る。第４図のアービトレーション監視機構３３５の右側
の入出力接続は第３図の接続と同じであり、再度説明し
ない。第４図で重要な点は、この場合は８２３８５キャ
ッシュ制御装置がＨＲＱとＨＬＤＡ信号を授受するの
で、アービトレーション監視機構３３５の監視が、キャ
ッシュ制御装置によって実施されることである。他の装
置がない場合は、８０３８６ＣＰＵが共通資源の使用を
凍結されることがある。本発明はそのような他の機構を
提供し、かなりの程度、共通資源にアクセスする他の装
置に影響を与えずに、提供を行なう。
第５図と第６図は、信号ＣＰＲＥＥＭＰＴとその先行信
号ＣＰＵＲＥＱが生成される方法を示す。
号ＣＰＵＲＥＱが生成される方法を示す。
まず第６図を参照すると、この論理回路はキャッシュ制
御装置２６０の一部と見なすことができる。この論理回
路は、バッファ２４０の制御部分への制御信号入力と見
なすことのできる信号ＣＰＵＲＥＱを生成するために設
けられている。制御信号ＣＰＵＲＥＱは、／ＢＵＳＣＹ
Ｃ３８６、ＲＥＡＤＹＩ、ＣＬＫ、ＲＥＳＥＴ及び／
（／Ｍ／ＩＯ＆Ａ３１）を含めて左側に示した入力から
生成される。最後の信号はコプロセッサに対する復号ア
ドレスである。信号ＢＵＳＣＹＣ３８６、ＲＥＡＤＹＩ
及び／（／ＭＯ／ＩＯ＆Ａ３１）は、たとえば、フリッ
プ・フロップ６０１が（そのＤ入力端の高入力によっ
て）セットされたとき、その出力が高レベルでＣＰＵＲ
ＥＱ信号が低レベル（活動状態）になるような活動低レ
ベル信号である。フリップ・フロップ６０１の他に、第
６図の論理回路は、ＯＲゲート６０２、３つのＡＮＤゲ
ート６０３ないし６０５及びインバータ６０６ないし６
０８を含んでいる。
御装置２６０の一部と見なすことができる。この論理回
路は、バッファ２４０の制御部分への制御信号入力と見
なすことのできる信号ＣＰＵＲＥＱを生成するために設
けられている。制御信号ＣＰＵＲＥＱは、／ＢＵＳＣＹ
Ｃ３８６、ＲＥＡＤＹＩ、ＣＬＫ、ＲＥＳＥＴ及び／
（／Ｍ／ＩＯ＆Ａ３１）を含めて左側に示した入力から
生成される。最後の信号はコプロセッサに対する復号ア
ドレスである。信号ＢＵＳＣＹＣ３８６、ＲＥＡＤＹＩ
及び／（／ＭＯ／ＩＯ＆Ａ３１）は、たとえば、フリッ
プ・フロップ６０１が（そのＤ入力端の高入力によっ
て）セットされたとき、その出力が高レベルでＣＰＵＲ
ＥＱ信号が低レベル（活動状態）になるような活動低レ
ベル信号である。フリップ・フロップ６０１の他に、第
６図の論理回路は、ＯＲゲート６０２、３つのＡＮＤゲ
ート６０３ないし６０５及びインバータ６０６ないし６
０８を含んでいる。
実質的に、ＡＮＤゲート６０３への入力は、ゼロ待ち状
態を超えて延びるがコプロセッサに専用のサイクルでは
ない、８０３８６サイクルを検出する。この条件が検出
されると、フリップ・フロップ６０１がセットされ、そ
の条件が終了したとき、クロック時間ＣＬＫ２にしかリ
セットできなくなる。ゲート６０４と６０５は、ＣＬＫ
が高レベルにありＲＥＡＤＹＩが（活動）低レベルにあ
るときフリップ・フロップ６０１をリセットするために
設けられている。この状態が発生するのはＣＰＵバス・
サイクルが完了したときである。
態を超えて延びるがコプロセッサに専用のサイクルでは
ない、８０３８６サイクルを検出する。この条件が検出
されると、フリップ・フロップ６０１がセットされ、そ
の条件が終了したとき、クロック時間ＣＬＫ２にしかリ
セットできなくなる。ゲート６０４と６０５は、ＣＬＫ
が高レベルにありＲＥＡＤＹＩが（活動）低レベルにあ
るときフリップ・フロップ６０１をリセットするために
設けられている。この状態が発生するのはＣＰＵバス・
サイクルが完了したときである。
ゼロ待ち状態を超えて延びる（かつコプロセッサ専用サ
イクルでない）ＣＰＵローカル・バス・サイクルとは、
システム・バスへのアクセスを必要とするサイクルであ
る。したがって、こうした状況のもとでＣＰＵＲＥＱが
活動状態になる、すなわち、低レベルになる。この信号
の効果を第５図に示す。
イクルでない）ＣＰＵローカル・バス・サイクルとは、
システム・バスへのアクセスを必要とするサイクルであ
る。したがって、こうした状況のもとでＣＰＵＲＥＱが
活動状態になる、すなわち、低レベルになる。この信号
の効果を第５図に示す。
第５図は、システム・バス２５０に付随する論理回路を
示す。第５図に示すように、バッファ２４０の制御部分
は（第６図に示した同じ信号によってドライブされる）
出力線ＣＰＵＲＥＱをもつ。ＣＰＵＲＥＱは、ゲート５
０１への入力であり、ゲート５０１の出力／ＣＰＲＥＥ
ＭＰＴは実際に８０３８６によって生成されるＰＲＥＥ
ＭＰＴ信号である。第５図を見るとわかるように、信号
／ＣＰＲＥＥＭＰＴは、アービトレーション監視機構３
３５への入力線の１つである優先使用導線に供給される
（第３図または第４図参照）。信号／ＣＰＲＥＥＭＰＴ
はゲート５０１ないし５０３を含めて第５図に示した論
理回路によって生成される。ゲート５０１への第２の入
力はゲート５０３の出力であり、その入力の１つはＡＲ
Ｂ／ＧＲＡＮＴ信号（アービトレーション監視機構３３
５の出力と同じ）である。もう１つの入力はＥＮＣＰＵ
ＰＲＥＥＭＰＴである。後者は８０３８６の出力であ
る。非活動状態のとき、この信号は／ＣＰＲＥＥＭＰＴ
が活動状態になるのを妨げる。すなわちＥＮＣＰＵＰＲ
ＥＥＭＰＴは非活動状態のとき、８０３８６は優先使用
できない。ＥＮＣＰＵＰＲＥＥＭＰＴは、他のシステム
装置またはソフトウェアあるいはその両方の要件に応じ
て、ユーザ設定可能スイッチまたはソフトウェア・スイ
ッチによって制御される。通常の状況のもとでは、ＥＮ
ＣＰＵＰＲＥＥＭＰＴは活動状態であり、したがって、
８０３８６は優先使用ができる。ＡＲＢ／ＧＲＡＮＴ
が、アービトレーション処理が許可段階にあること（Ｅ
ＮＣＰＵＰＲＥＥＭＰＴが活動状態にある。）を示すと
き、ゲート５０３の出力が活動状態になる。ゲート５０
３の活動出力は活動ＣＰＵＲＥＱとあいまって、活動／
ＣＰＲＥＥＭＰＴの生成を可能にする。ゲート５０３は
アービトレーション段階の間に活動／ＣＰＲＥＥＭＰＴ
の生成を妨げ、アービトレーション処理の許可段階の間
だけ活動／ＣＰＲＥＥＭＰＴを使用可能にする。ゲート
５０２は、アービトレーション導線の状態を監視するた
めに使用され、すべての導線が高レベル（活動状態）
で、他の装置がバスに対してアービトレーションを行な
っていない、すなわちＣＰＵが共通資源を所有している
ことを示す場合、活動／ＣＰＲＥＥＭＰＴの生成を妨げ
る。
示す。第５図に示すように、バッファ２４０の制御部分
は（第６図に示した同じ信号によってドライブされる）
出力線ＣＰＵＲＥＱをもつ。ＣＰＵＲＥＱは、ゲート５
０１への入力であり、ゲート５０１の出力／ＣＰＲＥＥ
ＭＰＴは実際に８０３８６によって生成されるＰＲＥＥ
ＭＰＴ信号である。第５図を見るとわかるように、信号
／ＣＰＲＥＥＭＰＴは、アービトレーション監視機構３
３５への入力線の１つである優先使用導線に供給される
（第３図または第４図参照）。信号／ＣＰＲＥＥＭＰＴ
はゲート５０１ないし５０３を含めて第５図に示した論
理回路によって生成される。ゲート５０１への第２の入
力はゲート５０３の出力であり、その入力の１つはＡＲ
Ｂ／ＧＲＡＮＴ信号（アービトレーション監視機構３３
５の出力と同じ）である。もう１つの入力はＥＮＣＰＵ
ＰＲＥＥＭＰＴである。後者は８０３８６の出力であ
る。非活動状態のとき、この信号は／ＣＰＲＥＥＭＰＴ
が活動状態になるのを妨げる。すなわちＥＮＣＰＵＰＲ
ＥＥＭＰＴは非活動状態のとき、８０３８６は優先使用
できない。ＥＮＣＰＵＰＲＥＥＭＰＴは、他のシステム
装置またはソフトウェアあるいはその両方の要件に応じ
て、ユーザ設定可能スイッチまたはソフトウェア・スイ
ッチによって制御される。通常の状況のもとでは、ＥＮ
ＣＰＵＰＲＥＥＭＰＴは活動状態であり、したがって、
８０３８６は優先使用ができる。ＡＲＢ／ＧＲＡＮＴ
が、アービトレーション処理が許可段階にあること（Ｅ
ＮＣＰＵＰＲＥＥＭＰＴが活動状態にある。）を示すと
き、ゲート５０３の出力が活動状態になる。ゲート５０
３の活動出力は活動ＣＰＵＲＥＱとあいまって、活動／
ＣＰＲＥＥＭＰＴの生成を可能にする。ゲート５０３は
アービトレーション段階の間に活動／ＣＰＲＥＥＭＰＴ
の生成を妨げ、アービトレーション処理の許可段階の間
だけ活動／ＣＰＲＥＥＭＰＴを使用可能にする。ゲート
５０２は、アービトレーション導線の状態を監視するた
めに使用され、すべての導線が高レベル（活動状態）
で、他の装置がバスに対してアービトレーションを行な
っていない、すなわちＣＰＵが共通資源を所有している
ことを示す場合、活動／ＣＰＲＥＥＭＰＴの生成を妨げ
る。
したがって、第５図と第６図に示す論理回路によって、
コプロセッサ専用でなく最小の持続時間（ゼロ待ち時
間）を超えて延びるＣＰＵローカル・バスのサイクルの
間、アービトレーション機構がその許可段階にある場
合、ＣＰＵは優先使用する。この優先使用の効果につい
ては、後で第７Ａ図ないし第７Ｅ図に関連して説明す
る。
コプロセッサ専用でなく最小の持続時間（ゼロ待ち時
間）を超えて延びるＣＰＵローカル・バスのサイクルの
間、アービトレーション機構がその許可段階にある場
合、ＣＰＵは優先使用する。この優先使用の効果につい
ては、後で第７Ａ図ないし第７Ｅ図に関連して説明す
る。
第７Ａ図ないし第７Ｅ図は、前記の特願昭６３−２２１
７７号の第４図と類似しており、以下のことを示す。
７７号の第４図と類似しており、以下のことを示す。
１）バースト装置がシステム・バスを使用すること（ａ
−ｄ）、 ２）ＰＲＥＥＭＰＴ信号を使って通常の装置がその装置
を優先使用すること（ｂ−ｈ）、 ３）／ＣＰＲＥＥＭＰＴ信号を使ってＣＰＵがバスを獲
得すること（ｋ−ｈ）、 ４）ＣＰＵがバスを使用するのと同時に、他の装置によ
るバスの使用についてアービトレーションを行なうこと
（ｍ）。
−ｄ）、 ２）ＰＲＥＥＭＰＴ信号を使って通常の装置がその装置
を優先使用すること（ｂ−ｈ）、 ３）／ＣＰＲＥＥＭＰＴ信号を使ってＣＰＵがバスを獲
得すること（ｋ−ｈ）、 ４）ＣＰＵがバスを使用するのと同時に、他の装置によ
るバスの使用についてアービトレーションを行なうこと
（ｍ）。
具体的には、例として、第７Ｄ図の（ａ）に示すように
バースト方式の装置がシステム・バスの制御権を獲得し
たと仮定する。システム・バスに沿った他の装置がＰＲ
ＥＥＭＰＴを表明すると（ｂ）、現在制御下にあるバー
スト装置は第７Ｃ図の（ｃ）に示すようにその現在の転
送を完了する。現在の転送が完了すると、システム・バ
スの制御権を放棄するバースト装置は、第７図Ｄの
（ｄ）に示すようにバースト線からそのバースト信号を
除去する。このバースト装置は、次のアービトレーショ
ン・サイクルには参加しない。次いでアービトレーショ
ン監視機構３３５が、ＡＲＢ／ＧＲＡＮＴをＡＲＢ状態
（第７Ａ図の（ｅ））にする。この同じ遷移は、別のア
ービトレーション・サイクルの始めを表わし、システム
・バスのアービトレーションが第７Ｂ図の（ｆ）で始ま
る。ＡＲＢ／ＧＲＡＮＴ信号が低レベルになった後、第
７Ａ図の（ｇ）に示すように、システム・バスの制御権
が新しい装置に与えられる。システム・バスの制御権を
獲得した新しい装置は、第７Ｅ図の（ｈ）に示すよう
に、許可信号に応答してそのＰＲＥＥＭＰＴ信号を除去
する。
バースト方式の装置がシステム・バスの制御権を獲得し
たと仮定する。システム・バスに沿った他の装置がＰＲ
ＥＥＭＰＴを表明すると（ｂ）、現在制御下にあるバー
スト装置は第７Ｃ図の（ｃ）に示すようにその現在の転
送を完了する。現在の転送が完了すると、システム・バ
スの制御権を放棄するバースト装置は、第７図Ｄの
（ｄ）に示すようにバースト線からそのバースト信号を
除去する。このバースト装置は、次のアービトレーショ
ン・サイクルには参加しない。次いでアービトレーショ
ン監視機構３３５が、ＡＲＢ／ＧＲＡＮＴをＡＲＢ状態
（第７Ａ図の（ｅ））にする。この同じ遷移は、別のア
ービトレーション・サイクルの始めを表わし、システム
・バスのアービトレーションが第７Ｂ図の（ｆ）で始ま
る。ＡＲＢ／ＧＲＡＮＴ信号が低レベルになった後、第
７Ａ図の（ｇ）に示すように、システム・バスの制御権
が新しい装置に与えられる。システム・バスの制御権を
獲得した新しい装置は、第７Ｅ図の（ｈ）に示すよう
に、許可信号に応答してそのＰＲＥＥＭＰＴ信号を除去
する。
少し経ってから、第７Ａ図ないし第７Ｅ図の例でＣＰＵ
ローカル・バス２３０に反映された条件に基づいて、Ｃ
ＰＵは、ＰＲＥＥＭＰＴ（第７Ｅ図の（ｋ））中に反映
された／ＣＰＲＥＥＭＰＴを表明する。すでに説明した
が、その結果、第７Ａ図の（ｌ）に示すように新しいア
ービトレーション・サイクルが始まる。第７Ａ図に示す
ように、アービトレーション・サイクルは（１−Ｏ）か
ら延びる。このアービトレーション・サイクルの間、Ｃ
ＰＵは実際にシステム・バスを利用する。そのサイクル
の始めには、ＣＰＵはそのＰＲＥＥＭＰＴ信号（第７Ｅ
図の（ｎ））の表明を解除する。ＣＰＵがシステム・バ
スを使用中、システム・バスへのアクセスを争奪する他
の装置は、第７Ｂ図の（ｍ）で始まるその資源のアービ
トレーションを行なう。ＣＰＵサイクルの終わりに、Ｃ
ＰＵがシステム・バスの使用を終了したとき（ｏ）新し
いアービトレーションが完了し、その後すぐに、他の装
置（システム・バスへのアクセスを争奪している装置が
ある場合）が第７Ａ図の（ｏ）で始まる期間、その資源
を利用することができる。
ローカル・バス２３０に反映された条件に基づいて、Ｃ
ＰＵは、ＰＲＥＥＭＰＴ（第７Ｅ図の（ｋ））中に反映
された／ＣＰＲＥＥＭＰＴを表明する。すでに説明した
が、その結果、第７Ａ図の（ｌ）に示すように新しいア
ービトレーション・サイクルが始まる。第７Ａ図に示す
ように、アービトレーション・サイクルは（１−Ｏ）か
ら延びる。このアービトレーション・サイクルの間、Ｃ
ＰＵは実際にシステム・バスを利用する。そのサイクル
の始めには、ＣＰＵはそのＰＲＥＥＭＰＴ信号（第７Ｅ
図の（ｎ））の表明を解除する。ＣＰＵがシステム・バ
スを使用中、システム・バスへのアクセスを争奪する他
の装置は、第７Ｂ図の（ｍ）で始まるその資源のアービ
トレーションを行なう。ＣＰＵサイクルの終わりに、Ｃ
ＰＵがシステム・バスの使用を終了したとき（ｏ）新し
いアービトレーションが完了し、その後すぐに、他の装
置（システム・バスへのアクセスを争奪している装置が
ある場合）が第７Ａ図の（ｏ）で始まる期間、その資源
を利用することができる。
／ＣＰＲＥＥＭＰＴ信号は、ＣＰＵバス・サイクルが所
定の持続時間を超えて（たとえば、ゼロ待ち状態を超え
て）延びるときだけ活動状態にある。アービトレーショ
ン段階（ＡＲＢ／ＧＲＡＮＴが高レベル）の間、ＣＰＵ
キャッシュ制御装置２６０は、監視機構３３５がＨＲＱ
を低レベルにすることによって保持状態から解放され、
１つまたは複数のサイクルを走行させることができるよ
うになる。
定の持続時間を超えて（たとえば、ゼロ待ち状態を超え
て）延びるときだけ活動状態にある。アービトレーショ
ン段階（ＡＲＢ／ＧＲＡＮＴが高レベル）の間、ＣＰＵ
キャッシュ制御装置２６０は、監視機構３３５がＨＲＱ
を低レベルにすることによって保持状態から解放され、
１つまたは複数のサイクルを走行させることができるよ
うになる。
優先使用機構を使ってシステム・バスを使用することが
できるＣＰＵサイクルの完了は、ＲＥＡＤＹＩが活動状
態でＣＬＫが高レベルになることによって検出される。
第６図の論理回路により、これらの条件下で、フリップ
・フロップ６０１がリセットされ、ＣＰＵＲＥＱが非活
動状態になる。
できるＣＰＵサイクルの完了は、ＲＥＡＤＹＩが活動状
態でＣＬＫが高レベルになることによって検出される。
第６図の論理回路により、これらの条件下で、フリップ
・フロップ６０１がリセットされ、ＣＰＵＲＥＱが非活
動状態になる。
上記に引用した論理式を下記に再掲する。本明細書で
は、記号は以下に示す意味をもつ。
は、記号は以下に示す意味をもつ。
論理式 /BREADY385＝/BUSCYC385 & /BREADY & MISS1 (1) /BT2：＝BUSCYC385 & PIPECYC385 & BADS & CLK & BT2 (2) +BUSCYC385 & /PIRECYC385 & BADS & CLK & NACACHE & BT2 +MISS1 & /BUSCYC385 & /BADS & /(BW/R) & CLK & NCA & /BREADY +/MISS1 & /BREADY & /BUSCYC385 & CLK +/BT2 & /BREADY & NACACHE +/CLK & /BT2 /BUFWREND：＝WBS & /BUSCYC385 & /BREADY & CLK (3) /BUSCYC385：＝BUSCYC385 & /BADS & CLK (4) +BUSCYC385 & /PIPECYC385 & CLK +BUSCYC385 & /BT2 & CLK +/BUSCYC385 & BREADY +/BUSCYC385 & /CLK /BUSCYC 386：＝BUSCYC386 & /ADS & CLK & /RESET (5) +BUSCYC386 & /PIPECYC386 & CLK & /RESET +/BUSCYC386 & CPUREADY & /RESET +/BUSCYC386 & /CLK & /RESET /CPUNA：＝/MISS1 & CLK & CPUNA & /NACACHE (6) +/MISS1 & CLK & CPUNA & /BREADY & /BUSCYC385 +/CPUNA & /CLK +/CPUNA & /MISS1 & CLK +/CPUNA & CLK & BREADY +/CPUNA & BUSCYC385 & NACACHE & CLK LEAB：＝/LEAB & /BUSCYC386 & /CPUREADY & (W/R) & CLK & ADS (7) +LEAB & BUFWREND & /CLK +LEAB & WBS & CLK +/MISS1：＝MISS1 & BUSCYC385 & CPUNA & /BADS & /(BW/R) & CLK & NCA (8) +MISS1 & BUSCYC385 & /BADS & /(BW/R) & CLK & NCA & /BREADY +/MISSI & /CLK +/MISS1 & BREADY /PIPECYC385：＝PIPECYC385 & /BADS & BUSCYC385 & CLK & /BREADY (9) +PIPECYC385 & /MISS1 & BT2 & /BUSCYC385 & CLK & /BREADY +/PIPECYC385 & /CLK /PIPECYC386：＝ (10) PIPECYC386 & /ADS & CLK & /CPUREADY & /RESET & /BUSCYC386 +/PIPECYC386 & /CLK & /RESET /CPUREADY＝/READYO & /(W/R) (11) +/BRDYEN & /BREADY & MISS1 & /BUSCYC385 +/READYO387 +/BREADY385 & (W/R) & /LEAB +/READYO & (W/R) & NCA +/RDY387PAL 上記の論理式で、以下の信号は、引用したインテルの出
版物に記載または参照されている。
版物に記載または参照されている。
ＡＤＳ ＢＡＤＳ ＢＲＤＹＥＮ ＢＲＥＡＤＹ （ＢＷ／Ｒ） 実際にはＢＷ／Ｒと呼ばれる。括弧は
項全体が１つの信号であることを示すために使用され
る。
項全体が１つの信号であることを示すために使用され
る。
ＣＬＫ ＲＥＡＤＹＯ ＲＥＳＥＴ ＷＢＳ （Ｗ／Ｒ） 実際にはＷ／Ｒと呼ばれる。括弧は項全
体が１つの信号であることを示すために使用される。
体が１つの信号であることを示すために使用される。
ＡＤＳは、活動状態のとき、ＣＰＵローカル・バス２３
０上の有効アドレスを示す。ＢＡＤＳは、活動状態のと
き、システム・バス２５０上の有効アドレスを示す。Ｂ
ＲＤＹＥＮは、ＲＥＡＤＹ信号に先行する８２３８５の
出力である。ＢＲＥＡＤＹは、システム・バス２５０か
らＣＰＵローカル・バス２３０への作動可能信号であ
る。ＢＷ／Ｒはシステム・バス２５０の書込みまたは読
取りを定義する。ＣＬＫは、プロセッサ２２５と同期さ
れたプロセッサ・クロック信号である。ＲＥＡＤＹＯ
は、作動可能信号の１つで８２３８５の他の出力であ
る。ＲＥＳＥＴは自明である。ＷＢＳは書込みバッファ
の状態を示す。（Ｗ／Ｒ）はＣＰＵローカル・バス２３
０に対する通信の書込みまたは読取り信号である。
０上の有効アドレスを示す。ＢＡＤＳは、活動状態のと
き、システム・バス２５０上の有効アドレスを示す。Ｂ
ＲＤＹＥＮは、ＲＥＡＤＹ信号に先行する８２３８５の
出力である。ＢＲＥＡＤＹは、システム・バス２５０か
らＣＰＵローカル・バス２３０への作動可能信号であ
る。ＢＷ／Ｒはシステム・バス２５０の書込みまたは読
取りを定義する。ＣＬＫは、プロセッサ２２５と同期さ
れたプロセッサ・クロック信号である。ＲＥＡＤＹＯ
は、作動可能信号の１つで８２３８５の他の出力であ
る。ＲＥＳＥＴは自明である。ＷＢＳは書込みバッファ
の状態を示す。（Ｗ／Ｒ）はＣＰＵローカル・バス２３
０に対する通信の書込みまたは読取り信号である。
以下の信号は、式（１）−（１１）で定義される。
ＢＲＥＡＤＹ３８５ ＢＴ２ ＢＵＦＷＲＥＮＤ ＢＵＳＣＹＣ３８５ ＢＵＳＣＹＣ３８６ ＣＰＵＮＡ ＬＥＡＢ ＭＩＳＳ１ ＰＩＰＥＣＹＣ３８５ ＰＩＰＥＣＹＣ３８６ ＣＰＵＲＥＡＤＹ 定義された信号に関して、信号ＮＣＡ、ＮＡＣＡＣＨ
Ｅ、ＲＥＡＤＹＯ３８７及びＲＤＹ３８７ＰＡＬは引用
したインテル出版物に記載または参照されている。
Ｅ、ＲＥＡＤＹＯ３８７及びＲＤＹ３８７ＰＡＬは引用
したインテル出版物に記載または参照されている。
ＢＲＥＡＤＹ３８５は、ＢＲＥＡＤＹのような信号で、
実際に構成したある実施例では、６４Ｋキャッシュを収
容するように修正した。
実際に構成したある実施例では、６４Ｋキャッシュを収
容するように修正した。
ＢＴ２は、システム・バス２５０の状態を反映する。状
態ＢＴ２は、引用したインテル出版物で定義されている
状態である。
態ＢＴ２は、引用したインテル出版物で定義されている
状態である。
ＢＵＦＷＲＥＮＤは、緩衝書込みサイクルの終わりを表
わす。
わす。
ＢＵＳＣＹＣ３８５も、システム・バス２５０の状態を
反映する。この信号はバス状態ＢＴＩ、ＢＴ１、ＢＴ１
Ｐで高レベルであり、バス状態ＢＴ２、ＢＴ２Ｐ、ＢＴ
２Ｉで低レベルである（これらは引用したインテル出版
物で参照されているバス状態である）。
反映する。この信号はバス状態ＢＴＩ、ＢＴ１、ＢＴ１
Ｐで高レベルであり、バス状態ＢＴ２、ＢＴ２Ｐ、ＢＴ
２Ｉで低レベルである（これらは引用したインテル出版
物で参照されているバス状態である）。
ＢＵＳＣＹＣ３８６は、ＣＰＵローカル・バス２３０の
状態ＴＩ，Ｔ１，Ｔ１Ｐ、Ｔ２Ｉの間は高レベルで、Ｔ
２の間は低レベルである。Ｔ２Ｉが最初に発生しない場
合、Ｔ２Ｐでも低レベルである。
状態ＴＩ，Ｔ１，Ｔ１Ｐ、Ｔ２Ｉの間は高レベルで、Ｔ
２の間は低レベルである。Ｔ２Ｉが最初に発生しない場
合、Ｔ２Ｐでも低レベルである。
ＣＰＵＮＡは、８０３８６にパイプライン式動作をさせ
る信号である。
る信号である。
ＬＥＡＢは、記録された書込みに対する（バッファ２４
０への）ラッチ・エネーブル信号である。
０への）ラッチ・エネーブル信号である。
ＭＩＳＳ１は、活動状態のときキャッシュ記憶可能装置
に対する６４ビット読取りを扱うための２重サイクルの
最初のサイクルを定義する。
に対する６４ビット読取りを扱うための２重サイクルの
最初のサイクルを定義する。
ＰＩＰＥＣＹＣ３８５は、（引用したインテル出版物に
参照されている２重サイクルである）ＢＴ１Ｐの間は活
動状態である。
参照されている２重サイクルである）ＢＴ１Ｐの間は活
動状態である。
ＰＩＰＥＣＹＣ３８６は、ＣＰＵローカル・バス２３０
の状態Ｔ１Ｐの間は低レベルである。
の状態Ｔ１Ｐの間は低レベルである。
ＣＰＵＲＥＡＤＹは、８０３８６への作動可能入力であ
る。
る。
ＮＣＡは、ＣＰＵローカル・バス２３０上のアドレス構
成要素を復号することによって生成される信号であり、
活動状態のとき、キャッシュ記憶不能アクセスを反映す
る。キャッシュ記憶の可否はタグ構成要素（Ａ３１ない
しＡ１７）によって決定され、どのタグがキャッシュ記
憶不能アドレスではなくてキャッシュ記憶可能なことを
示すかを定義するプログラマブル情報である。
成要素を復号することによって生成される信号であり、
活動状態のとき、キャッシュ記憶不能アクセスを反映す
る。キャッシュ記憶の可否はタグ構成要素（Ａ３１ない
しＡ１７）によって決定され、どのタグがキャッシュ記
憶不能アドレスではなくてキャッシュ記憶可能なことを
示すかを定義するプログラマブル情報である。
ＮＡＣＡＣＨＥはＢＮＡ信号と類似の信号である。ＢＮ
Ａは、ＣＰＵローカル・バス２３０からの次のアドレス
を要求するシステム生成信号であり、引用したインテル
出版物に参照されている。ＮＡＣＡＣＨＥとＢＮＡの違
いは、ＢＮＡは３２Ｋキャッシュ用に作成されるが、Ｎ
ＡＣＡＣＨＥは６４Ｋキャッシュ用に作成される点だけ
である。インテル出版物に引用されているようにキャッ
シュ・メモリが２３Ｋの場合、本明細書で参照したＮＡ
ＣＡＣＨＥは信号の代わりにＢＮＡ信号を使用すること
ができる。
Ａは、ＣＰＵローカル・バス２３０からの次のアドレス
を要求するシステム生成信号であり、引用したインテル
出版物に参照されている。ＮＡＣＡＣＨＥとＢＮＡの違
いは、ＢＮＡは３２Ｋキャッシュ用に作成されるが、Ｎ
ＡＣＡＣＨＥは６４Ｋキャッシュ用に作成される点だけ
である。インテル出版物に引用されているようにキャッ
シュ・メモリが２３Ｋの場合、本明細書で参照したＮＡ
ＣＡＣＨＥは信号の代わりにＢＮＡ信号を使用すること
ができる。
ＲＥＡＤＹＯ３８７は、８０３８７数値演算コプロセッ
サの作動可能出力である。
サの作動可能出力である。
ＲＤＹ３８７ＰＡＬは、８０３８７数値演算コプロセッ
サがないときシステム動作が妨げられることを防止する
ため数値演算コプロセッサが導入されていない場合に使
用される外部論理回路の出力である。
サがないときシステム動作が妨げられることを防止する
ため数値演算コプロセッサが導入されていない場合に使
用される外部論理回路の出力である。
Ｆ．発明の効果 本発明の使用により、８０３８６プロセッサと８２３８
５キャッシュ制御装置を使用した２重バス・マイクロプ
ロセッサ・システムで、プロセッサが条件付きで特定の
環境下でシステム・バスを優先使用できることは明らか
である。具体的には、所定の持続時間を超えるローカル
・バス・サイクルの間、プロセッサは、他のユーザが資
源に対するアクセスを争奪しており、かつ優先使用オプ
ションが使用可能になっている（ＥＮＣＰＵＰＲＥＥＭ
ＰＴ）という条件のもとで、／ＣＰＲＥＥＭＰＴを表明
することができる。ただし、（アービトレーション監視
機構からプロセッサに合図されて）優先使用が有効にな
ると、２つの事象が同時に発生する。第１の事象は、プ
ロセッサはシステム・バスにアクセスすることである。
プロセッサのアクセス期間中に、他の競合ユーザはアー
ビトレーション段階にあるので、このアクセスは、他の
潜在的なバス・ユーザに干渉しない。すなわち、プロセ
ッサによるシステム・バスへのアクセスと同時に、他の
ユーザは、プロセッサがバスを使用後に許可段階へのア
クセスについてアービトレーションを行なうことができ
る。したがって、本発明の使用により、プロセッサは、
他のユーザ装置が同時にバスへのアクセスを争奪してい
る場合でも、システム・バスを使用できるようになる。
（他の装置によって開始された）アービトレーション段
階とプロセッサによるバスの使用が重複することによ
り、バスの利用度と効率が高まる。
５キャッシュ制御装置を使用した２重バス・マイクロプ
ロセッサ・システムで、プロセッサが条件付きで特定の
環境下でシステム・バスを優先使用できることは明らか
である。具体的には、所定の持続時間を超えるローカル
・バス・サイクルの間、プロセッサは、他のユーザが資
源に対するアクセスを争奪しており、かつ優先使用オプ
ションが使用可能になっている（ＥＮＣＰＵＰＲＥＥＭ
ＰＴ）という条件のもとで、／ＣＰＲＥＥＭＰＴを表明
することができる。ただし、（アービトレーション監視
機構からプロセッサに合図されて）優先使用が有効にな
ると、２つの事象が同時に発生する。第１の事象は、プ
ロセッサはシステム・バスにアクセスすることである。
プロセッサのアクセス期間中に、他の競合ユーザはアー
ビトレーション段階にあるので、このアクセスは、他の
潜在的なバス・ユーザに干渉しない。すなわち、プロセ
ッサによるシステム・バスへのアクセスと同時に、他の
ユーザは、プロセッサがバスを使用後に許可段階へのア
クセスについてアービトレーションを行なうことができ
る。したがって、本発明の使用により、プロセッサは、
他のユーザ装置が同時にバスへのアクセスを争奪してい
る場合でも、システム・バスを使用できるようになる。
（他の装置によって開始された）アービトレーション段
階とプロセッサによるバスの使用が重複することによ
り、バスの利用度と効率が高まる。
第１図は、本発明の１実施例のマイクロコンピュータ・
システムの構成図である。 第２図は、本発明を利用する代表的なマイクロコンピュ
ータ・システムの説明図である。 第３図は、単一バス・マイクロコンピュータ・システム
に従ってアービトレーション監視機構とＣＰＵを接続す
る方法を示す説明図である。 第４図は、本発明に従ってアービトレーション監視機
構、ＣＰＵ及びキャッシュ制御装置を相互接続する方法
を示す説明図である。 第５図は、優先使用信号を生成するためのＣＰＵに付随
する装置の回路図である。 第６図は、ＣＰＵによる優先使用信号の生成の際に使用
されるＣＰＵＲＥＱ信号を生成するためのＣＰＵに付随
する論理回路の回路図である。 第７Ａ図ないし第７Ｅ図は、複数のアービトレーション
及び許可サイクルを示すタイミング波形図である。 第８図は、中央アービトレーション監視機構３３５と他
の装置に付随するアービトレーション機構３３６の間の
関係を示す説明図である。 第９図及び第１０図は、アービトレーション監視機構３
３５の構成図である。 第１１図は、第８図の動作を説明するタイミング波形図
である。 １０……マイクロコンピュータ・システム、２０……モ
ニタ、３０……システム・ユニット、４０……キーボー
ド、５０……マウス、６０……印刷装置、７０……ディ
スク駆動装置。
システムの構成図である。 第２図は、本発明を利用する代表的なマイクロコンピュ
ータ・システムの説明図である。 第３図は、単一バス・マイクロコンピュータ・システム
に従ってアービトレーション監視機構とＣＰＵを接続す
る方法を示す説明図である。 第４図は、本発明に従ってアービトレーション監視機
構、ＣＰＵ及びキャッシュ制御装置を相互接続する方法
を示す説明図である。 第５図は、優先使用信号を生成するためのＣＰＵに付随
する装置の回路図である。 第６図は、ＣＰＵによる優先使用信号の生成の際に使用
されるＣＰＵＲＥＱ信号を生成するためのＣＰＵに付随
する論理回路の回路図である。 第７Ａ図ないし第７Ｅ図は、複数のアービトレーション
及び許可サイクルを示すタイミング波形図である。 第８図は、中央アービトレーション監視機構３３５と他
の装置に付随するアービトレーション機構３３６の間の
関係を示す説明図である。 第９図及び第１０図は、アービトレーション監視機構３
３５の構成図である。 第１１図は、第８図の動作を説明するタイミング波形図
である。 １０……マイクロコンピュータ・システム、２０……モ
ニタ、３０……システム・ユニット、４０……キーボー
ド、５０……マウス、６０……印刷装置、７０……ディ
スク駆動装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フイリツプ・エーナ・ミリング アメリカ合衆国フロリダ州デルライ・ビー チ、ゼダー・アヴエニユー2388番地 (56)参考文献 特開 昭61−117650（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数バス・マイクロコンピュータ・システ
ムであって、 ＣＰＵローカル・バス（２３０）によって接続されたプ
ロセッサ（２２５）及びキャッシュ・サブシステム（２
６０と２５５）と、システム・バス（２５０）によって
接続されたＲＡＭ（３６１〜３６４）、アービトレーシ
ョン監視機構（３３５）及びアービトレーション優先順
位をもつ複数の機能ユニットと、 前記ＣＰＵローカル・バスと前記システム・バスを接続
する手段（２４０）と、 前記アービトレーション監視機構に接続された接続手段
と、 を含み、 前記アービトレーション監視機構は、 前記機能ユニットから前記システム・バスのアクセス要
求があると、前記システム・バスをアクセス中の当該機
能ユニットの前記システム・バスのアクセスを中止さ
せ、前記アービトレーション優先順位に従ってアービト
レーション周期の終わりに前記システム・バスのアクセ
ス要求を出している前記機能ユニットのうちの一つに前
記システム・バスのアクセスを許可し、何れの前記機能
ユニットも前記システム・バスをアクセス中又はアクセ
ス要求を出していないとき、前記プロセッサに前記シス
テム・バスのアクセスを許可し、 前記制御手段は、 第１の前記機能ユニットが前記システム・バスをアクセ
ス中で、第２の前記機能ユニットが前記システム・バス
のアクセス要求を出しているときに、前記第１の機能ユ
ニットの前記システム・バスのアクセスを中止させ、前
記第２の機能ユニットのために、アービトレーション周
期の間はどの前記機能ユニットも前記システム・バスを
使用しない前記アービトレーション周期を前記アービト
レーション監視機構に開始させ、 前記アービトレーション周期の間に限り、前記プロセッ
サに前記システム・バスのアクセスを許可をし、この
後、前記アービトレーション監視機構は、前記システム
・バスのアクセス要求に応じて前記第２の機能ユニット
に前記システム・バスのアクセスを許可する、 ことを特徴とする複数バス・マイクロコンピュータ・シ
ステム。
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|---|---|---|---|
| US07/198,895 US5129090A (en) | 1988-05-26 | 1988-05-26 | System bus preempt for 80386 when running in an 80386/82385 microcomputer system with arbitration |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088194A Expired - Lifetime JPH0623970B2 (ja) | 1988-05-26 | 1989-04-10 | 複数バス・マイクロコンピユータ・システム |
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| Country | Link |
|---|---|
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| SE (1) | SE8901306L (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008000031A1 (de) * | 2008-01-10 | 2009-07-23 | Koenig & Bauer Aktiengesellschaft | Verfahren zur Kontrolle einer Anordnung von an Formzylindern einer Druckmaschine angeordneten Druckformen |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111424A (en) * | 1987-05-01 | 1992-05-05 | Digital Equipment Corporation | Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfer |
| US5034883A (en) * | 1987-05-01 | 1991-07-23 | Digital Equipment Corporation | Lockhead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers |
| FR2642246B1 (fr) * | 1988-12-30 | 1991-04-05 | Cit Alcatel | Procede de deblocage d'un systeme multiprocesseurs multibus |
| CA2016348C (en) * | 1989-05-10 | 2002-02-05 | Kenichi Asano | Multiprocessor type time varying image encoding system and image processor |
| US5293493A (en) * | 1989-10-27 | 1994-03-08 | International Business Machines Corporation | Preemption control for central processor with cache |
| CA2038012A1 (en) * | 1990-03-14 | 1991-09-15 | Hideki Shimizu | Oxide superconductor lamination and method of manufacturing the same |
| US5086427A (en) * | 1990-04-09 | 1992-02-04 | Unisys Corporation | Clocked logic circuitry preventing double driving on shared data bus |
| JP4733219B2 (ja) * | 1990-06-04 | 2011-07-27 | 株式会社日立製作所 | データ処理装置およびデータ処理方法 |
| AU648309B2 (en) * | 1990-06-14 | 1994-04-21 | International Business Machines Corporation | Apparatus and method for assembly of direct access storage device with a personal computer |
| EP0472274A1 (en) * | 1990-08-24 | 1992-02-26 | International Business Machines Corporation | Data processing apparatus having connectors to receive system components |
| ATE137038T1 (de) * | 1990-08-31 | 1996-05-15 | Advanced Micro Devices Inc | Übertragungssteuerungssystem für einen rechner und peripheriegeräte |
| GB9019022D0 (en) * | 1990-08-31 | 1990-10-17 | Ncr Co | Work station or similar data processing system including interfacing means to microchannel means |
| GB9018993D0 (en) * | 1990-08-31 | 1990-10-17 | Ncr Co | Work station interfacing means having burst mode capability |
| GB9018991D0 (en) * | 1990-08-31 | 1990-10-17 | Ncr Co | Work station with timing independant interface units |
| GB9019001D0 (en) * | 1990-08-31 | 1990-10-17 | Ncr Co | Work station including a direct memory access controller and interfacing means to microchannel means |
| ATE146614T1 (de) * | 1990-08-31 | 1997-01-15 | Advanced Micro Devices Inc | Integrierte digitale verarbeitungsvorrichtung |
| US5218681A (en) * | 1990-08-31 | 1993-06-08 | Advanced Micro Devices, Inc. | Apparatus for controlling access to a data bus |
| JPH04141757A (ja) * | 1990-10-03 | 1992-05-15 | Fujitsu Ltd | バス制御方式 |
| US5195089A (en) * | 1990-12-31 | 1993-03-16 | Sun Microsystems, Inc. | Apparatus and method for a synchronous, high speed, packet-switched bus |
| US5249297A (en) * | 1991-04-29 | 1993-09-28 | Hewlett-Packard Company | Methods and apparatus for carrying out transactions in a computer system |
| EP0516323A1 (en) * | 1991-05-28 | 1992-12-02 | International Business Machines Corporation | Personal computer systems |
| US5537600A (en) * | 1991-05-28 | 1996-07-16 | International Business Machines Corporation | Personal computer with alternate system controller |
| US5392417A (en) * | 1991-06-05 | 1995-02-21 | Intel Corporation | Processor cycle tracking in a controller for two-way set associative cache |
| CA2067599A1 (en) * | 1991-06-10 | 1992-12-11 | Bruce Alan Smith | Personal computer with riser connector for alternate master |
| US5255373A (en) * | 1991-08-07 | 1993-10-19 | Hewlett-Packard Company | Decreasing average time to access a computer bus by eliminating arbitration delay when the bus is idle |
| US5630163A (en) * | 1991-08-09 | 1997-05-13 | Vadem Corporation | Computer having a single bus supporting multiple bus architectures operating with different bus parameters |
| US5581731A (en) * | 1991-08-30 | 1996-12-03 | King; Edward C. | Method and apparatus for managing video data for faster access by selectively caching video data |
| CA2068010C (en) * | 1991-08-30 | 1996-10-22 | Robert Chih-Tsin Eng | Alternate master bursting data rate management techniques for use in computer systems having dual bus architecture |
| US5430860A (en) * | 1991-09-17 | 1995-07-04 | International Business Machines Inc. | Mechanism for efficiently releasing memory lock, after allowing completion of current atomic sequence |
| US5301282A (en) * | 1991-10-15 | 1994-04-05 | International Business Machines Corp. | Controlling bus allocation using arbitration hold |
| JPH05210977A (ja) * | 1991-10-15 | 1993-08-20 | Internatl Business Mach Corp <Ibm> | メモリ・リフレッシュ制御装置 |
| US5371872A (en) * | 1991-10-28 | 1994-12-06 | International Business Machines Corporation | Method and apparatus for controlling operation of a cache memory during an interrupt |
| US5237695A (en) * | 1991-11-01 | 1993-08-17 | Hewlett-Packard Company | Bus contention resolution method for network devices on a computer network having network segments connected by an interconnection medium over an extended distance |
| US5548762A (en) * | 1992-01-30 | 1996-08-20 | Digital Equipment Corporation | Implementation efficient interrupt select mechanism |
| US5555382A (en) * | 1992-04-24 | 1996-09-10 | Digital Equipment Corporation | Intelligent snoopy bus arbiter |
| US5420985A (en) * | 1992-07-28 | 1995-05-30 | Texas Instruments Inc. | Bus arbiter system and method utilizing hardware and software which is capable of operation in distributed mode or central mode |
| US5471585A (en) * | 1992-09-17 | 1995-11-28 | International Business Machines Corp. | Personal computer system with input/output controller having serial/parallel ports and a feedback line indicating readiness of the ports |
| JP3057934B2 (ja) * | 1992-10-30 | 2000-07-04 | 日本電気株式会社 | 共有バス調停機構 |
| US5699540A (en) * | 1992-11-16 | 1997-12-16 | Intel Corporation | Pseudo-concurrent access to a cached shared resource |
| US5500946A (en) * | 1992-11-25 | 1996-03-19 | Texas Instruments Incorporated | Integrated dual bus controller |
| CA2116826C (en) * | 1993-03-11 | 1998-11-24 | Timothy J. Sullivan | Data processing system using a non-multiplexed, asynchronous address/data bus system |
| US5528765A (en) * | 1993-03-15 | 1996-06-18 | R. C. Baker & Associates Ltd. | SCSI bus extension system for controlling individual arbitration on interlinked SCSI bus segments |
| JP3474646B2 (ja) * | 1994-09-01 | 2003-12-08 | 富士通株式会社 | 入出力制御装置及び入出力制御方法 |
| KR0155269B1 (ko) * | 1995-01-16 | 1998-11-16 | 김광호 | 버스 중재방법 및 그 장치 |
| US5692211A (en) * | 1995-09-11 | 1997-11-25 | Advanced Micro Devices, Inc. | Computer system and method having a dedicated multimedia engine and including separate command and data paths |
| US5845097A (en) * | 1996-06-03 | 1998-12-01 | Samsung Electronics Co., Ltd. | Bus recovery apparatus and method of recovery in a multi-master bus system |
| US6560712B1 (en) * | 1999-11-16 | 2003-05-06 | Motorola, Inc. | Bus arbitration in low power system |
| US6842813B1 (en) | 2000-06-12 | 2005-01-11 | Intel Corporation | Method and apparatus for single wire signaling of request types in a computer system having a point to point half duplex interconnect |
| US6877052B1 (en) * | 2000-09-29 | 2005-04-05 | Intel Corporation | System and method for improved half-duplex bus performance |
| US7007122B2 (en) * | 2002-11-27 | 2006-02-28 | Lsi Logic Corporation | Method for pre-emptive arbitration |
| US7107375B2 (en) * | 2003-05-13 | 2006-09-12 | Lsi Logic Corporation | Method for improving selection performance by using an arbitration elimination scheme in a SCSI topology |
| WO2006024193A1 (fr) * | 2004-08-30 | 2006-03-09 | Magima Digital Information Co., Ltd. | Procede et systeme pour transfert de donnees |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4481580A (en) * | 1979-11-19 | 1984-11-06 | Sperry Corporation | Distributed data transfer control for parallel processor architectures |
| US4402040A (en) * | 1980-09-24 | 1983-08-30 | Raytheon Company | Distributed bus arbitration method and apparatus |
| US4414624A (en) * | 1980-11-19 | 1983-11-08 | The United States Of America As Represented By The Secretary Of The Navy | Multiple-microcomputer processing |
| DE3278891D1 (en) * | 1981-06-05 | 1988-09-15 | Ibm | I/o controller with a dynamically adjustable cache memory |
| US4451883A (en) * | 1981-12-01 | 1984-05-29 | Honeywell Information Systems Inc. | Bus sourcing and shifter control of a central processing unit |
| US4578782A (en) * | 1983-08-26 | 1986-03-25 | Motorola, Inc. | Asynchronous memory refresh arbitration circuit |
| US4742454A (en) * | 1983-08-30 | 1988-05-03 | Amdahl Corporation | Apparatus for buffer control bypass |
| US4631660A (en) * | 1983-08-30 | 1986-12-23 | Amdahl Corporation | Addressing system for an associative cache memory |
| US4701844A (en) * | 1984-03-30 | 1987-10-20 | Motorola Computer Systems, Inc. | Dual cache for independent prefetch and execution units |
| JPS61117650A (ja) * | 1984-11-13 | 1986-06-05 | Nec Corp | バス制御方式 |
| US4941088A (en) * | 1985-02-05 | 1990-07-10 | Digital Equipment Corporation | Split bus multiprocessing system with data transfer between main memory and caches using interleaving of sub-operations on sub-busses |
| US4794523A (en) * | 1985-09-30 | 1988-12-27 | Manolito Adan | Cache memory architecture for microcomputer speed-up board |
| US4949301A (en) * | 1986-03-06 | 1990-08-14 | Advanced Micro Devices, Inc. | Improved pointer FIFO controller for converting a standard RAM into a simulated dual FIFO by controlling the RAM's address inputs |
| US4811215A (en) * | 1986-12-12 | 1989-03-07 | Intergraph Corporation | Instruction execution accelerator for a pipelined digital machine with virtual memory |
-
1988
- 1988-05-26 US US07/198,895 patent/US5129090A/en not_active Expired - Fee Related
-
1989
- 1989-03-03 EP EP89302162A patent/EP0343770B1/en not_active Expired - Lifetime
- 1989-03-03 GB GB8904919A patent/GB2219176A/en not_active Withdrawn
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- 1989-04-11 SE SE8901306A patent/SE8901306L/ not_active Application Discontinuation
- 1989-04-14 FI FI891786A patent/FI96145C/fi not_active IP Right Cessation
- 1989-04-18 NO NO891585A patent/NO176038C/no unknown
- 1989-04-18 NZ NZ228785A patent/NZ228785A/en unknown
- 1989-04-19 DK DK189889A patent/DK189889A/da not_active Application Discontinuation
- 1989-04-20 BE BE8900435A patent/BE1002405A4/fr not_active IP Right Cessation
- 1989-04-25 CN CN88108702A patent/CN1010808B/zh not_active Expired
- 1989-04-26 CA CA000597890A patent/CA1317682C/en not_active Expired - Fee Related
- 1989-04-26 MY MYPI89000548A patent/MY111733A/en unknown
- 1989-05-05 AU AU34097/89A patent/AU611287B2/en not_active Ceased
- 1989-05-23 NL NL8901282A patent/NL8901282A/nl not_active Application Discontinuation
- 1989-05-24 BR BR898902388A patent/BR8902388A/pt unknown
- 1989-05-24 IT IT8920626A patent/IT1230191B/it active
- 1989-05-26 MX MX016199A patent/MX171578B/es unknown
-
1996
- 1996-02-08 HK HK23696A patent/HK23696A/xx not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102008000031A1 (de) * | 2008-01-10 | 2009-07-23 | Koenig & Bauer Aktiengesellschaft | Verfahren zur Kontrolle einer Anordnung von an Formzylindern einer Druckmaschine angeordneten Druckformen |
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|---|---|---|
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