JPH0623940B2 - 定電流回路 - Google Patents
定電流回路Info
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- JPH0623940B2 JPH0623940B2 JP24656788A JP24656788A JPH0623940B2 JP H0623940 B2 JPH0623940 B2 JP H0623940B2 JP 24656788 A JP24656788 A JP 24656788A JP 24656788 A JP24656788 A JP 24656788A JP H0623940 B2 JPH0623940 B2 JP H0623940B2
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Description
【発明の詳細な説明】 〔本発明の産業上の利用分野〕 本発明は、半導体集積回路化に好適であって、多数の定
電流出力を得たい場合に適した改良された定電流回路に
関するものである。
電流出力を得たい場合に適した改良された定電流回路に
関するものである。
第４図は、従来の定電流回路の一例を示す回路図であ
り、電流ミラー回路を形成するトランジスタＱ２３，Ｑ
２４と、それらのトランジスタに対応して電流ミラー回
路を形成するトランジスタＱ２１，Ｑ２２が接続され
る。トランジスタＱ２１，Ｑ２２のエミッタ面積比とト
ランジスタＱ２１のエミッタに接続された抵抗Ｒ３によ
って定電流ＩＯＵＴが設定されている。Ｓは、起動回路
であって、電流源３とスイッチ４から構成されている。
スイッチ３を動作させることにより、電流ミラー回路を
形成するトランジスタＱ２３乃至Ｑ２６から電流を引き
込み、トランジスタＱ２４を介しトランジスタＱ２２に
電流を供給して定電流を設定し、トランジスタＱ２３，
Ｑ２４とベースを共通とするＰＮＰトランジスタ
Ｑ２５，Ｑ２６から定電流ＩＯＵＴを得ている。従来、
多数の定電流出力を得たい場合は、トランジスタＱ２３
とベースを共通とするＰＮＰトランジスタを多数接続し
てこれらのＰＮＰトランジスタから定電流を得ている。
り、電流ミラー回路を形成するトランジスタＱ２３，Ｑ
２４と、それらのトランジスタに対応して電流ミラー回
路を形成するトランジスタＱ２１，Ｑ２２が接続され
る。トランジスタＱ２１，Ｑ２２のエミッタ面積比とト
ランジスタＱ２１のエミッタに接続された抵抗Ｒ３によ
って定電流ＩＯＵＴが設定されている。Ｓは、起動回路
であって、電流源３とスイッチ４から構成されている。
スイッチ３を動作させることにより、電流ミラー回路を
形成するトランジスタＱ２３乃至Ｑ２６から電流を引き
込み、トランジスタＱ２４を介しトランジスタＱ２２に
電流を供給して定電流を設定し、トランジスタＱ２３，
Ｑ２４とベースを共通とするＰＮＰトランジスタ
Ｑ２５，Ｑ２６から定電流ＩＯＵＴを得ている。従来、
多数の定電流出力を得たい場合は、トランジスタＱ２３
とベースを共通とするＰＮＰトランジスタを多数接続し
てこれらのＰＮＰトランジスタから定電流を得ている。
従来の定電流回路は、電源電圧Ｖｃｃが変動してアーリ
ー効果を生じて定電流ＩＯＵＴが電源電圧に影響を受け
る欠点がある。又、これらの出力トランジスタＱ２５，
Ｑ２６は、ＰＮＰトランジスタである為に電流増幅率が
小さく、出力トランジスタが多数接続されている場合に
は、これらの出力トランジスタに供給されるベース電流
の影響でトランジスタＱ２３，Ｑ２４のミラー電流
Ｉ１，Ｉ２に誤差が生じる為に所定の定電流ＩＯＵＴが
得られない欠点がある。
ー効果を生じて定電流ＩＯＵＴが電源電圧に影響を受け
る欠点がある。又、これらの出力トランジスタＱ２５，
Ｑ２６は、ＰＮＰトランジスタである為に電流増幅率が
小さく、出力トランジスタが多数接続されている場合に
は、これらの出力トランジスタに供給されるベース電流
の影響でトランジスタＱ２３，Ｑ２４のミラー電流
Ｉ１，Ｉ２に誤差が生じる為に所定の定電流ＩＯＵＴが
得られない欠点がある。
従来の定電流回路は、トランジスタＱ２１，Ｑ２２のコ
レクタ電流Ｉ１，Ｉ２が等しいとき安定状態となり定電
流が出力されるが、出力段のＰＮＰトランジスタを多数
接続されていると、ベース電流が無視できなくなる。即
ち、コレクタ電流Ｉ１，Ｉ２の関係は、Ｉ１＝ＮＩＢ＋
Ｉ２（Ｎは出力段のＰＮＰトランジスタの個数，ＩＢは
ベース電流）で表される。出力段のＰＮＰトランジスタ
を多数接続した場合、ＮＩＢの値の為に、第３図のＩ−
Ｖ特性を示す図で示せば、ＶＡ点で電流Ｉ１，Ｉ２が釣
り合ってしまい、定電流としてＩＡが出力され所定の定
電流が得られないことになる。
レクタ電流Ｉ１，Ｉ２が等しいとき安定状態となり定電
流が出力されるが、出力段のＰＮＰトランジスタを多数
接続されていると、ベース電流が無視できなくなる。即
ち、コレクタ電流Ｉ１，Ｉ２の関係は、Ｉ１＝ＮＩＢ＋
Ｉ２（Ｎは出力段のＰＮＰトランジスタの個数，ＩＢは
ベース電流）で表される。出力段のＰＮＰトランジスタ
を多数接続した場合、ＮＩＢの値の為に、第３図のＩ−
Ｖ特性を示す図で示せば、ＶＡ点で電流Ｉ１，Ｉ２が釣
り合ってしまい、定電流としてＩＡが出力され所定の定
電流が得られないことになる。
本発明は、上述の如き課題を解決する為になされたもの
であって、その主な目的は、多数の定電流出力を導出し
得る定電流回路を提供するものである。
であって、その主な目的は、多数の定電流出力を導出し
得る定電流回路を提供するものである。
又、本発明の他の目的は、低電圧源であっても作動し、
電源電圧の変動によるアーリー効果の影響を受け難い定
電流回路を提供するものである。
電源電圧の変動によるアーリー効果の影響を受け難い定
電流回路を提供するものである。
本発明の定電流回路は、定電流を設定する第１の電流ミ
ラー回路を具え、該第１の電流ミラー回路の出力段に第
２の電流ミラー回路のバイアス段が接続され、該第２の
電流ミラー回路の出力段が第３の電流ミラー回路の出力
段に接続され、且つその接続点が第１と第２のＰＮＰト
ランジスタのベースに接続され、該第３の電流ミラー回
路のバイアス段が該第１のＰＮＰトランジスタのコレク
タに接続され、該第１の電流ミラー回路のバイアス段が
該第２のＰＮＰトランジスタのコレクタに接続され、該
第１と該第２のＰＮＰトランジスタとベースを共通とす
る該第３のＰＮＰトランジスタから定電流を得るもので
ある。
ラー回路を具え、該第１の電流ミラー回路の出力段に第
２の電流ミラー回路のバイアス段が接続され、該第２の
電流ミラー回路の出力段が第３の電流ミラー回路の出力
段に接続され、且つその接続点が第１と第２のＰＮＰト
ランジスタのベースに接続され、該第３の電流ミラー回
路のバイアス段が該第１のＰＮＰトランジスタのコレク
タに接続され、該第１の電流ミラー回路のバイアス段が
該第２のＰＮＰトランジスタのコレクタに接続され、該
第１と該第２のＰＮＰトランジスタとベースを共通とす
る該第３のＰＮＰトランジスタから定電流を得るもので
ある。
第１図，第２図は、本発明の定電流回路の実施例であ
る。
る。
第１図に於いて、電流ミラー回路１がダイオード接続さ
れたトランジスタＱ１とそのトランジスタとベースを共
通とするトランジスタＱ２から構成され、トランジスタ
Ｑ１のエミッタがエミッタ抵抗Ｒ１に接続され、その他
端が接地される。電流ミラー回路１の出力段のトランジ
スタＱ２のコレクタが電流ミラー回路２をなすトランジ
スタＱ３，Ｑ４のダイオード接続されたトランジスタＱ
４のベース・コレクタに接続され、出力段のトランジス
タＱ３のコレクタが、ＰＮＰトランジスタＱ７乃至Ｑ
１０のベースに接続される。且つ、その接続点Ｐは、ト
ランジスタＱ６のコレクタに接続される。トランジスタ
Ｑ６は、ダイオード接続されたトランジスタＱ５と共に
電流ミラー回路３を形成している。トランジスタＱ３，
Ｑ４乃至Ｑ７乃至Ｑ１０のエミッタが電源電圧源Ｖｃｃ
に接続され、トランジスタＱ２，Ｑ５，Ｑ６のエミッタ
が接地されている。Ｓは起動回路であって、電流源３と
トランジスタ等のスイッチ４から構成され、スイッチ４
の他端がトランジスタＱ５，Ｑ７の接続点に接続され
る。定電流出力ＩＯＵＴは、ＰＮＰトランジスタＱ９，
Ｑ１０から得られる。第１図の実施例では、電流ミラー
回路１をなすトランジスタＱ１，Ｑ２のエミッタ面積比
がＮに設定され、電流ミラー回路３をなすトランジスタ
Ｑ５，Ｑ６のエミッタ面積比をＭに設定する。第１図の
実施例では、エミッタ面積比Ｍは、１である。
れたトランジスタＱ１とそのトランジスタとベースを共
通とするトランジスタＱ２から構成され、トランジスタ
Ｑ１のエミッタがエミッタ抵抗Ｒ１に接続され、その他
端が接地される。電流ミラー回路１の出力段のトランジ
スタＱ２のコレクタが電流ミラー回路２をなすトランジ
スタＱ３，Ｑ４のダイオード接続されたトランジスタＱ
４のベース・コレクタに接続され、出力段のトランジス
タＱ３のコレクタが、ＰＮＰトランジスタＱ７乃至Ｑ
１０のベースに接続される。且つ、その接続点Ｐは、ト
ランジスタＱ６のコレクタに接続される。トランジスタ
Ｑ６は、ダイオード接続されたトランジスタＱ５と共に
電流ミラー回路３を形成している。トランジスタＱ３，
Ｑ４乃至Ｑ７乃至Ｑ１０のエミッタが電源電圧源Ｖｃｃ
に接続され、トランジスタＱ２，Ｑ５，Ｑ６のエミッタ
が接地されている。Ｓは起動回路であって、電流源３と
トランジスタ等のスイッチ４から構成され、スイッチ４
の他端がトランジスタＱ５，Ｑ７の接続点に接続され
る。定電流出力ＩＯＵＴは、ＰＮＰトランジスタＱ９，
Ｑ１０から得られる。第１図の実施例では、電流ミラー
回路１をなすトランジスタＱ１，Ｑ２のエミッタ面積比
がＮに設定され、電流ミラー回路３をなすトランジスタ
Ｑ５，Ｑ６のエミッタ面積比をＭに設定する。第１図の
実施例では、エミッタ面積比Ｍは、１である。
第２図は、本発明の定電流回路の他の実施例である。ダ
イオード接続されたトランジスタＱ１とそのトランジス
タＱ１のベースを共通接続とするトランジスタＱ２によ
り電流ミラー回路１が形成されており、トランジスタＱ
２のコレクタがトランジスタＱ４のコレクタに接続され
る。トランジスタＱ４は、ダイオード接続されたトラン
ジスタＱ３と共に電流ミラー回路２を形成する。電流ミ
ラー回路２のバイアス側のトランジスタＱ３は、トラン
ジスタＱ６のコレクタに接続される。トランジスタＱ５
とＱ６は、電流ミラー回路３を形成している。ＰＮＰト
ランジスタＱ７のコレクタがトランジスタＱ５のベース
・コレクタに接続され、そのベースがトランジスタＱ２
とＱ４の接続点Ｐに接続される。接続点Ｐには、ＰＮＰ
トランジスタＱ８乃至Ｑ１０のベースが接続される。Ｐ
ＮＰトランジスタＱ８のコレクタは、ダイオード接続さ
れたトランジスタＱ１のベース・コレクタに接続され
る。トランジスタＱ３，Ｑ４及びＱ７乃至Ｑ１０のエミ
ッタが、電源電圧源Ｖｃｃに接続され、トランジスタＱ
１，Ｑ５，Ｑ６及エミッタ抵抗Ｒ２の他端が接地されて
いる。定電流出力ＩＯＵＴは、ＰＮＰトランジスタ
Ｑ９，Ｑ１０から得られる。Ｓは、電流源３とトランジ
スタ等のスイッチ４から形成された起動回路であって、
第１図の実施例と同様な接続となっている。又、電流ミ
ラー回路１を形成するトランジスタＱ１とＱ２のエミッ
タ面積比をＮに設定し、トランジスタＱ５とＱ６のエミ
ッタ面積比をＭに設定し、電流ミラー回路２を介して供
給される電流値を小さく設定できる。第２図の実施例
は、エミッタ面積比Ｍが１となっている。
イオード接続されたトランジスタＱ１とそのトランジス
タＱ１のベースを共通接続とするトランジスタＱ２によ
り電流ミラー回路１が形成されており、トランジスタＱ
２のコレクタがトランジスタＱ４のコレクタに接続され
る。トランジスタＱ４は、ダイオード接続されたトラン
ジスタＱ３と共に電流ミラー回路２を形成する。電流ミ
ラー回路２のバイアス側のトランジスタＱ３は、トラン
ジスタＱ６のコレクタに接続される。トランジスタＱ５
とＱ６は、電流ミラー回路３を形成している。ＰＮＰト
ランジスタＱ７のコレクタがトランジスタＱ５のベース
・コレクタに接続され、そのベースがトランジスタＱ２
とＱ４の接続点Ｐに接続される。接続点Ｐには、ＰＮＰ
トランジスタＱ８乃至Ｑ１０のベースが接続される。Ｐ
ＮＰトランジスタＱ８のコレクタは、ダイオード接続さ
れたトランジスタＱ１のベース・コレクタに接続され
る。トランジスタＱ３，Ｑ４及びＱ７乃至Ｑ１０のエミ
ッタが、電源電圧源Ｖｃｃに接続され、トランジスタＱ
１，Ｑ５，Ｑ６及エミッタ抵抗Ｒ２の他端が接地されて
いる。定電流出力ＩＯＵＴは、ＰＮＰトランジスタ
Ｑ９，Ｑ１０から得られる。Ｓは、電流源３とトランジ
スタ等のスイッチ４から形成された起動回路であって、
第１図の実施例と同様な接続となっている。又、電流ミ
ラー回路１を形成するトランジスタＱ１とＱ２のエミッ
タ面積比をＮに設定し、トランジスタＱ５とＱ６のエミ
ッタ面積比をＭに設定し、電流ミラー回路２を介して供
給される電流値を小さく設定できる。第２図の実施例
は、エミッタ面積比Ｍが１となっている。
本発明の定電流回路について第１図に基づいて説明す
る。
る。
先ず、本発明の定電流回路が、定電流を導出し得る点に
ついて第１図に基づき説明する。
ついて第１図に基づき説明する。
トランジスタＱ１，Ｑ２に流れる夫々の電流をＩ１とＩ
２とし、電流ミラー回路１のエミッタ面積比をＮとする
と、次式のように表される。
２とし、電流ミラー回路１のエミッタ面積比をＮとする
と、次式のように表される。
Ｉ１≒ＩＳＮｅｘｐ ＶＢＥ１／ＶＴ……(1) Ｉ２≒ＩＳｅｘＰＶＢＥ２／ＶＴ……(2) ΔＶ≒Ｉ１Ｒ１＝ＶＢＥ２−ＶＢＥ１……(3) （但し、ＩＳは逆飽和電流，ＶＴは熱電圧，ＶＢＥ１，
ＶＢＥ２はトランジスタＱ１，Ｑ２のベース・エミッタ
間電圧、ΔＶは、トランジスタＱ１，Ｑ２のベース・エ
ミッタ間電圧の電位差，Ｒ１はエミッタ抵抗） ＰＮＰトランジスタＱ７，Ｑ８は、ベースが共通接続さ
れており、共通のバイアス電流が夫々ベースから供給さ
れるので、これらのＰＮＰトランジスタから等しい電流
が流れる。従って、トランジスタＱ７から流れる電流Ｉ
４は、トランジスタＱ８から流れ込む電流Ｉ１に等し
い。又、電流Ｉ４は、トランジスタＱ５，Ｑ６から構成
された電流ミラー回路に供給されており、そのミラー電
流Ｉ０は、電流Ｉ１に等しくなる（Ｉ０＝Ｉ１）。一
方、電流ミラー回路１のミラー電流Ｉ２は、トランジス
タＱ３，Ｑ４からなる電流ミラー回路から引き込まれて
おり、電流ミラー回路２のトランジスタＱ３を介して出
力されるミラー電流Ｉ３は、電流Ｉ２に等しい（Ｉ３＝
Ｉ２）。従って、電流Ｉ０と電流Ｉ３が等しい（Ｉ３＝
Ｉ０）の関係にあるとき、言い換えると、電流Ｉ１とＩ
２とが、等しい（Ｉ１＝Ｉ２）の関係が成り立つとき、
定電流出力ＩＯＵＴが得られることになる。
ＶＢＥ２はトランジスタＱ１，Ｑ２のベース・エミッタ
間電圧、ΔＶは、トランジスタＱ１，Ｑ２のベース・エ
ミッタ間電圧の電位差，Ｒ１はエミッタ抵抗） ＰＮＰトランジスタＱ７，Ｑ８は、ベースが共通接続さ
れており、共通のバイアス電流が夫々ベースから供給さ
れるので、これらのＰＮＰトランジスタから等しい電流
が流れる。従って、トランジスタＱ７から流れる電流Ｉ
４は、トランジスタＱ８から流れ込む電流Ｉ１に等し
い。又、電流Ｉ４は、トランジスタＱ５，Ｑ６から構成
された電流ミラー回路に供給されており、そのミラー電
流Ｉ０は、電流Ｉ１に等しくなる（Ｉ０＝Ｉ１）。一
方、電流ミラー回路１のミラー電流Ｉ２は、トランジス
タＱ３，Ｑ４からなる電流ミラー回路から引き込まれて
おり、電流ミラー回路２のトランジスタＱ３を介して出
力されるミラー電流Ｉ３は、電流Ｉ２に等しい（Ｉ３＝
Ｉ２）。従って、電流Ｉ０と電流Ｉ３が等しい（Ｉ３＝
Ｉ０）の関係にあるとき、言い換えると、電流Ｉ１とＩ
２とが、等しい（Ｉ１＝Ｉ２）の関係が成り立つとき、
定電流出力ＩＯＵＴが得られることになる。
第３図のＩ−Ｖ特性を示す図を用いて説明すると、例え
ば、電流Ｉ１，Ｉ２が、Ｉ１＞Ｉ２，（Ｉ０＞Ｉ３）の
関係にあるとき、第３図に示すと、トランジスタＱ１，
Ｑ２のベースと接地間の電圧が、第３図のＶ１点の位置
にあるとすれば、トランジスタＱ７乃至Ｑ１０からベー
ス電流を引き込み電位Ｖ０に等しくなろうとする。トラ
ンジスタＱ１のベース・エミッタ間電圧とエミッタ抵抗
Ｒ１の端子間電圧が上昇し、トランジスタＱ２のベース
・エミッタ間電圧も上昇してＶ０の電位になる方向に作
用して電流Ｉ０，Ｉ３が等しくなる方向に作用する。即
ち、電流Ｉ１，Ｉ２は、等しくなる。
ば、電流Ｉ１，Ｉ２が、Ｉ１＞Ｉ２，（Ｉ０＞Ｉ３）の
関係にあるとき、第３図に示すと、トランジスタＱ１，
Ｑ２のベースと接地間の電圧が、第３図のＶ１点の位置
にあるとすれば、トランジスタＱ７乃至Ｑ１０からベー
ス電流を引き込み電位Ｖ０に等しくなろうとする。トラ
ンジスタＱ１のベース・エミッタ間電圧とエミッタ抵抗
Ｒ１の端子間電圧が上昇し、トランジスタＱ２のベース
・エミッタ間電圧も上昇してＶ０の電位になる方向に作
用して電流Ｉ０，Ｉ３が等しくなる方向に作用する。即
ち、電流Ｉ１，Ｉ２は、等しくなる。
次に、電流Ｉ１，Ｉ２が、Ｉ−１＜Ｉ２，（Ｉ０＜
Ｉ３）の関係にあるとき、即ち、トランジスタＱ１，Ｑ
２のベースと接地間の電圧が、第３図のＶ２点にあると
き、トランジスタＱ３から出力される電流Ｉ３の余剰電
流が、トランジスタＱ７乃至Ｑ１０のベースに供給さ
れ、トランジスタＱ７乃至Ｑ１０に負帰還が掛かる。従
って、電流Ｉ１，Ｉ２（Ｉ０，Ｉ３）が等しくなるよう
に帰還が掛かって安定状態となり、ＰＮＰトランジスタ
Ｑ９，Ｑ１０から定電流ＩＯＵＴが得られる。
Ｉ３）の関係にあるとき、即ち、トランジスタＱ１，Ｑ
２のベースと接地間の電圧が、第３図のＶ２点にあると
き、トランジスタＱ３から出力される電流Ｉ３の余剰電
流が、トランジスタＱ７乃至Ｑ１０のベースに供給さ
れ、トランジスタＱ７乃至Ｑ１０に負帰還が掛かる。従
って、電流Ｉ１，Ｉ２（Ｉ０，Ｉ３）が等しくなるよう
に帰還が掛かって安定状態となり、ＰＮＰトランジスタ
Ｑ９，Ｑ１０から定電流ＩＯＵＴが得られる。
Ｉ１＝Ｉ２の関係を成り立つとき、トランジスタＱ１，
Ｑ２のベース・エミッタ間電圧の電位差ΔＶは、(1)(2)
(3)式より次式のように表される。
Ｑ２のベース・エミッタ間電圧の電位差ΔＶは、(1)(2)
(3)式より次式のように表される。
ΔＶ＝ＶＴ１ｎＮ……(4) 従って、電流Ｉ１，Ｉ２の関係は、次式のように表され
る。
る。
Ｉ１＝Ｉ２＝ΔＶ／Ｒ１＝ＶＴ／Ｒ１（１ｎＮ）……
(5) (5)式からＩ１、即ち、ＩＯＵＴが定電流であることが
判る。
(5) (5)式からＩ１、即ち、ＩＯＵＴが定電流であることが
判る。
一方、電流ミラー回路３のトランジスタＱ５，Ｑ６のエ
ミッタ面積比をＭとすると、これらの電流Ｉ０乃至Ｉ４
は、 Ｉ０≒ＭＩ４＝ＭＩ１……(6) Ｉ３≒Ｉ２ ……(7) の関係が成り立つ。因に、第１図の実施例では、Ｍは１
である。
ミッタ面積比をＭとすると、これらの電流Ｉ０乃至Ｉ４
は、 Ｉ０≒ＭＩ４＝ＭＩ１……(6) Ｉ３≒Ｉ２ ……(7) の関係が成り立つ。因に、第１図の実施例では、Ｍは１
である。
依って、電流Ｉ２は、(1)(2)式から次式のように表され
る。
る。
Ｉｓｅｘｐ ＶＢＥ２／ＶＴ ＝ＭＮＩｓｅｘｐ ＶＢＥ１／ＶＴ……(8) ｅｘｐ ＶＢＥ２／ＶＴ＝ＭＮｅｘｐ ＶＢＥ１／ＶＴ ｅｘｐ（ＶＢＥ２−ＶＢＥ１）／ＶＴ＝ＭＮ ΔＶ＝ＶＴ（１ｎＭＮ）……(9) (3)式に(9)式を代入すると、以下のような結果が得られ
る。
る。
Ｉ１＝ＶＴ／Ｒ１（１ｎＭＮ）……(10) 第１図の実施例の定電流回路は、上記の右辺から定電流
Ｉ１が出力される。従って、定電流出力ＩＯＵＴがトラ
ンジスタＱ７，Ｑ８とベースを共通とするＰＮＰトラン
ジスタＱ８，Ｑ１０から出力される。又、(9)式から明
らかなように、定電流出力ＩＯＵＴは、エミッタ面積比
Ｎ，Ｍによって電流値が制御できる。第１図及び第２図
の実施例では、電流ミラー回路３のトランジスタのエミ
ッタ面積比Ｍが１の場合の例であるが、そのトランジス
タのエミッタ面積を変えてＭの値を１とは異なる値に設
定することにより定電流回路の素子面積を低減できる。
Ｉ１が出力される。従って、定電流出力ＩＯＵＴがトラ
ンジスタＱ７，Ｑ８とベースを共通とするＰＮＰトラン
ジスタＱ８，Ｑ１０から出力される。又、(9)式から明
らかなように、定電流出力ＩＯＵＴは、エミッタ面積比
Ｎ，Ｍによって電流値が制御できる。第１図及び第２図
の実施例では、電流ミラー回路３のトランジスタのエミ
ッタ面積比Ｍが１の場合の例であるが、そのトランジス
タのエミッタ面積を変えてＭの値を１とは異なる値に設
定することにより定電流回路の素子面積を低減できる。
即ち、Ｍが１の場合と、Ｍを１とは異なる値にした場合
において、エミッタ面積比の設定によって定電流Ｉ１を
同じにしようとすると、(5)式と(10)式より、ＭＮ＝Ｎ
１（Ｎ１は(5)式のＮの値）の関係を成立させる必要が
ある。
において、エミッタ面積比の設定によって定電流Ｉ１を
同じにしようとすると、(5)式と(10)式より、ＭＮ＝Ｎ
１（Ｎ１は(5)式のＮの値）の関係を成立させる必要が
ある。
今、例えばＭを１にしてＮ１が１００の場合、第１図の
電流ミラー回路１ではトランジスタＱ２のエミッタ面積
を１とすると、トランジスタＱ１のエミッタ面積は１０
０となる。
電流ミラー回路１ではトランジスタＱ２のエミッタ面積
を１とすると、トランジスタＱ１のエミッタ面積は１０
０となる。
電流ミラー回路３のトランジスタＱ５，Ｑ６のエミッタ
面積は夫々１である。
面積は夫々１である。
ところが、ＭとＮの値を夫々１０にすれば、前記したＭ
Ｎ＝Ｎ１の関係が成立する。
Ｎ＝Ｎ１の関係が成立する。
この場合、第１図の電流ミラー回路１のトランジスタＱ
２とトランジスタＱ１のエミッタ面積は１：１０、電流
ミラー回路３のトランジスタＱ５とトランジスタＱ６の
エミッタ面積も１：１０で相対的に表される。
２とトランジスタＱ１のエミッタ面積は１：１０、電流
ミラー回路３のトランジスタＱ５とトランジスタＱ６の
エミッタ面積も１：１０で相対的に表される。
電流ミラー回路１のトランジスタと電流ミラー回路３の
トランジスタのエミッタ面積を表すこの相対的な値の和
は２２であるが、Ｍが１の場合の和は５倍に近い１０３
であり、Ｍを１とは異なる値にすることにより、定電流
回路における素子面積を低減できることが理解できる。
トランジスタのエミッタ面積を表すこの相対的な値の和
は２２であるが、Ｍが１の場合の和は５倍に近い１０３
であり、Ｍを１とは異なる値にすることにより、定電流
回路における素子面積を低減できることが理解できる。
尚、第２図の定電流回路の動作は、第１図と略同等であ
るので、説明は省略する。
るので、説明は省略する。
本発明の定電流回路は、良好な定電流特性を維持しなが
ら多数の定電流出力を得ることが可能である。而も、１
Ｖ程度の低い電源電圧で安定した定電流を供給し得る特
徴を有する。定電流出力の変動に応じて出力段のＰＮＰ
トランジスタのベース電流を制御しているので、アーリ
ー効果の影響を低減できると共に、出力段のＰＮＰトラ
ンジスタを多く付加したとしても安定した定電流出力を
得ることが可能となり、極めて効果的なものである。
ら多数の定電流出力を得ることが可能である。而も、１
Ｖ程度の低い電源電圧で安定した定電流を供給し得る特
徴を有する。定電流出力の変動に応じて出力段のＰＮＰ
トランジスタのベース電流を制御しているので、アーリ
ー効果の影響を低減できると共に、出力段のＰＮＰトラ
ンジスタを多く付加したとしても安定した定電流出力を
得ることが可能となり、極めて効果的なものである。
第１図は、本発明の定電流回路の実施例を示す回路図、
第２図は、本発明の定電流回路の他の実施例を示す回路
図、第３図は、本発明の定電流回路の動作を説明する為
の図、第４図は、従来の定電流回路を示す回路図であ
る。 １乃至３，１１乃至１３：電流ミラー回路
第２図は、本発明の定電流回路の他の実施例を示す回路
図、第３図は、本発明の定電流回路の動作を説明する為
の図、第４図は、従来の定電流回路を示す回路図であ
る。 １乃至３，１１乃至１３：電流ミラー回路
Claims (4)
- 【請求項１】エミッタ抵抗を介して接地されたトランジ
スタとエミッタを直接接地されたトランジスタからなる
第１の電流ミラー回路、共通接続されたエミッタが電源
電圧源に接続された一対のトランジスタからなる第２の
電流ミラー回路、共通接続されたエミッタが接地されて
いる一対のトランジスタからなる第３の電流ミラー回
路、エミッタを電源電圧源に接続された第１と第２のト
ランジスタを有しており、第１の電流ミラー回路の出力
段は第２の電流ミラー回路のバイアス段に接続され、第
２の電流ミラー回路の出力段は第３の電流ミラー回路の
出力段に接続され、第３の電流ミラー回路のバイアス段
は第１のトランジスタのコレクタに接続され、第１の電
流ミラー回路のバイアス段は第２のトランジスタのコレ
クタに接続され、該第１と第２のトランジスタのベース
は共通接続されて該第２と該第３の電流ミラー回路の出
力段に接続され、さらに少なくとも一つのトランジスタ
が第１と第２のトランジスタとベースを共通接続され、
エミッタを電源電圧源に接続されており、該トランジス
タから定電流を得ることを特徴とする定電流回路。 - 【請求項２】第１の電流ミラー回路を形成するトランジ
スタのエミッタ面積と第３の電流ミラー回路を形成する
トランジスタのエミッタ面積において、少なくとも第１
の電流ミラー回路を形成するトランジスタのエミッタ面
積比Ｎが１を越える値に設定してある特許請求の範囲第
１項記載の定電流回路。 - 【請求項３】エミッタ抵抗を介して接地されたトランジ
スタとエミッタを直接接地されたトランジスタからなる
第１の電流ミラー回路、共通接続されたエミッタが電源
電圧源に接続された一対のトランジスタからなる第２の
電流ミラー回路、共通接続されたエミッタが接地されて
いる一対のトランジスタからなる第３の電流ミラー回
路、エミッタを電源電圧源に接続された第１と第２のト
ランジスタを有しており、第１の電流ミラー回路の出力
段は第２の電流ミラー回路の出力段に接続され、第２の
電流ミラー回路のバイアス段は第３の電流ミラー回路の
出力段に接続され、第３の電流ミラー回路のバイアス段
は第１のトランジスタのコレクタに接続され、第１の電
流ミラー回路のバイアス段は第２のトランジスタのコレ
クタに接続され、該第１と第２のトランジスタのベース
は共通接続されて該第１と該第２の電流ミラー回路の出
力段に接続され、さらに少なくとも一つのトランジスタ
が第１と第２のトランジスタとベースを共通接続され、
エミッタを電源電圧源に接続されており、該トランジス
タから定電流を得ることを特徴とする定電流回路。 - 【請求項４】第１の電流ミラー回路を形成するトランジ
スタのエミッタ面積と第３の電流ミラー回路を形成する
トランジスタのエミッタ面積において、少なくとも第１
の電流ミラー回路を形成するトランジスタのエミッタ面
積比Ｎが１を越える値に設定してある特許請求の範囲第
３項記載の定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24656788A JPH0623940B2 (ja) | 1988-09-30 | 1988-09-30 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24656788A JPH0623940B2 (ja) | 1988-09-30 | 1988-09-30 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0293809A JPH0293809A (ja) | 1990-04-04 |
| JPH0623940B2 true JPH0623940B2 (ja) | 1994-03-30 |
Family
ID=17150335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24656788A Expired - Lifetime JPH0623940B2 (ja) | 1988-09-30 | 1988-09-30 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0623940B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5500108B2 (ja) * | 2011-03-16 | 2014-05-21 | 富士通セミコンダクター株式会社 | カレントミラー回路及びそれを有する増幅回路 |
-
1988
- 1988-09-30 JP JP24656788A patent/JPH0623940B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0293809A (ja) | 1990-04-04 |
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