JPH0623940B2 - 定電流回路 - Google Patents
定電流回路Info
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- JPH0623940B2 JPH0623940B2 JP24656788A JP24656788A JPH0623940B2 JP H0623940 B2 JPH0623940 B2 JP H0623940B2 JP 24656788 A JP24656788 A JP 24656788A JP 24656788 A JP24656788 A JP 24656788A JP H0623940 B2 JPH0623940 B2 JP H0623940B2
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Description
【発明の詳細な説明】 〔本発明の産業上の利用分野〕 本発明は、半導体集積回路化に好適であって、多数の定
電流出力を得たい場合に適した改良された定電流回路に
関するものである。
電流出力を得たい場合に適した改良された定電流回路に
関するものである。
第4図は、従来の定電流回路の一例を示す回路図であ
り、電流ミラー回路を形成するトランジスタQ23,Q
24と、それらのトランジスタに対応して電流ミラー回
路を形成するトランジスタQ21,Q22が接続され
る。トランジスタQ21,Q22のエミッタ面積比とト
ランジスタQ21のエミッタに接続された抵抗R3によ
って定電流IOUTが設定されている。Sは、起動回路
であって、電流源3とスイッチ4から構成されている。
スイッチ3を動作させることにより、電流ミラー回路を
形成するトランジスタQ23乃至Q26から電流を引き
込み、トランジスタQ24を介しトランジスタQ22に
電流を供給して定電流を設定し、トランジスタQ23,
Q24とベースを共通とするPNPトランジスタ
Q25,Q26から定電流IOUTを得ている。従来、
多数の定電流出力を得たい場合は、トランジスタQ23
とベースを共通とするPNPトランジスタを多数接続し
てこれらのPNPトランジスタから定電流を得ている。
り、電流ミラー回路を形成するトランジスタQ23,Q
24と、それらのトランジスタに対応して電流ミラー回
路を形成するトランジスタQ21,Q22が接続され
る。トランジスタQ21,Q22のエミッタ面積比とト
ランジスタQ21のエミッタに接続された抵抗R3によ
って定電流IOUTが設定されている。Sは、起動回路
であって、電流源3とスイッチ4から構成されている。
スイッチ3を動作させることにより、電流ミラー回路を
形成するトランジスタQ23乃至Q26から電流を引き
込み、トランジスタQ24を介しトランジスタQ22に
電流を供給して定電流を設定し、トランジスタQ23,
Q24とベースを共通とするPNPトランジスタ
Q25,Q26から定電流IOUTを得ている。従来、
多数の定電流出力を得たい場合は、トランジスタQ23
とベースを共通とするPNPトランジスタを多数接続し
てこれらのPNPトランジスタから定電流を得ている。
従来の定電流回路は、電源電圧Vccが変動してアーリ
ー効果を生じて定電流IOUTが電源電圧に影響を受け
る欠点がある。又、これらの出力トランジスタQ25,
Q26は、PNPトランジスタである為に電流増幅率が
小さく、出力トランジスタが多数接続されている場合に
は、これらの出力トランジスタに供給されるベース電流
の影響でトランジスタQ23,Q24のミラー電流
I1,I2に誤差が生じる為に所定の定電流IOUTが
得られない欠点がある。
ー効果を生じて定電流IOUTが電源電圧に影響を受け
る欠点がある。又、これらの出力トランジスタQ25,
Q26は、PNPトランジスタである為に電流増幅率が
小さく、出力トランジスタが多数接続されている場合に
は、これらの出力トランジスタに供給されるベース電流
の影響でトランジスタQ23,Q24のミラー電流
I1,I2に誤差が生じる為に所定の定電流IOUTが
得られない欠点がある。
従来の定電流回路は、トランジスタQ21,Q22のコ
レクタ電流I1,I2が等しいとき安定状態となり定電
流が出力されるが、出力段のPNPトランジスタを多数
接続されていると、ベース電流が無視できなくなる。即
ち、コレクタ電流I1,I2の関係は、I1=NIB+
I2(Nは出力段のPNPトランジスタの個数,IBは
ベース電流)で表される。出力段のPNPトランジスタ
を多数接続した場合、NIBの値の為に、第3図のI−
V特性を示す図で示せば、VA点で電流I1,I2が釣
り合ってしまい、定電流としてIAが出力され所定の定
電流が得られないことになる。
レクタ電流I1,I2が等しいとき安定状態となり定電
流が出力されるが、出力段のPNPトランジスタを多数
接続されていると、ベース電流が無視できなくなる。即
ち、コレクタ電流I1,I2の関係は、I1=NIB+
I2(Nは出力段のPNPトランジスタの個数,IBは
ベース電流)で表される。出力段のPNPトランジスタ
を多数接続した場合、NIBの値の為に、第3図のI−
V特性を示す図で示せば、VA点で電流I1,I2が釣
り合ってしまい、定電流としてIAが出力され所定の定
電流が得られないことになる。
本発明は、上述の如き課題を解決する為になされたもの
であって、その主な目的は、多数の定電流出力を導出し
得る定電流回路を提供するものである。
であって、その主な目的は、多数の定電流出力を導出し
得る定電流回路を提供するものである。
又、本発明の他の目的は、低電圧源であっても作動し、
電源電圧の変動によるアーリー効果の影響を受け難い定
電流回路を提供するものである。
電源電圧の変動によるアーリー効果の影響を受け難い定
電流回路を提供するものである。
本発明の定電流回路は、定電流を設定する第1の電流ミ
ラー回路を具え、該第1の電流ミラー回路の出力段に第
2の電流ミラー回路のバイアス段が接続され、該第2の
電流ミラー回路の出力段が第3の電流ミラー回路の出力
段に接続され、且つその接続点が第1と第2のPNPト
ランジスタのベースに接続され、該第3の電流ミラー回
路のバイアス段が該第1のPNPトランジスタのコレク
タに接続され、該第1の電流ミラー回路のバイアス段が
該第2のPNPトランジスタのコレクタに接続され、該
第1と該第2のPNPトランジスタとベースを共通とす
る該第3のPNPトランジスタから定電流を得るもので
ある。
ラー回路を具え、該第1の電流ミラー回路の出力段に第
2の電流ミラー回路のバイアス段が接続され、該第2の
電流ミラー回路の出力段が第3の電流ミラー回路の出力
段に接続され、且つその接続点が第1と第2のPNPト
ランジスタのベースに接続され、該第3の電流ミラー回
路のバイアス段が該第1のPNPトランジスタのコレク
タに接続され、該第1の電流ミラー回路のバイアス段が
該第2のPNPトランジスタのコレクタに接続され、該
第1と該第2のPNPトランジスタとベースを共通とす
る該第3のPNPトランジスタから定電流を得るもので
ある。
第1図,第2図は、本発明の定電流回路の実施例であ
る。
る。
第1図に於いて、電流ミラー回路1がダイオード接続さ
れたトランジスタQ1とそのトランジスタとベースを共
通とするトランジスタQ2から構成され、トランジスタ
Q1のエミッタがエミッタ抵抗R1に接続され、その他
端が接地される。電流ミラー回路1の出力段のトランジ
スタQ2のコレクタが電流ミラー回路2をなすトランジ
スタQ3,Q4のダイオード接続されたトランジスタQ
4のベース・コレクタに接続され、出力段のトランジス
タQ3のコレクタが、PNPトランジスタQ7乃至Q
10のベースに接続される。且つ、その接続点Pは、ト
ランジスタQ6のコレクタに接続される。トランジスタ
Q6は、ダイオード接続されたトランジスタQ5と共に
電流ミラー回路3を形成している。トランジスタQ3,
Q4乃至Q7乃至Q10のエミッタが電源電圧源Vcc
に接続され、トランジスタQ2,Q5,Q6のエミッタ
が接地されている。Sは起動回路であって、電流源3と
トランジスタ等のスイッチ4から構成され、スイッチ4
の他端がトランジスタQ5,Q7の接続点に接続され
る。定電流出力IOUTは、PNPトランジスタQ9,
Q10から得られる。第1図の実施例では、電流ミラー
回路1をなすトランジスタQ1,Q2のエミッタ面積比
がNに設定され、電流ミラー回路3をなすトランジスタ
Q5,Q6のエミッタ面積比をMに設定する。第1図の
実施例では、エミッタ面積比Mは、1である。
れたトランジスタQ1とそのトランジスタとベースを共
通とするトランジスタQ2から構成され、トランジスタ
Q1のエミッタがエミッタ抵抗R1に接続され、その他
端が接地される。電流ミラー回路1の出力段のトランジ
スタQ2のコレクタが電流ミラー回路2をなすトランジ
スタQ3,Q4のダイオード接続されたトランジスタQ
4のベース・コレクタに接続され、出力段のトランジス
タQ3のコレクタが、PNPトランジスタQ7乃至Q
10のベースに接続される。且つ、その接続点Pは、ト
ランジスタQ6のコレクタに接続される。トランジスタ
Q6は、ダイオード接続されたトランジスタQ5と共に
電流ミラー回路3を形成している。トランジスタQ3,
Q4乃至Q7乃至Q10のエミッタが電源電圧源Vcc
に接続され、トランジスタQ2,Q5,Q6のエミッタ
が接地されている。Sは起動回路であって、電流源3と
トランジスタ等のスイッチ4から構成され、スイッチ4
の他端がトランジスタQ5,Q7の接続点に接続され
る。定電流出力IOUTは、PNPトランジスタQ9,
Q10から得られる。第1図の実施例では、電流ミラー
回路1をなすトランジスタQ1,Q2のエミッタ面積比
がNに設定され、電流ミラー回路3をなすトランジスタ
Q5,Q6のエミッタ面積比をMに設定する。第1図の
実施例では、エミッタ面積比Mは、1である。
第2図は、本発明の定電流回路の他の実施例である。ダ
イオード接続されたトランジスタQ1とそのトランジス
タQ1のベースを共通接続とするトランジスタQ2によ
り電流ミラー回路1が形成されており、トランジスタQ
2のコレクタがトランジスタQ4のコレクタに接続され
る。トランジスタQ4は、ダイオード接続されたトラン
ジスタQ3と共に電流ミラー回路2を形成する。電流ミ
ラー回路2のバイアス側のトランジスタQ3は、トラン
ジスタQ6のコレクタに接続される。トランジスタQ5
とQ6は、電流ミラー回路3を形成している。PNPト
ランジスタQ7のコレクタがトランジスタQ5のベース
・コレクタに接続され、そのベースがトランジスタQ2
とQ4の接続点Pに接続される。接続点Pには、PNP
トランジスタQ8乃至Q10のベースが接続される。P
NPトランジスタQ8のコレクタは、ダイオード接続さ
れたトランジスタQ1のベース・コレクタに接続され
る。トランジスタQ3,Q4及びQ7乃至Q10のエミ
ッタが、電源電圧源Vccに接続され、トランジスタQ
1,Q5,Q6及エミッタ抵抗R2の他端が接地されて
いる。定電流出力IOUTは、PNPトランジスタ
Q9,Q10から得られる。Sは、電流源3とトランジ
スタ等のスイッチ4から形成された起動回路であって、
第1図の実施例と同様な接続となっている。又、電流ミ
ラー回路1を形成するトランジスタQ1とQ2のエミッ
タ面積比をNに設定し、トランジスタQ5とQ6のエミ
ッタ面積比をMに設定し、電流ミラー回路2を介して供
給される電流値を小さく設定できる。第2図の実施例
は、エミッタ面積比Mが1となっている。
イオード接続されたトランジスタQ1とそのトランジス
タQ1のベースを共通接続とするトランジスタQ2によ
り電流ミラー回路1が形成されており、トランジスタQ
2のコレクタがトランジスタQ4のコレクタに接続され
る。トランジスタQ4は、ダイオード接続されたトラン
ジスタQ3と共に電流ミラー回路2を形成する。電流ミ
ラー回路2のバイアス側のトランジスタQ3は、トラン
ジスタQ6のコレクタに接続される。トランジスタQ5
とQ6は、電流ミラー回路3を形成している。PNPト
ランジスタQ7のコレクタがトランジスタQ5のベース
・コレクタに接続され、そのベースがトランジスタQ2
とQ4の接続点Pに接続される。接続点Pには、PNP
トランジスタQ8乃至Q10のベースが接続される。P
NPトランジスタQ8のコレクタは、ダイオード接続さ
れたトランジスタQ1のベース・コレクタに接続され
る。トランジスタQ3,Q4及びQ7乃至Q10のエミ
ッタが、電源電圧源Vccに接続され、トランジスタQ
1,Q5,Q6及エミッタ抵抗R2の他端が接地されて
いる。定電流出力IOUTは、PNPトランジスタ
Q9,Q10から得られる。Sは、電流源3とトランジ
スタ等のスイッチ4から形成された起動回路であって、
第1図の実施例と同様な接続となっている。又、電流ミ
ラー回路1を形成するトランジスタQ1とQ2のエミッ
タ面積比をNに設定し、トランジスタQ5とQ6のエミ
ッタ面積比をMに設定し、電流ミラー回路2を介して供
給される電流値を小さく設定できる。第2図の実施例
は、エミッタ面積比Mが1となっている。
本発明の定電流回路について第1図に基づいて説明す
る。
る。
先ず、本発明の定電流回路が、定電流を導出し得る点に
ついて第1図に基づき説明する。
ついて第1図に基づき説明する。
トランジスタQ1,Q2に流れる夫々の電流をI1とI
2とし、電流ミラー回路1のエミッタ面積比をNとする
と、次式のように表される。
2とし、電流ミラー回路1のエミッタ面積比をNとする
と、次式のように表される。
I1≒ISNexp VBE1/VT……(1) I2≒ISexPVBE2/VT……(2) ΔV≒I1R1=VBE2−VBE1……(3) (但し、ISは逆飽和電流,VTは熱電圧,VBE1,
VBE2はトランジスタQ1,Q2のベース・エミッタ
間電圧、ΔVは、トランジスタQ1,Q2のベース・エ
ミッタ間電圧の電位差,R1はエミッタ抵抗) PNPトランジスタQ7,Q8は、ベースが共通接続さ
れており、共通のバイアス電流が夫々ベースから供給さ
れるので、これらのPNPトランジスタから等しい電流
が流れる。従って、トランジスタQ7から流れる電流I
4は、トランジスタQ8から流れ込む電流I1に等し
い。又、電流I4は、トランジスタQ5,Q6から構成
された電流ミラー回路に供給されており、そのミラー電
流I0は、電流I1に等しくなる(I0=I1)。一
方、電流ミラー回路1のミラー電流I2は、トランジス
タQ3,Q4からなる電流ミラー回路から引き込まれて
おり、電流ミラー回路2のトランジスタQ3を介して出
力されるミラー電流I3は、電流I2に等しい(I3=
I2)。従って、電流I0と電流I3が等しい(I3=
I0)の関係にあるとき、言い換えると、電流I1とI
2とが、等しい(I1=I2)の関係が成り立つとき、
定電流出力IOUTが得られることになる。
VBE2はトランジスタQ1,Q2のベース・エミッタ
間電圧、ΔVは、トランジスタQ1,Q2のベース・エ
ミッタ間電圧の電位差,R1はエミッタ抵抗) PNPトランジスタQ7,Q8は、ベースが共通接続さ
れており、共通のバイアス電流が夫々ベースから供給さ
れるので、これらのPNPトランジスタから等しい電流
が流れる。従って、トランジスタQ7から流れる電流I
4は、トランジスタQ8から流れ込む電流I1に等し
い。又、電流I4は、トランジスタQ5,Q6から構成
された電流ミラー回路に供給されており、そのミラー電
流I0は、電流I1に等しくなる(I0=I1)。一
方、電流ミラー回路1のミラー電流I2は、トランジス
タQ3,Q4からなる電流ミラー回路から引き込まれて
おり、電流ミラー回路2のトランジスタQ3を介して出
力されるミラー電流I3は、電流I2に等しい(I3=
I2)。従って、電流I0と電流I3が等しい(I3=
I0)の関係にあるとき、言い換えると、電流I1とI
2とが、等しい(I1=I2)の関係が成り立つとき、
定電流出力IOUTが得られることになる。
第3図のI−V特性を示す図を用いて説明すると、例え
ば、電流I1,I2が、I1>I2,(I0>I3)の
関係にあるとき、第3図に示すと、トランジスタQ1,
Q2のベースと接地間の電圧が、第3図のV1点の位置
にあるとすれば、トランジスタQ7乃至Q10からベー
ス電流を引き込み電位V0に等しくなろうとする。トラ
ンジスタQ1のベース・エミッタ間電圧とエミッタ抵抗
R1の端子間電圧が上昇し、トランジスタQ2のベース
・エミッタ間電圧も上昇してV0の電位になる方向に作
用して電流I0,I3が等しくなる方向に作用する。即
ち、電流I1,I2は、等しくなる。
ば、電流I1,I2が、I1>I2,(I0>I3)の
関係にあるとき、第3図に示すと、トランジスタQ1,
Q2のベースと接地間の電圧が、第3図のV1点の位置
にあるとすれば、トランジスタQ7乃至Q10からベー
ス電流を引き込み電位V0に等しくなろうとする。トラ
ンジスタQ1のベース・エミッタ間電圧とエミッタ抵抗
R1の端子間電圧が上昇し、トランジスタQ2のベース
・エミッタ間電圧も上昇してV0の電位になる方向に作
用して電流I0,I3が等しくなる方向に作用する。即
ち、電流I1,I2は、等しくなる。
次に、電流I1,I2が、I−1<I2,(I0<
I3)の関係にあるとき、即ち、トランジスタQ1,Q
2のベースと接地間の電圧が、第3図のV2点にあると
き、トランジスタQ3から出力される電流I3の余剰電
流が、トランジスタQ7乃至Q10のベースに供給さ
れ、トランジスタQ7乃至Q10に負帰還が掛かる。従
って、電流I1,I2(I0,I3)が等しくなるよう
に帰還が掛かって安定状態となり、PNPトランジスタ
Q9,Q10から定電流IOUTが得られる。
I3)の関係にあるとき、即ち、トランジスタQ1,Q
2のベースと接地間の電圧が、第3図のV2点にあると
き、トランジスタQ3から出力される電流I3の余剰電
流が、トランジスタQ7乃至Q10のベースに供給さ
れ、トランジスタQ7乃至Q10に負帰還が掛かる。従
って、電流I1,I2(I0,I3)が等しくなるよう
に帰還が掛かって安定状態となり、PNPトランジスタ
Q9,Q10から定電流IOUTが得られる。
I1=I2の関係を成り立つとき、トランジスタQ1,
Q2のベース・エミッタ間電圧の電位差ΔVは、(1)(2)
(3)式より次式のように表される。
Q2のベース・エミッタ間電圧の電位差ΔVは、(1)(2)
(3)式より次式のように表される。
ΔV=VT1nN……(4) 従って、電流I1,I2の関係は、次式のように表され
る。
る。
I1=I2=ΔV/R1=VT/R1(1nN)……
(5) (5)式からI1、即ち、IOUTが定電流であることが
判る。
(5) (5)式からI1、即ち、IOUTが定電流であることが
判る。
一方、電流ミラー回路3のトランジスタQ5,Q6のエ
ミッタ面積比をMとすると、これらの電流I0乃至I4
は、 I0≒MI4=MI1……(6) I3≒I2 ……(7) の関係が成り立つ。因に、第1図の実施例では、Mは1
である。
ミッタ面積比をMとすると、これらの電流I0乃至I4
は、 I0≒MI4=MI1……(6) I3≒I2 ……(7) の関係が成り立つ。因に、第1図の実施例では、Mは1
である。
依って、電流I2は、(1)(2)式から次式のように表され
る。
る。
Isexp VBE2/VT =MNIsexp VBE1/VT……(8) exp VBE2/VT=MNexp VBE1/VT exp(VBE2−VBE1)/VT=MN ΔV=VT(1nMN)……(9) (3)式に(9)式を代入すると、以下のような結果が得られ
る。
る。
I1=VT/R1(1nMN)……(10) 第1図の実施例の定電流回路は、上記の右辺から定電流
I1が出力される。従って、定電流出力IOUTがトラ
ンジスタQ7,Q8とベースを共通とするPNPトラン
ジスタQ8,Q10から出力される。又、(9)式から明
らかなように、定電流出力IOUTは、エミッタ面積比
N,Mによって電流値が制御できる。第1図及び第2図
の実施例では、電流ミラー回路3のトランジスタのエミ
ッタ面積比Mが1の場合の例であるが、そのトランジス
タのエミッタ面積を変えてMの値を1とは異なる値に設
定することにより定電流回路の素子面積を低減できる。
I1が出力される。従って、定電流出力IOUTがトラ
ンジスタQ7,Q8とベースを共通とするPNPトラン
ジスタQ8,Q10から出力される。又、(9)式から明
らかなように、定電流出力IOUTは、エミッタ面積比
N,Mによって電流値が制御できる。第1図及び第2図
の実施例では、電流ミラー回路3のトランジスタのエミ
ッタ面積比Mが1の場合の例であるが、そのトランジス
タのエミッタ面積を変えてMの値を1とは異なる値に設
定することにより定電流回路の素子面積を低減できる。
即ち、Mが1の場合と、Mを1とは異なる値にした場合
において、エミッタ面積比の設定によって定電流I1を
同じにしようとすると、(5)式と(10)式より、MN=N
1(N1は(5)式のNの値)の関係を成立させる必要が
ある。
において、エミッタ面積比の設定によって定電流I1を
同じにしようとすると、(5)式と(10)式より、MN=N
1(N1は(5)式のNの値)の関係を成立させる必要が
ある。
今、例えばMを1にしてN1が100の場合、第1図の
電流ミラー回路1ではトランジスタQ2のエミッタ面積
を1とすると、トランジスタQ1のエミッタ面積は10
0となる。
電流ミラー回路1ではトランジスタQ2のエミッタ面積
を1とすると、トランジスタQ1のエミッタ面積は10
0となる。
電流ミラー回路3のトランジスタQ5,Q6のエミッタ
面積は夫々1である。
面積は夫々1である。
ところが、MとNの値を夫々10にすれば、前記したM
N=N1の関係が成立する。
N=N1の関係が成立する。
この場合、第1図の電流ミラー回路1のトランジスタQ
2とトランジスタQ1のエミッタ面積は1:10、電流
ミラー回路3のトランジスタQ5とトランジスタQ6の
エミッタ面積も1:10で相対的に表される。
2とトランジスタQ1のエミッタ面積は1:10、電流
ミラー回路3のトランジスタQ5とトランジスタQ6の
エミッタ面積も1:10で相対的に表される。
電流ミラー回路1のトランジスタと電流ミラー回路3の
トランジスタのエミッタ面積を表すこの相対的な値の和
は22であるが、Mが1の場合の和は5倍に近い103
であり、Mを1とは異なる値にすることにより、定電流
回路における素子面積を低減できることが理解できる。
トランジスタのエミッタ面積を表すこの相対的な値の和
は22であるが、Mが1の場合の和は5倍に近い103
であり、Mを1とは異なる値にすることにより、定電流
回路における素子面積を低減できることが理解できる。
尚、第2図の定電流回路の動作は、第1図と略同等であ
るので、説明は省略する。
るので、説明は省略する。
本発明の定電流回路は、良好な定電流特性を維持しなが
ら多数の定電流出力を得ることが可能である。而も、1
V程度の低い電源電圧で安定した定電流を供給し得る特
徴を有する。定電流出力の変動に応じて出力段のPNP
トランジスタのベース電流を制御しているので、アーリ
ー効果の影響を低減できると共に、出力段のPNPトラ
ンジスタを多く付加したとしても安定した定電流出力を
得ることが可能となり、極めて効果的なものである。
ら多数の定電流出力を得ることが可能である。而も、1
V程度の低い電源電圧で安定した定電流を供給し得る特
徴を有する。定電流出力の変動に応じて出力段のPNP
トランジスタのベース電流を制御しているので、アーリ
ー効果の影響を低減できると共に、出力段のPNPトラ
ンジスタを多く付加したとしても安定した定電流出力を
得ることが可能となり、極めて効果的なものである。
第1図は、本発明の定電流回路の実施例を示す回路図、
第2図は、本発明の定電流回路の他の実施例を示す回路
図、第3図は、本発明の定電流回路の動作を説明する為
の図、第4図は、従来の定電流回路を示す回路図であ
る。 1乃至3,11乃至13:電流ミラー回路
第2図は、本発明の定電流回路の他の実施例を示す回路
図、第3図は、本発明の定電流回路の動作を説明する為
の図、第4図は、従来の定電流回路を示す回路図であ
る。 1乃至3,11乃至13:電流ミラー回路
Claims (4)
- 【請求項1】エミッタ抵抗を介して接地されたトランジ
スタとエミッタを直接接地されたトランジスタからなる
第1の電流ミラー回路、共通接続されたエミッタが電源
電圧源に接続された一対のトランジスタからなる第2の
電流ミラー回路、共通接続されたエミッタが接地されて
いる一対のトランジスタからなる第3の電流ミラー回
路、エミッタを電源電圧源に接続された第1と第2のト
ランジスタを有しており、第1の電流ミラー回路の出力
段は第2の電流ミラー回路のバイアス段に接続され、第
2の電流ミラー回路の出力段は第3の電流ミラー回路の
出力段に接続され、第3の電流ミラー回路のバイアス段
は第1のトランジスタのコレクタに接続され、第1の電
流ミラー回路のバイアス段は第2のトランジスタのコレ
クタに接続され、該第1と第2のトランジスタのベース
は共通接続されて該第2と該第3の電流ミラー回路の出
力段に接続され、さらに少なくとも一つのトランジスタ
が第1と第2のトランジスタとベースを共通接続され、
エミッタを電源電圧源に接続されており、該トランジス
タから定電流を得ることを特徴とする定電流回路。 - 【請求項2】第1の電流ミラー回路を形成するトランジ
スタのエミッタ面積と第3の電流ミラー回路を形成する
トランジスタのエミッタ面積において、少なくとも第1
の電流ミラー回路を形成するトランジスタのエミッタ面
積比Nが1を越える値に設定してある特許請求の範囲第
1項記載の定電流回路。 - 【請求項3】エミッタ抵抗を介して接地されたトランジ
スタとエミッタを直接接地されたトランジスタからなる
第1の電流ミラー回路、共通接続されたエミッタが電源
電圧源に接続された一対のトランジスタからなる第2の
電流ミラー回路、共通接続されたエミッタが接地されて
いる一対のトランジスタからなる第3の電流ミラー回
路、エミッタを電源電圧源に接続された第1と第2のト
ランジスタを有しており、第1の電流ミラー回路の出力
段は第2の電流ミラー回路の出力段に接続され、第2の
電流ミラー回路のバイアス段は第3の電流ミラー回路の
出力段に接続され、第3の電流ミラー回路のバイアス段
は第1のトランジスタのコレクタに接続され、第1の電
流ミラー回路のバイアス段は第2のトランジスタのコレ
クタに接続され、該第1と第2のトランジスタのベース
は共通接続されて該第1と該第2の電流ミラー回路の出
力段に接続され、さらに少なくとも一つのトランジスタ
が第1と第2のトランジスタとベースを共通接続され、
エミッタを電源電圧源に接続されており、該トランジス
タから定電流を得ることを特徴とする定電流回路。 - 【請求項4】第1の電流ミラー回路を形成するトランジ
スタのエミッタ面積と第3の電流ミラー回路を形成する
トランジスタのエミッタ面積において、少なくとも第1
の電流ミラー回路を形成するトランジスタのエミッタ面
積比Nが1を越える値に設定してある特許請求の範囲第
3項記載の定電流回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24656788A JPH0623940B2 (ja) | 1988-09-30 | 1988-09-30 | 定電流回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24656788A JPH0623940B2 (ja) | 1988-09-30 | 1988-09-30 | 定電流回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0293809A JPH0293809A (ja) | 1990-04-04 |
JPH0623940B2 true JPH0623940B2 (ja) | 1994-03-30 |
Family
ID=17150335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24656788A Expired - Lifetime JPH0623940B2 (ja) | 1988-09-30 | 1988-09-30 | 定電流回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0623940B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5500108B2 (ja) * | 2011-03-16 | 2014-05-21 | 富士通セミコンダクター株式会社 | カレントミラー回路及びそれを有する増幅回路 |
-
1988
- 1988-09-30 JP JP24656788A patent/JPH0623940B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0293809A (ja) | 1990-04-04 |
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