JPH06233260A - 表示用半導体集積回路 - Google Patents
表示用半導体集積回路Info
- Publication number
- JPH06233260A JPH06233260A JP1603093A JP1603093A JPH06233260A JP H06233260 A JPH06233260 A JP H06233260A JP 1603093 A JP1603093 A JP 1603093A JP 1603093 A JP1603093 A JP 1603093A JP H06233260 A JPH06233260 A JP H06233260A
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- JP
- Japan
- Prior art keywords
- circuit
- serial data
- clock
- data
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Abstract
(57)【要約】
【目的】文字放送用の文字データ等を取り込む表示用半
導体集積回路において、低消費電流化，低コスト化や、
ノイズによるデータの取り込みエラーを防ぐこと等を可
能にする。 【構成】シリアルデータを微分し、シリアルデータの変
化タイミングを検出する微分回路１を設け、この微分回
路１のシリアルデータの立ち上がり検出出力でリセット
され、シリアル転送レートのｎ倍でシリアルデータとは
非同期のクロックが入力される１／ｎ分周回路２を設
け、１／ｎ分周回路２の１／ｎ分周出力でシリアルデー
タを取り込むシフトレジスタ３を設ける。ＭＯＳトラン
ジスタで構成されたディジタル回路を使用することによ
り、低消費電流化，チップサイズの小型化，低コスト化
や、ノイズでの影響を少なくしている。
導体集積回路において、低消費電流化，低コスト化や、
ノイズによるデータの取り込みエラーを防ぐこと等を可
能にする。 【構成】シリアルデータを微分し、シリアルデータの変
化タイミングを検出する微分回路１を設け、この微分回
路１のシリアルデータの立ち上がり検出出力でリセット
され、シリアル転送レートのｎ倍でシリアルデータとは
非同期のクロックが入力される１／ｎ分周回路２を設
け、１／ｎ分周回路２の１／ｎ分周出力でシリアルデー
タを取り込むシフトレジスタ３を設ける。ＭＯＳトラン
ジスタで構成されたディジタル回路を使用することによ
り、低消費電流化，チップサイズの小型化，低コスト化
や、ノイズでの影響を少なくしている。
Description
【０００１】
【産業上の利用分野】本発明は表示用半導体集積回路に
関し、特に文字放送用の文字データを取り込むＭＯＳ型
ディジタル半導体集積回路に関する。
関し、特に文字放送用の文字データを取り込むＭＯＳ型
ディジタル半導体集積回路に関する。
【０００２】
【従来の技術】一般に表示用半導体集積回路は、文字放
送をテレビに表示させるために、文字データであるシリ
アルデータを取り込み、デコーダに転送することに使わ
れている。
送をテレビに表示させるために、文字データであるシリ
アルデータを取り込み、デコーダに転送することに使わ
れている。
【０００３】従来の表示用半導体集積回路は、図４のよ
うな構成をしている。図４において、図５のデータ２
０′のように、シリアルデータ５の直前に送られてく
る、シリアルデータ５と位相のあった位相基準信号２０
と、電圧制御型発振器１８の出力を入力し、２つの信号
の位相差を出力する比較器１６と、この位相差出力を直
流電圧に平滑するローパスフィルタ１７と、このローパ
スフィルタ１７により平滑された比較器１６の位相差出
力により発振周波数を制御し、シリアルデータ５と同期
のとれたクロックを出力する電圧制御型発振器１８と、
この電圧制御型発振器１８の出力をクロック（Ｃ）と
し、シリアルデータをＤ入力に取り込むシフトレジスタ
１９と、このシフトレジスタ１９の出力を文字信号に変
換し、テレビに表示させるデコーダ２１を有している。
うな構成をしている。図４において、図５のデータ２
０′のように、シリアルデータ５の直前に送られてく
る、シリアルデータ５と位相のあった位相基準信号２０
と、電圧制御型発振器１８の出力を入力し、２つの信号
の位相差を出力する比較器１６と、この位相差出力を直
流電圧に平滑するローパスフィルタ１７と、このローパ
スフィルタ１７により平滑された比較器１６の位相差出
力により発振周波数を制御し、シリアルデータ５と同期
のとれたクロックを出力する電圧制御型発振器１８と、
この電圧制御型発振器１８の出力をクロック（Ｃ）と
し、シリアルデータをＤ入力に取り込むシフトレジスタ
１９と、このシフトレジスタ１９の出力を文字信号に変
換し、テレビに表示させるデコーダ２１を有している。
【０００４】次に、この回路の動作について説明する。
この回路は、シフトレジスタ１９のクロックとシリアル
データとの同期をとるために、まず比較器１６で、シリ
アルデータと位相のあった基準信号２０と、シフトレジ
スタ１９のクロックを出力する電圧制御型発振器１８の
出力との位相を比較し、位相差を出力する。この位相差
出力を、ローパスフィルタ１７で積分することにより、
直流電圧に平滑して出力する。この位相差出力の直流電
圧値により、電圧制御型発振器１８の発振周波数を変化
させ、シリアルデータと同期のとれたクロックを出力し
ている。このシリアルデータと同期のとれたクロックに
よって、シフトレジスタ１９はシリアルデータを取り込
み、デコーダ２１に転送する。デコーダ２１はこのシリ
アルデータを文字信号に変換し、テレビに表示させる。
この回路は、シフトレジスタ１９のクロックとシリアル
データとの同期をとるために、まず比較器１６で、シリ
アルデータと位相のあった基準信号２０と、シフトレジ
スタ１９のクロックを出力する電圧制御型発振器１８の
出力との位相を比較し、位相差を出力する。この位相差
出力を、ローパスフィルタ１７で積分することにより、
直流電圧に平滑して出力する。この位相差出力の直流電
圧値により、電圧制御型発振器１８の発振周波数を変化
させ、シリアルデータと同期のとれたクロックを出力し
ている。このシリアルデータと同期のとれたクロックに
よって、シフトレジスタ１９はシリアルデータを取り込
み、デコーダ２１に転送する。デコーダ２１はこのシリ
アルデータを文字信号に変換し、テレビに表示させる。
【０００５】
【発明が解決しようとする課題】この従来の表示用半導
体集積回路では、シリアルデータを取り込むためのクロ
ックの同期をとる回路がバイポーラトランジスタで構成
されたアナログ回路のため、消費電流が大きくなること
や、ノイズにより電圧制御型発振器１８の出力が変動
し、データの取り込みエラーを起こすおそれがあった。
また、アナログ回路をＭＯＳトランジスタで構成した場
合、バイポーラトランジスタと比較して、周波数特性
や、ゲイン特性が悪いため、電圧制御型発振器の特性が
悪くなってしまう。又、ローパスフィルタは定数により
特性が変化し、かつ外付けとなるため、部品のコストが
かかったり、端子数が増え、チップサイズが大きくなる
欠点がある。
体集積回路では、シリアルデータを取り込むためのクロ
ックの同期をとる回路がバイポーラトランジスタで構成
されたアナログ回路のため、消費電流が大きくなること
や、ノイズにより電圧制御型発振器１８の出力が変動
し、データの取り込みエラーを起こすおそれがあった。
また、アナログ回路をＭＯＳトランジスタで構成した場
合、バイポーラトランジスタと比較して、周波数特性
や、ゲイン特性が悪いため、電圧制御型発振器の特性が
悪くなってしまう。又、ローパスフィルタは定数により
特性が変化し、かつ外付けとなるため、部品のコストが
かかったり、端子数が増え、チップサイズが大きくなる
欠点がある。
【０００６】そこで、本発明の目的は、以上の欠点を解
消し、データの取り込みエラーを起こす恐れ等を解決し
た表示用半導体集積回路を提供することにある。
消し、データの取り込みエラーを起こす恐れ等を解決し
た表示用半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の表示用半導体集
積回路の構成は、文字放送用の文字データであるシリア
ルデータを微分し、前記シリアルデータの変化タイミン
グを検出する微分回路と、前記微分回路のシリアルデー
タの立ち上がり検出出力でリセットされ、前記シリアル
データを転送するクロックのｎ倍の周期で、前記シリア
ルデータとは非同期のクロックを入力して前記クロック
を１／ｎに分周し、前記シリアルデータと同期のとれた
クロックを出力する１／ｎ分周回路と、前記１／ｎ分周
回路から出力されるクロックで前記シリアルデータを取
り込むシフトレジスタと、前記シフトレジスタの出力を
文字信号に変換し、テレビに表示させるデコーダとを含
むことを特徴とする。
積回路の構成は、文字放送用の文字データであるシリア
ルデータを微分し、前記シリアルデータの変化タイミン
グを検出する微分回路と、前記微分回路のシリアルデー
タの立ち上がり検出出力でリセットされ、前記シリアル
データを転送するクロックのｎ倍の周期で、前記シリア
ルデータとは非同期のクロックを入力して前記クロック
を１／ｎに分周し、前記シリアルデータと同期のとれた
クロックを出力する１／ｎ分周回路と、前記１／ｎ分周
回路から出力されるクロックで前記シリアルデータを取
り込むシフトレジスタと、前記シフトレジスタの出力を
文字信号に変換し、テレビに表示させるデコーダとを含
むことを特徴とする。
【０００８】
【実施例】以下本発明の実施例を、図面を参照して説明
する。図１は本発明の一実施例の表示用半導体集積回路
を示すブロック図である。図１により明らかな如く、本
実施例の表示用半導体集積回路は、文字放送用の文字デ
ータであるシリアルデータ５を微分し、このシリアルデ
ータ５の立ち上がりを検出する微分回路１と、この微分
回路１のシリアルデータ５の変化タイミング検出出力６
でリセット（Ｒ）され、シリアルデータを転送するクロ
ックのｎ倍の周期で、シリアルデータ４と非同期のクロ
ック９を入力し、このクロック９を１／ｎに分周し、シ
リアルデータと同期のとれたクロックを出力する１／ｎ
分周回路２と、この１／ｎ分周回路２から出力されるク
ロック７でシリアルデータ５を取り込むシフトレジスタ
３と、このシフトレジスタ３の出力を文字信号に変換
し、テレビに表示させるデコーダ１１とを含み構成され
る。
する。図１は本発明の一実施例の表示用半導体集積回路
を示すブロック図である。図１により明らかな如く、本
実施例の表示用半導体集積回路は、文字放送用の文字デ
ータであるシリアルデータ５を微分し、このシリアルデ
ータ５の立ち上がりを検出する微分回路１と、この微分
回路１のシリアルデータ５の変化タイミング検出出力６
でリセット（Ｒ）され、シリアルデータを転送するクロ
ックのｎ倍の周期で、シリアルデータ４と非同期のクロ
ック９を入力し、このクロック９を１／ｎに分周し、シ
リアルデータと同期のとれたクロックを出力する１／ｎ
分周回路２と、この１／ｎ分周回路２から出力されるク
ロック７でシリアルデータ５を取り込むシフトレジスタ
３と、このシフトレジスタ３の出力を文字信号に変換
し、テレビに表示させるデコーダ１１とを含み構成され
る。
【０００９】図３は図１の微分回路１の具体的なブロッ
ク図である。図３において、本微分回路１は、入力デー
タを取り込むデータフリップフロップ１２と、このデー
タフリップフロップ１２の出力を取り込むデータラッチ
１３と、このデータラッチ１３の反転出力即ちＱ（反転
値）出力と、入力データとの論理積をとる回路であっ
て、入力データの立ち上がりでパルスを出力するＮＡＮ
Ｄ回路１４と、インバータ１５とを有する。１／ｎ分周
回路２は、カウンタ回路でクロックをｎ回カウントし
て、１クロック出力する回路である。シフトレジスタ３
とデコーダ１１とは、図４の従来の技術で説明したもの
と同様のものである。
ク図である。図３において、本微分回路１は、入力デー
タを取り込むデータフリップフロップ１２と、このデー
タフリップフロップ１２の出力を取り込むデータラッチ
１３と、このデータラッチ１３の反転出力即ちＱ（反転
値）出力と、入力データとの論理積をとる回路であっ
て、入力データの立ち上がりでパルスを出力するＮＡＮ
Ｄ回路１４と、インバータ１５とを有する。１／ｎ分周
回路２は、カウンタ回路でクロックをｎ回カウントし
て、１クロック出力する回路である。シフトレジスタ３
とデコーダ１１とは、図４の従来の技術で説明したもの
と同様のものである。
【００１０】次にこの回路の動作について図２も参照し
て、説明する。本実施例の回路は、文字放送用の文字デ
ータであるシリアルデータ５と、シフトレジスタ３のク
ロックとの同期をとるために、まず微分回路１でシリア
ルデータ５を微分した、シリアルデータ５の変化タイミ
ングを出力する。このシリアルデータ５の変化タイミン
グ検出出力６により、１／ｎ分周回路２をリセットす
る。１／ｎ分周回路２は、シリアルデータ５を転送する
クロック９のｎ倍のクロックを１／ｎに分周して出力し
ている。１／ｎ分周回路２は、シリアルデータ５の立ち
上がり検出出力６によりリセットされることで、シリア
ルデータ５と同期のとれたクロック７を出力する。クロ
ック７により、シフトレジスタ３はシリアルデータ５を
取り込む。ここで、取り込まれたシリアルデータをデコ
ーダ１１により文字信号に変換し、テレビに表示させ
る。
て、説明する。本実施例の回路は、文字放送用の文字デ
ータであるシリアルデータ５と、シフトレジスタ３のク
ロックとの同期をとるために、まず微分回路１でシリア
ルデータ５を微分した、シリアルデータ５の変化タイミ
ングを出力する。このシリアルデータ５の変化タイミン
グ検出出力６により、１／ｎ分周回路２をリセットす
る。１／ｎ分周回路２は、シリアルデータ５を転送する
クロック９のｎ倍のクロックを１／ｎに分周して出力し
ている。１／ｎ分周回路２は、シリアルデータ５の立ち
上がり検出出力６によりリセットされることで、シリア
ルデータ５と同期のとれたクロック７を出力する。クロ
ック７により、シフトレジスタ３はシリアルデータ５を
取り込む。ここで、取り込まれたシリアルデータをデコ
ーダ１１により文字信号に変換し、テレビに表示させ
る。
【００１１】このようにして、文字放送用の文字データ
であるシリアルデータ５と同期のとれたクロックをつく
り、シリアルデータ５を抜き取り、テレビに表示するこ
とができる。
であるシリアルデータ５と同期のとれたクロックをつく
り、シリアルデータ５を抜き取り、テレビに表示するこ
とができる。
【００１２】尚、図２において、変化タイミング検出出
力６の時点Ｔは、１／ｎ分周回路２が新たに分周を開始
する時である。
力６の時点Ｔは、１／ｎ分周回路２が新たに分周を開始
する時である。
【００１３】
【発明の効果】以上説明した様に、本発明の表示用半導
体集積回路によれば、シリアルデータを取り込むための
クロックの同期をとる回路構成を、バイポーラトランジ
スタによるアナログ回路からＭＯＳトランジスタによる
ディジタル回路に変更した事により、消費電流の削減，
ノイズによる電圧制御型発振器の出力変動によるデータ
の取り込みエラーは解消され、また外付けのローパスフ
ィルタが必要なくなるため、端子数の削除や外付け部品
が不要となり、チップ面積減，部品代減によりコスト減
になるという効果が得られる。
体集積回路によれば、シリアルデータを取り込むための
クロックの同期をとる回路構成を、バイポーラトランジ
スタによるアナログ回路からＭＯＳトランジスタによる
ディジタル回路に変更した事により、消費電流の削減，
ノイズによる電圧制御型発振器の出力変動によるデータ
の取り込みエラーは解消され、また外付けのローパスフ
ィルタが必要なくなるため、端子数の削除や外付け部品
が不要となり、チップ面積減，部品代減によりコスト減
になるという効果が得られる。
【図１】本発明の一実施例の表示用半導体集積回路を示
すブロック図である。
すブロック図である。
【図２】図１の実施例の各部信号波形を示すタイミング
図である。
図である。
【図３】図１の実施例の微分回路のブロック図である。
【図４】従来の表示用半導体集積回路のブロック図であ
る。
る。
【図５】図４における入力データのタイミング図であ
る。
る。
１ 微分回路 ２ １／ｎ分周回路 ３，１９ シフトレジスタ ４，２０ 入力データ ５ シリアルデータ ６，８ シリアルデータ４の変化タイミング検出出力 ７ シフトレジスタのクロック ９ ｎ倍のクロック １０ １／ｎ分周回路のカウンタ値 １１，２１ デコーダ １２ データフリップフロップ １３ バイナリフリップフロップ １４ ＮＡＮＤ回路 １５ インバータ回路 １６ 比較器 １７ ローパスフィルタ １８ 電圧制御型発振器 ２０′ 入力データ
Claims (2)
- 【請求項１】 文字放送用の文字データであるシリアル
データを微分し、前記シリアルデータの変化タイミング
を検出する微分回路と、前記微分回路のシリアルデータ
の立ち上がり検出出力でリセットされ、前記シリアルデ
ータを転送するクロックのｎ倍の周期で、前記シリアル
データとは非同期のクロックを入力して前記クロックを
１／ｎに分周し、前記シリアルデータと同期のとれたク
ロックを出力する１／ｎ分周回路と、前記１／ｎ分周回
路から出力されるクロックで前記シリアルデータを取り
込むシフトレジスタと、前記シフトレジスタの出力を文
字信号に変換し、テレビに表示させるデコーダとを含む
ことを特徴とする表示用半導体集積回路。 - 【請求項２】 微分回路が、データフリップフロップと
バイナリフリップフロップとＮＡＮＤ回路とを有する請
求項１に記載の表示用半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01603093A JP3327968B2 (ja) | 1993-02-03 | 1993-02-03 | 表示用半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01603093A JP3327968B2 (ja) | 1993-02-03 | 1993-02-03 | 表示用半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06233260A true JPH06233260A (ja) | 1994-08-19 |
| JP3327968B2 JP3327968B2 (ja) | 2002-09-24 |
Family
ID=11905181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01603093A Expired - Fee Related JP3327968B2 (ja) | 1993-02-03 | 1993-02-03 | 表示用半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3327968B2 (ja) |
-
1993
- 1993-02-03 JP JP01603093A patent/JP3327968B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3327968B2 (ja) | 2002-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020618 |
|
| LAPS | Cancellation because of no payment of annual fees |