JPH06232711A - Ｆ／ｖ変換平均化回路 - Google Patents
Ｆ／ｖ変換平均化回路Info
- Publication number
- JPH06232711A JPH06232711A JP1742993A JP1742993A JPH06232711A JP H06232711 A JPH06232711 A JP H06232711A JP 1742993 A JP1742993 A JP 1742993A JP 1742993 A JP1742993 A JP 1742993A JP H06232711 A JPH06232711 A JP H06232711A
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- signal
- converter
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Abstract
(57)【要約】
【目的】 入力信号がバースト波であっても、正しく平
均化された出力信号が得られることを目的とする。 【構成】 Ｆ／Ｖ変換器２の出力リップルの最高値及び
最低値をサンプリングしホールドするサンプル／ホール
ド回路３，４と、サンプル／ホールド回路３，４にホー
ルドされたＦ／Ｖ変換器２の出力リップルの最高値及び
最低値を平均化する平均化回路８，９とを具備した。
均化された出力信号が得られることを目的とする。 【構成】 Ｆ／Ｖ変換器２の出力リップルの最高値及び
最低値をサンプリングしホールドするサンプル／ホール
ド回路３，４と、サンプル／ホールド回路３，４にホー
ルドされたＦ／Ｖ変換器２の出力リップルの最高値及び
最低値を平均化する平均化回路８，９とを具備した。
Description
【０００１】
【産業上の利用分野】本発明はＦ／Ｖ変換器の出力リッ
プルを除去するＦ／Ｖ変換平均化回路に関する。
プルを除去するＦ／Ｖ変換平均化回路に関する。
【０００２】
【従来の技術】従来、この種のＦ／Ｖ変換平均化回路
は、図３に開示されるものがある。図３はＦ／Ｖ変換平
均化回路のブロック図を示す。同図において、１１は入
力端子、１２は入力端子１１が接続されたＦ／Ｖ変換
器、１３はＦ／Ｖ変換器１２が接続されたローパスフィ
ルタ、１４はローパスフィルタ１３が接続された出力端
子である。かかるＦ／Ｖ変換平均化回路では、図４に示
すように、入力端子１１に連続的な信号ａが入力される
と、Ｆ／Ｖ変換器１２は信号ｂを出力する。この場合、
信号ｂは大きなリップルを含んでいるため、ローパスフ
ィルタ１３を通してリップルの無い平均化された信号ｊ
を出力端子１４より出力していた。
は、図３に開示されるものがある。図３はＦ／Ｖ変換平
均化回路のブロック図を示す。同図において、１１は入
力端子、１２は入力端子１１が接続されたＦ／Ｖ変換
器、１３はＦ／Ｖ変換器１２が接続されたローパスフィ
ルタ、１４はローパスフィルタ１３が接続された出力端
子である。かかるＦ／Ｖ変換平均化回路では、図４に示
すように、入力端子１１に連続的な信号ａが入力される
と、Ｆ／Ｖ変換器１２は信号ｂを出力する。この場合、
信号ｂは大きなリップルを含んでいるため、ローパスフ
ィルタ１３を通してリップルの無い平均化された信号ｊ
を出力端子１４より出力していた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＦ／Ｖ変換平均化回路においては、入力信号が
信号Ａのような不連続のバースト波の場合、Ｆ／Ｖ変換
器１２の出力は信号Ｂのような波形となる。そして、ロ
ーパスフィルタ１３の出力は、ローパスフィルタ１３の
応答速度が遅いことから、信号Ｊのような波形となり、
正しく平均化された出力信号が得られないという問題点
があった。そこで、かかる問題点を解消するため、ロー
パスフィルタ１３の応答速度を向上させると、信号Ｂの
リップルが残ってしまうという問題点があった。本発明
の目的は、上述した問題点に鑑み、入力信号がバースト
波であっても、正しく平均化された出力信号が得られる
Ｆ／Ｖ変換平均化回路を提供するものである。
た従来のＦ／Ｖ変換平均化回路においては、入力信号が
信号Ａのような不連続のバースト波の場合、Ｆ／Ｖ変換
器１２の出力は信号Ｂのような波形となる。そして、ロ
ーパスフィルタ１３の出力は、ローパスフィルタ１３の
応答速度が遅いことから、信号Ｊのような波形となり、
正しく平均化された出力信号が得られないという問題点
があった。そこで、かかる問題点を解消するため、ロー
パスフィルタ１３の応答速度を向上させると、信号Ｂの
リップルが残ってしまうという問題点があった。本発明
の目的は、上述した問題点に鑑み、入力信号がバースト
波であっても、正しく平均化された出力信号が得られる
Ｆ／Ｖ変換平均化回路を提供するものである。
【０００４】
【課題を解決するための手段】本発明は上述した目的を
達成するため、Ｆ／Ｖ変換器の出力リップルの最高値及
び最低値をサンプリングしホールドするサンプル／ホー
ルド回路と、上記サンプル／ホールド回路にホールドさ
れた上記Ｆ／Ｖ変換器の出力リップルの最高値及び最低
値を平均化する平均化回路とを具備したものである。
達成するため、Ｆ／Ｖ変換器の出力リップルの最高値及
び最低値をサンプリングしホールドするサンプル／ホー
ルド回路と、上記サンプル／ホールド回路にホールドさ
れた上記Ｆ／Ｖ変換器の出力リップルの最高値及び最低
値を平均化する平均化回路とを具備したものである。
【０００５】
【作用】本発明においては、Ｆ／Ｖ変換器にＦ／Ｖ変換
器の出力リップルの最高値及び最低値を平均化する平均
化回路を接続したので、Ｆ／Ｖ変換器の出力リップルの
正しい平均値が瞬時に得られる。
器の出力リップルの最高値及び最低値を平均化する平均
化回路を接続したので、Ｆ／Ｖ変換器の出力リップルの
正しい平均値が瞬時に得られる。
【０００６】
【実施例】本発明のＦ／Ｖ変換平均化回路に係る一実施
例を図１及び図２に基づいて説明する。図１にＦ／Ｖ変
換平均化回路のブロック図を示す。同図において、１は
入力端子であり、２は入力端子１に接続されたＦ／Ｖ変
換器である。３，４はＦ／Ｖ変換器２に夫々接続された
サンプル／ホールド回路であり、５はＦ／Ｖ変換器２に
接続されたレベル比較器である。レベル比較器５には単
安定マルチバイブレータ６の正論理トリガー入力端子が
接続されると共に、単安定マルチバイブレータ７の負論
理トリガー入力端子が夫々接続されている。また、単安
定マルチバイブレータ６の負論理入力端子はアースさ
れ、単安定マルチバイブレータ７の正論理入力端子は＋
５ｖ電源に接続されている。更に、単安定マルチバイブ
レータ６の負論理出力端子はサンプル／ホールド回路３
の負論理制御入力端子に接続され、単安定マルチバイブ
レータ７の負論理出力端子はサンプル／ホールド回路４
の負論理制御入力端子に接続されている。
例を図１及び図２に基づいて説明する。図１にＦ／Ｖ変
換平均化回路のブロック図を示す。同図において、１は
入力端子であり、２は入力端子１に接続されたＦ／Ｖ変
換器である。３，４はＦ／Ｖ変換器２に夫々接続された
サンプル／ホールド回路であり、５はＦ／Ｖ変換器２に
接続されたレベル比較器である。レベル比較器５には単
安定マルチバイブレータ６の正論理トリガー入力端子が
接続されると共に、単安定マルチバイブレータ７の負論
理トリガー入力端子が夫々接続されている。また、単安
定マルチバイブレータ６の負論理入力端子はアースさ
れ、単安定マルチバイブレータ７の正論理入力端子は＋
５ｖ電源に接続されている。更に、単安定マルチバイブ
レータ６の負論理出力端子はサンプル／ホールド回路３
の負論理制御入力端子に接続され、単安定マルチバイブ
レータ７の負論理出力端子はサンプル／ホールド回路４
の負論理制御入力端子に接続されている。
【０００７】８はサンプル／ホールド回路３，４に接続
された加算器、９は加算器８に接続された１／２分圧
器、１０は１／２分圧器９に接続された出力端子であ
る。Ｒ１は一端がレベル比較器５のマイナス入力端子に
接続され、他端がレベル比較器５のプラス入力端子に接
続された抵抗、Ｃ１は抵抗Ｒ１とグランド間に接続され
たコンデンサであり、これら抵抗Ｒ１及びコンデンサＣ
１と上記レベル比較器５とによりピーク検出器２０が構
成されている。尚、Ａ〜Ｉは各部の信号を示す。
された加算器、９は加算器８に接続された１／２分圧
器、１０は１／２分圧器９に接続された出力端子であ
る。Ｒ１は一端がレベル比較器５のマイナス入力端子に
接続され、他端がレベル比較器５のプラス入力端子に接
続された抵抗、Ｃ１は抵抗Ｒ１とグランド間に接続され
たコンデンサであり、これら抵抗Ｒ１及びコンデンサＣ
１と上記レベル比較器５とによりピーク検出器２０が構
成されている。尚、Ａ〜Ｉは各部の信号を示す。
【０００８】次に、かかる構成のＦ／Ｖ変換平均化回路
の動作を図２も参照して説明する。尚、図２はＦ／Ｖ変
換平均化回路各部の波形図である。先ず、入力端子１に
バースト波の信号Ａが入力されると、Ｆ／Ｖ変換器２は
信号Ｂを出力する。ここで、一点鎖線は平均値を示す。
その後、Ｆ／Ｖ変換器２の信号Ｂがピーク検出器２０に
入力されると、ピーク検出器２０は信号Ｃを出力し、単
安定マルチバイブレータ６はサンプル／ホールド回路３
の制御信号となる信号Ｄを出力する。これにより、サン
プル／ホールド回路３は信号Ｄの低レベル時にサンプル
状態となり、信号Ｄの高レベル時にはホールド状態とな
る。その結果、サンプル／ホールド回路３は信号Ｅを出
力し、信号Ｂの最高値のレベルが得られる。
の動作を図２も参照して説明する。尚、図２はＦ／Ｖ変
換平均化回路各部の波形図である。先ず、入力端子１に
バースト波の信号Ａが入力されると、Ｆ／Ｖ変換器２は
信号Ｂを出力する。ここで、一点鎖線は平均値を示す。
その後、Ｆ／Ｖ変換器２の信号Ｂがピーク検出器２０に
入力されると、ピーク検出器２０は信号Ｃを出力し、単
安定マルチバイブレータ６はサンプル／ホールド回路３
の制御信号となる信号Ｄを出力する。これにより、サン
プル／ホールド回路３は信号Ｄの低レベル時にサンプル
状態となり、信号Ｄの高レベル時にはホールド状態とな
る。その結果、サンプル／ホールド回路３は信号Ｅを出
力し、信号Ｂの最高値のレベルが得られる。
【０００９】また、Ｆ／Ｖ変換器２の信号Ｂがピーク検
出器２０に入力されると、ピーク検出器２０は信号Ｃを
出力し、単安定マルチバイブレータ７はサンプル／ホー
ルド回路４の制御信号となる信号Ｆを出力する。これに
より、サンプル／ホールド回路４は信号Ｆの低レベル時
にサンプル状態となり、信号Ｆの高レベル時にはホール
ド状態となる。その結果、サンプル／ホールド回路４は
信号Ｇを出力し、信号Ｂの最低値のレベルが得られる。
しかる後、加算器８ではサンプル／ホールド回路３の信
号Ｅとサンプル／ホールド回路４の信号Ｇとが加算さ
れ、信号Ｈが出力される。この信号Ｈは１／２分圧器９
で分圧され、信号Ｉが出力される。このとき、信号Ｉの
最高値は信号Ｂの一点鎖線で示す平均値と同じ値にな
る。かくして、Ｆ／Ｖ変換器出力の平均値が瞬時に得ら
れ、入力信号がバースト波であっても、正しく平均化さ
れた出力信号を得ることができる。
出器２０に入力されると、ピーク検出器２０は信号Ｃを
出力し、単安定マルチバイブレータ７はサンプル／ホー
ルド回路４の制御信号となる信号Ｆを出力する。これに
より、サンプル／ホールド回路４は信号Ｆの低レベル時
にサンプル状態となり、信号Ｆの高レベル時にはホール
ド状態となる。その結果、サンプル／ホールド回路４は
信号Ｇを出力し、信号Ｂの最低値のレベルが得られる。
しかる後、加算器８ではサンプル／ホールド回路３の信
号Ｅとサンプル／ホールド回路４の信号Ｇとが加算さ
れ、信号Ｈが出力される。この信号Ｈは１／２分圧器９
で分圧され、信号Ｉが出力される。このとき、信号Ｉの
最高値は信号Ｂの一点鎖線で示す平均値と同じ値にな
る。かくして、Ｆ／Ｖ変換器出力の平均値が瞬時に得ら
れ、入力信号がバースト波であっても、正しく平均化さ
れた出力信号を得ることができる。
【００１０】
【発明の効果】以上説明したように本発明によれば、Ｆ
／Ｖ変換器にＦ／Ｖ変換器の出力リップルの最高値及び
最低値を平均化する平均化回路を接続したので、Ｆ／Ｖ
変換器の出力リップルの正しい平均値が瞬時に得られ
る。従って、入力信号がバースト波であっても、正しく
平均化された出力信号を得ることができる。
／Ｖ変換器にＦ／Ｖ変換器の出力リップルの最高値及び
最低値を平均化する平均化回路を接続したので、Ｆ／Ｖ
変換器の出力リップルの正しい平均値が瞬時に得られ
る。従って、入力信号がバースト波であっても、正しく
平均化された出力信号を得ることができる。
【図１】本発明のＦ／Ｖ変換平均化回路のブロック図で
ある。
ある。
【図２】本発明のＦ／Ｖ変換平均化回路各部の波形図で
ある。
ある。
【図３】従来のＦ／Ｖ変換平均化回路のブロック図であ
る。
る。
【図４】従来のＦ／Ｖ変換平均化回路各部の波形図であ
る。
る。
１ 入力端子 ２ Ｆ／Ｖ変換器 ３，４ サンプル／ホールド回路 ５ レベル比較器 ６，７ 単安定マルチバイブレータ ８ 加算器 ９ １／２分圧器 １０ 出力端子 ２０ ピーク検出器
Claims (1)
- 【請求項１】 Ｆ／Ｖ（周波数／電圧）変換器の出力リ
ップルの最高値及び最低値をサンプリングしホールドす
るサンプル／ホールド回路と、上記サンプル／ホールド
回路にホールドされた上記Ｆ／Ｖ変換器の出力リップル
の最高値及び最低値を平均化する平均化回路とを具備し
たことを特徴とするＦ／Ｖ変換平均化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1742993A JPH06232711A (ja) | 1993-02-04 | 1993-02-04 | Ｆ／ｖ変換平均化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1742993A JPH06232711A (ja) | 1993-02-04 | 1993-02-04 | Ｆ／ｖ変換平均化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232711A true JPH06232711A (ja) | 1994-08-19 |
Family
ID=11943780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1742993A Pending JPH06232711A (ja) | 1993-02-04 | 1993-02-04 | Ｆ／ｖ変換平均化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232711A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498670B2 (en) | 1998-03-19 | 2002-12-24 | Fujitsu Limited | Optical receiving apparatus and method |
-
1993
- 1993-02-04 JP JP1742993A patent/JPH06232711A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498670B2 (en) | 1998-03-19 | 2002-12-24 | Fujitsu Limited | Optical receiving apparatus and method |
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