JPH06232711A - F/v変換平均化回路 - Google Patents
F/v変換平均化回路Info
- Publication number
- JPH06232711A JPH06232711A JP1742993A JP1742993A JPH06232711A JP H06232711 A JPH06232711 A JP H06232711A JP 1742993 A JP1742993 A JP 1742993A JP 1742993 A JP1742993 A JP 1742993A JP H06232711 A JPH06232711 A JP H06232711A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- converter
- output
- sample
- averaging circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】
【目的】 入力信号がバースト波であっても、正しく平
均化された出力信号が得られることを目的とする。 【構成】 F/V変換器2の出力リップルの最高値及び
最低値をサンプリングしホールドするサンプル/ホール
ド回路3,4と、サンプル/ホールド回路3,4にホー
ルドされたF/V変換器2の出力リップルの最高値及び
最低値を平均化する平均化回路8,9とを具備した。
均化された出力信号が得られることを目的とする。 【構成】 F/V変換器2の出力リップルの最高値及び
最低値をサンプリングしホールドするサンプル/ホール
ド回路3,4と、サンプル/ホールド回路3,4にホー
ルドされたF/V変換器2の出力リップルの最高値及び
最低値を平均化する平均化回路8,9とを具備した。
Description
【0001】
【産業上の利用分野】本発明はF/V変換器の出力リッ
プルを除去するF/V変換平均化回路に関する。
プルを除去するF/V変換平均化回路に関する。
【0002】
【従来の技術】従来、この種のF/V変換平均化回路
は、図3に開示されるものがある。図3はF/V変換平
均化回路のブロック図を示す。同図において、11は入
力端子、12は入力端子11が接続されたF/V変換
器、13はF/V変換器12が接続されたローパスフィ
ルタ、14はローパスフィルタ13が接続された出力端
子である。かかるF/V変換平均化回路では、図4に示
すように、入力端子11に連続的な信号aが入力される
と、F/V変換器12は信号bを出力する。この場合、
信号bは大きなリップルを含んでいるため、ローパスフ
ィルタ13を通してリップルの無い平均化された信号j
を出力端子14より出力していた。
は、図3に開示されるものがある。図3はF/V変換平
均化回路のブロック図を示す。同図において、11は入
力端子、12は入力端子11が接続されたF/V変換
器、13はF/V変換器12が接続されたローパスフィ
ルタ、14はローパスフィルタ13が接続された出力端
子である。かかるF/V変換平均化回路では、図4に示
すように、入力端子11に連続的な信号aが入力される
と、F/V変換器12は信号bを出力する。この場合、
信号bは大きなリップルを含んでいるため、ローパスフ
ィルタ13を通してリップルの無い平均化された信号j
を出力端子14より出力していた。
【0003】
【発明が解決しようとする課題】しかしながら、上述し
た従来のF/V変換平均化回路においては、入力信号が
信号Aのような不連続のバースト波の場合、F/V変換
器12の出力は信号Bのような波形となる。そして、ロ
ーパスフィルタ13の出力は、ローパスフィルタ13の
応答速度が遅いことから、信号Jのような波形となり、
正しく平均化された出力信号が得られないという問題点
があった。そこで、かかる問題点を解消するため、ロー
パスフィルタ13の応答速度を向上させると、信号Bの
リップルが残ってしまうという問題点があった。本発明
の目的は、上述した問題点に鑑み、入力信号がバースト
波であっても、正しく平均化された出力信号が得られる
F/V変換平均化回路を提供するものである。
た従来のF/V変換平均化回路においては、入力信号が
信号Aのような不連続のバースト波の場合、F/V変換
器12の出力は信号Bのような波形となる。そして、ロ
ーパスフィルタ13の出力は、ローパスフィルタ13の
応答速度が遅いことから、信号Jのような波形となり、
正しく平均化された出力信号が得られないという問題点
があった。そこで、かかる問題点を解消するため、ロー
パスフィルタ13の応答速度を向上させると、信号Bの
リップルが残ってしまうという問題点があった。本発明
の目的は、上述した問題点に鑑み、入力信号がバースト
波であっても、正しく平均化された出力信号が得られる
F/V変換平均化回路を提供するものである。
【0004】
【課題を解決するための手段】本発明は上述した目的を
達成するため、F/V変換器の出力リップルの最高値及
び最低値をサンプリングしホールドするサンプル/ホー
ルド回路と、上記サンプル/ホールド回路にホールドさ
れた上記F/V変換器の出力リップルの最高値及び最低
値を平均化する平均化回路とを具備したものである。
達成するため、F/V変換器の出力リップルの最高値及
び最低値をサンプリングしホールドするサンプル/ホー
ルド回路と、上記サンプル/ホールド回路にホールドさ
れた上記F/V変換器の出力リップルの最高値及び最低
値を平均化する平均化回路とを具備したものである。
【0005】
【作用】本発明においては、F/V変換器にF/V変換
器の出力リップルの最高値及び最低値を平均化する平均
化回路を接続したので、F/V変換器の出力リップルの
正しい平均値が瞬時に得られる。
器の出力リップルの最高値及び最低値を平均化する平均
化回路を接続したので、F/V変換器の出力リップルの
正しい平均値が瞬時に得られる。
【0006】
【実施例】本発明のF/V変換平均化回路に係る一実施
例を図1及び図2に基づいて説明する。図1にF/V変
換平均化回路のブロック図を示す。同図において、1は
入力端子であり、2は入力端子1に接続されたF/V変
換器である。3,4はF/V変換器2に夫々接続された
サンプル/ホールド回路であり、5はF/V変換器2に
接続されたレベル比較器である。レベル比較器5には単
安定マルチバイブレータ6の正論理トリガー入力端子が
接続されると共に、単安定マルチバイブレータ7の負論
理トリガー入力端子が夫々接続されている。また、単安
定マルチバイブレータ6の負論理入力端子はアースさ
れ、単安定マルチバイブレータ7の正論理入力端子は+
5v電源に接続されている。更に、単安定マルチバイブ
レータ6の負論理出力端子はサンプル/ホールド回路3
の負論理制御入力端子に接続され、単安定マルチバイブ
レータ7の負論理出力端子はサンプル/ホールド回路4
の負論理制御入力端子に接続されている。
例を図1及び図2に基づいて説明する。図1にF/V変
換平均化回路のブロック図を示す。同図において、1は
入力端子であり、2は入力端子1に接続されたF/V変
換器である。3,4はF/V変換器2に夫々接続された
サンプル/ホールド回路であり、5はF/V変換器2に
接続されたレベル比較器である。レベル比較器5には単
安定マルチバイブレータ6の正論理トリガー入力端子が
接続されると共に、単安定マルチバイブレータ7の負論
理トリガー入力端子が夫々接続されている。また、単安
定マルチバイブレータ6の負論理入力端子はアースさ
れ、単安定マルチバイブレータ7の正論理入力端子は+
5v電源に接続されている。更に、単安定マルチバイブ
レータ6の負論理出力端子はサンプル/ホールド回路3
の負論理制御入力端子に接続され、単安定マルチバイブ
レータ7の負論理出力端子はサンプル/ホールド回路4
の負論理制御入力端子に接続されている。
【0007】8はサンプル/ホールド回路3,4に接続
された加算器、9は加算器8に接続された1/2分圧
器、10は1/2分圧器9に接続された出力端子であ
る。R1は一端がレベル比較器5のマイナス入力端子に
接続され、他端がレベル比較器5のプラス入力端子に接
続された抵抗、C1は抵抗R1とグランド間に接続され
たコンデンサであり、これら抵抗R1及びコンデンサC
1と上記レベル比較器5とによりピーク検出器20が構
成されている。尚、A〜Iは各部の信号を示す。
された加算器、9は加算器8に接続された1/2分圧
器、10は1/2分圧器9に接続された出力端子であ
る。R1は一端がレベル比較器5のマイナス入力端子に
接続され、他端がレベル比較器5のプラス入力端子に接
続された抵抗、C1は抵抗R1とグランド間に接続され
たコンデンサであり、これら抵抗R1及びコンデンサC
1と上記レベル比較器5とによりピーク検出器20が構
成されている。尚、A〜Iは各部の信号を示す。
【0008】次に、かかる構成のF/V変換平均化回路
の動作を図2も参照して説明する。尚、図2はF/V変
換平均化回路各部の波形図である。先ず、入力端子1に
バースト波の信号Aが入力されると、F/V変換器2は
信号Bを出力する。ここで、一点鎖線は平均値を示す。
その後、F/V変換器2の信号Bがピーク検出器20に
入力されると、ピーク検出器20は信号Cを出力し、単
安定マルチバイブレータ6はサンプル/ホールド回路3
の制御信号となる信号Dを出力する。これにより、サン
プル/ホールド回路3は信号Dの低レベル時にサンプル
状態となり、信号Dの高レベル時にはホールド状態とな
る。その結果、サンプル/ホールド回路3は信号Eを出
力し、信号Bの最高値のレベルが得られる。
の動作を図2も参照して説明する。尚、図2はF/V変
換平均化回路各部の波形図である。先ず、入力端子1に
バースト波の信号Aが入力されると、F/V変換器2は
信号Bを出力する。ここで、一点鎖線は平均値を示す。
その後、F/V変換器2の信号Bがピーク検出器20に
入力されると、ピーク検出器20は信号Cを出力し、単
安定マルチバイブレータ6はサンプル/ホールド回路3
の制御信号となる信号Dを出力する。これにより、サン
プル/ホールド回路3は信号Dの低レベル時にサンプル
状態となり、信号Dの高レベル時にはホールド状態とな
る。その結果、サンプル/ホールド回路3は信号Eを出
力し、信号Bの最高値のレベルが得られる。
【0009】また、F/V変換器2の信号Bがピーク検
出器20に入力されると、ピーク検出器20は信号Cを
出力し、単安定マルチバイブレータ7はサンプル/ホー
ルド回路4の制御信号となる信号Fを出力する。これに
より、サンプル/ホールド回路4は信号Fの低レベル時
にサンプル状態となり、信号Fの高レベル時にはホール
ド状態となる。その結果、サンプル/ホールド回路4は
信号Gを出力し、信号Bの最低値のレベルが得られる。
しかる後、加算器8ではサンプル/ホールド回路3の信
号Eとサンプル/ホールド回路4の信号Gとが加算さ
れ、信号Hが出力される。この信号Hは1/2分圧器9
で分圧され、信号Iが出力される。このとき、信号Iの
最高値は信号Bの一点鎖線で示す平均値と同じ値にな
る。かくして、F/V変換器出力の平均値が瞬時に得ら
れ、入力信号がバースト波であっても、正しく平均化さ
れた出力信号を得ることができる。
出器20に入力されると、ピーク検出器20は信号Cを
出力し、単安定マルチバイブレータ7はサンプル/ホー
ルド回路4の制御信号となる信号Fを出力する。これに
より、サンプル/ホールド回路4は信号Fの低レベル時
にサンプル状態となり、信号Fの高レベル時にはホール
ド状態となる。その結果、サンプル/ホールド回路4は
信号Gを出力し、信号Bの最低値のレベルが得られる。
しかる後、加算器8ではサンプル/ホールド回路3の信
号Eとサンプル/ホールド回路4の信号Gとが加算さ
れ、信号Hが出力される。この信号Hは1/2分圧器9
で分圧され、信号Iが出力される。このとき、信号Iの
最高値は信号Bの一点鎖線で示す平均値と同じ値にな
る。かくして、F/V変換器出力の平均値が瞬時に得ら
れ、入力信号がバースト波であっても、正しく平均化さ
れた出力信号を得ることができる。
【0010】
【発明の効果】以上説明したように本発明によれば、F
/V変換器にF/V変換器の出力リップルの最高値及び
最低値を平均化する平均化回路を接続したので、F/V
変換器の出力リップルの正しい平均値が瞬時に得られ
る。従って、入力信号がバースト波であっても、正しく
平均化された出力信号を得ることができる。
/V変換器にF/V変換器の出力リップルの最高値及び
最低値を平均化する平均化回路を接続したので、F/V
変換器の出力リップルの正しい平均値が瞬時に得られ
る。従って、入力信号がバースト波であっても、正しく
平均化された出力信号を得ることができる。
【図1】本発明のF/V変換平均化回路のブロック図で
ある。
ある。
【図2】本発明のF/V変換平均化回路各部の波形図で
ある。
ある。
【図3】従来のF/V変換平均化回路のブロック図であ
る。
る。
【図4】従来のF/V変換平均化回路各部の波形図であ
る。
る。
1 入力端子 2 F/V変換器 3,4 サンプル/ホールド回路 5 レベル比較器 6,7 単安定マルチバイブレータ 8 加算器 9 1/2分圧器 10 出力端子 20 ピーク検出器
Claims (1)
- 【請求項1】 F/V(周波数/電圧)変換器の出力リ
ップルの最高値及び最低値をサンプリングしホールドす
るサンプル/ホールド回路と、上記サンプル/ホールド
回路にホールドされた上記F/V変換器の出力リップル
の最高値及び最低値を平均化する平均化回路とを具備し
たことを特徴とするF/V変換平均化回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1742993A JPH06232711A (ja) | 1993-02-04 | 1993-02-04 | F/v変換平均化回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1742993A JPH06232711A (ja) | 1993-02-04 | 1993-02-04 | F/v変換平均化回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06232711A true JPH06232711A (ja) | 1994-08-19 |
Family
ID=11943780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1742993A Pending JPH06232711A (ja) | 1993-02-04 | 1993-02-04 | F/v変換平均化回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06232711A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6498670B2 (en) | 1998-03-19 | 2002-12-24 | Fujitsu Limited | Optical receiving apparatus and method |
-
1993
- 1993-02-04 JP JP1742993A patent/JPH06232711A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6498670B2 (en) | 1998-03-19 | 2002-12-24 | Fujitsu Limited | Optical receiving apparatus and method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6307494B2 (en) | Device and method for the rapid digital/analog conversion of pulse width modulated signals | |
JPH03117995A (ja) | 色信号輪郭補正装置 | |
JPH06232711A (ja) | F/v変換平均化回路 | |
KR950005254B1 (ko) | 오디오 펄스의 잡음 보상회로 | |
JP3132611B2 (ja) | トリガ回路 | |
JPH05191237A (ja) | 位相差検出回路 | |
JPH0218766B2 (ja) | ||
JP2888264B2 (ja) | ピークサンプル出力回路 | |
JPH06165528A (ja) | インバータ制御装置 | |
JPH04225169A (ja) | 電流検出装置 | |
JPH0224273Y2 (ja) | ||
JPS589970B2 (ja) | アナログ演算装置 | |
JPH0664097B2 (ja) | デイジタル位相検出器 | |
KR950004854Y1 (ko) | 방송 파이롯 신호 판별 안정화 회로 | |
JPS6029685Y2 (ja) | 積算器 | |
JPH01158853A (ja) | バースト信号検出回路 | |
JPH0538132A (ja) | スイツチングレギユレータの保護回路 | |
JPH01152985A (ja) | 直流モータの駆動制御回路 | |
JPS60121811A (ja) | 1/4周期移相器 | |
JPH0918307A (ja) | 位相比較器 | |
JPS6027541U (ja) | デルタ変調復調回路 | |
JPS63292828A (ja) | A/d変換方式 | |
KR20010106989A (ko) | 펄스 폭 변조기 및 전압 레벨 검출기를 이용하여 가변가능한 기준 전압을 생성하는 마이크로 콘트롤러 유니트 | |
JPS63109666A (ja) | 同期信号雑音除去装置 | |
JPH01243608A (ja) | 検波装置 |