JPH06232174A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH06232174A JPH06232174A JP5064104A JP6410493A JPH06232174A JP H06232174 A JPH06232174 A JP H06232174A JP 5064104 A JP5064104 A JP 5064104A JP 6410493 A JP6410493 A JP 6410493A JP H06232174 A JPH06232174 A JP H06232174A
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Abstract
(57)【要約】
【目的】 本発明は、ゲート長の短いゲート電極を有す
る電界効果トランジスタの製造方法を提供することを目
的とする。 【構成】 ダミーゲート（５）をマスクに第１の不純物
層（６）を形成した後に、このダミーゲート（５）の側
面部がエッチングされる。そして、エッチング後のダミ
ーゲート（５）をマスクに第１の不純物層（６）よりも
低濃度の第２の不純物層（７）が形成され、このダミー
ゲート（５）の反転パターンをマスクにゲート電極
（９）が形成される。
る電界効果トランジスタの製造方法を提供することを目
的とする。 【構成】 ダミーゲート（５）をマスクに第１の不純物
層（６）を形成した後に、このダミーゲート（５）の側
面部がエッチングされる。そして、エッチング後のダミ
ーゲート（５）をマスクに第１の不純物層（６）よりも
低濃度の第２の不純物層（７）が形成され、このダミー
ゲート（５）の反転パターンをマスクにゲート電極
（９）が形成される。
Description
【０００１】
【産業上の利用分野】本発明は高周波素子等に用いられ
るゲート長の短い電界効果トランジスタ（ＦＥＴ）およ
びその製造方法に関する。
るゲート長の短い電界効果トランジスタ（ＦＥＴ）およ
びその製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ等の化合物半導体を材料に用い
たＦＥＴは、超高速，高周波素子等として非常に有望な
デバイスである。このようなＦＥＴの高周波特性を向上
させるため、一般的にゲート長の短縮化が行われてい
る。一方、ゲート長の短縮化によって短チャネル効果が
発生し、素子特性は劣化する。この短チャネル効果は、
ソースおよびドレイン領域のｎ+ 層がゲート電極に対し
て自己整合的に形成される構造を有するＦＥＴの場合に
特に顕著に現れ、ｎ+ 層からチャネル層の下へ流れ込む
リーク電流が主原因とされている。
たＦＥＴは、超高速，高周波素子等として非常に有望な
デバイスである。このようなＦＥＴの高周波特性を向上
させるため、一般的にゲート長の短縮化が行われてい
る。一方、ゲート長の短縮化によって短チャネル効果が
発生し、素子特性は劣化する。この短チャネル効果は、
ソースおよびドレイン領域のｎ+ 層がゲート電極に対し
て自己整合的に形成される構造を有するＦＥＴの場合に
特に顕著に現れ、ｎ+ 層からチャネル層の下へ流れ込む
リーク電流が主原因とされている。
【０００３】従来、このような短チャネル効果を抑制す
るために、次の手段が講じられていた。第１に、チャネ
ル層と反対の導電型を持つ半導体層、例えば、チャネル
層がｎ型の場合にはｐ型の半導体層をチャネル層の下に
埋め込む手段がある。この第１の手段によれば、ｎ型チ
ャネル層とｐ型埋込み層との間に形成される電位障壁に
より、ｎ+ 層からチャネル層の下へ流れ込むリーク電流
が抑制される。
るために、次の手段が講じられていた。第１に、チャネ
ル層と反対の導電型を持つ半導体層、例えば、チャネル
層がｎ型の場合にはｐ型の半導体層をチャネル層の下に
埋め込む手段がある。この第１の手段によれば、ｎ型チ
ャネル層とｐ型埋込み層との間に形成される電位障壁に
より、ｎ+ 層からチャネル層の下へ流れ込むリーク電流
が抑制される。
【０００４】第２に、ソース抵抗低減のためにオーミッ
ク電極下に形成されるｎ+ 層を薄層化する手段がある。
この第２の手段によれば、チャネル層を挟んで形成され
るｎ+ 層が基板下方に張り出す部分が少なくなり、各ｎ
+ 層間でリークする電流が抑制される。
ク電極下に形成されるｎ+ 層を薄層化する手段がある。
この第２の手段によれば、チャネル層を挟んで形成され
るｎ+ 層が基板下方に張り出す部分が少なくなり、各ｎ
+ 層間でリークする電流が抑制される。
【０００５】第３に、ＬＤＤ（Lightly Doped Drain)構
造を採用し、チャネル層とｎ+ 層との間に低濃度のｎ-
層を形成する手段がある。このＬＤＤ構造を採用したＦ
ＥＴは、例えば、図１３のように製造される。まず、例
えば半絶縁性のガリウムヒ素（ＧａＡｓ）基板１０１上
にチャネル層１０２を形成し、ゲート領域にショットキ
ーゲート電極１０３を設ける。このゲート電極１０３を
マスクとして不純物を注入し、低濃度のｎ- 層１０４を
形成する（図１３（ａ））。次に、ゲート電極１０３の
側壁にサイドウォール１０５を形成し、このサイドウォ
ール１０５とゲート電極１０３をマスクとしてｎ- 層１
０４より高い濃度で不純物を注入し、ｎ+ 層１０６を形
成する（図１３（ｂ））。以上のように形成されたＬＤ
Ｄ構造のＦＥＴであれば、チャネル層１０２近傍のｎ-
層１０４によってドレイン領域の端部に生じる電界集中
が緩和され、ｎ+ 層１０６からチャネル層１０２の下へ
流れ込むリーク電流が抑制される。
造を採用し、チャネル層とｎ+ 層との間に低濃度のｎ-
層を形成する手段がある。このＬＤＤ構造を採用したＦ
ＥＴは、例えば、図１３のように製造される。まず、例
えば半絶縁性のガリウムヒ素（ＧａＡｓ）基板１０１上
にチャネル層１０２を形成し、ゲート領域にショットキ
ーゲート電極１０３を設ける。このゲート電極１０３を
マスクとして不純物を注入し、低濃度のｎ- 層１０４を
形成する（図１３（ａ））。次に、ゲート電極１０３の
側壁にサイドウォール１０５を形成し、このサイドウォ
ール１０５とゲート電極１０３をマスクとしてｎ- 層１
０４より高い濃度で不純物を注入し、ｎ+ 層１０６を形
成する（図１３（ｂ））。以上のように形成されたＬＤ
Ｄ構造のＦＥＴであれば、チャネル層１０２近傍のｎ-
層１０４によってドレイン領域の端部に生じる電界集中
が緩和され、ｎ+ 層１０６からチャネル層１０２の下へ
流れ込むリーク電流が抑制される。
【０００６】
【発明が解決しようとする課題】しかしながら、短チャ
ネル効果を抑制するための上記従来の各手段には以下の
問題があった。
ネル効果を抑制するための上記従来の各手段には以下の
問題があった。
【０００７】つまり、上記従来の第１の手段にあって
は、ｎ型チャネル層の下に埋め込まれるｐ型埋込み層の
不純物濃度と厚さは、ｎ型チャネル層とこのｐ型埋込み
層とのｐｎ接触電位差によってｐ型埋込み層がちょうど
空乏化する完全空乏化条件がとられるが、ＦＥＴの寄生
容量を増加させないために不純物濃度を小さく抑える必
要がある。従って、ｎ型チャネル層とｐ型埋込み層との
間には十分な電位障壁が形成されるが、ｎ+ 層とｐ型埋
込み層との間には十分な電位障壁が形成されず、ｎ+ 層
から半導体基板中へのリーク電流を十分に抑制できなか
った。さらに、ｐ型埋込み層のドーパントになるＢｅや
Ｍｇは活性化の際に横方向にも拡散するため、ゲート電
極端の直近に濃度の高いｐ型埋込み層が存在すると、拡
散によりｎ型チャネル層下の濃度が高くなる。このた
め、ＦＥＴの寄生容量が増加して、良好な高周波特性を
得ることができないという問題が発生した。
は、ｎ型チャネル層の下に埋め込まれるｐ型埋込み層の
不純物濃度と厚さは、ｎ型チャネル層とこのｐ型埋込み
層とのｐｎ接触電位差によってｐ型埋込み層がちょうど
空乏化する完全空乏化条件がとられるが、ＦＥＴの寄生
容量を増加させないために不純物濃度を小さく抑える必
要がある。従って、ｎ型チャネル層とｐ型埋込み層との
間には十分な電位障壁が形成されるが、ｎ+ 層とｐ型埋
込み層との間には十分な電位障壁が形成されず、ｎ+ 層
から半導体基板中へのリーク電流を十分に抑制できなか
った。さらに、ｐ型埋込み層のドーパントになるＢｅや
Ｍｇは活性化の際に横方向にも拡散するため、ゲート電
極端の直近に濃度の高いｐ型埋込み層が存在すると、拡
散によりｎ型チャネル層下の濃度が高くなる。このた
め、ＦＥＴの寄生容量が増加して、良好な高周波特性を
得ることができないという問題が発生した。
【０００８】また、上記従来の第２の手段にあっては、
ｎ+ 層を薄層化していくとソースおよびドレイン領域の
抵抗分が高くなり、ソース抵抗が増大すると共にオーミ
ック電極の接触抵抗が増大した。このため、素子の高周
波特性は十分に発揮されなかった。
ｎ+ 層を薄層化していくとソースおよびドレイン領域の
抵抗分が高くなり、ソース抵抗が増大すると共にオーミ
ック電極の接触抵抗が増大した。このため、素子の高周
波特性は十分に発揮されなかった。
【０００９】さらに、上記従来の第３の手段にあって
は、ゲート電極１０３の材質は高耐熱性の金属に限られ
ていた。これは、図１３（ｂ）の工程の後に、不純物注
入領域を活性化するためのアニール工程などを経なけれ
ばならないからである。このような、高耐熱性の金属は
抵抗が高く、低雑音素子のようにゲート抵抗が小さいこ
とを要求される素子には適さなかった。また、サイドウ
ォール１０５が薄い場合には、ｎ+ 層１０６とゲート電
極１０３端部とが近付き、短チャネル効果は強まる。逆
に、サイドウォール１０５が厚い場合には、ｎ+ 層１０
６とゲート電極１０３端部とが離れてソース抵抗が高く
なる。一方、これを回避するため、ｎ- 層１０４を深く
形成したり、あるいは高濃度に形成したりすると再び短
チャネル効果が現れる。このため、ｎ+ 層１０６を自己
整合的に形成するＭＥＳＦＥＴにおいて、現在実用化さ
れているもののゲート長は０．５μｍ程度に止まってい
る。また、耐熱性のゲート電極１０３を用いてｎ+ 層１
０６の形成を行う場合には、ゲート長はこの耐熱性ゲー
ト電極１０３形成のための最初のパターニングにより決
定されるため、光学露光では０．５μｍ以下のゲート長
を得ることは困難であった。このようにゲート長の短縮
化を図ることが困難になっていることは、ＦＥＴの高周
波特性の向上を阻む要因になっていた。
は、ゲート電極１０３の材質は高耐熱性の金属に限られ
ていた。これは、図１３（ｂ）の工程の後に、不純物注
入領域を活性化するためのアニール工程などを経なけれ
ばならないからである。このような、高耐熱性の金属は
抵抗が高く、低雑音素子のようにゲート抵抗が小さいこ
とを要求される素子には適さなかった。また、サイドウ
ォール１０５が薄い場合には、ｎ+ 層１０６とゲート電
極１０３端部とが近付き、短チャネル効果は強まる。逆
に、サイドウォール１０５が厚い場合には、ｎ+ 層１０
６とゲート電極１０３端部とが離れてソース抵抗が高く
なる。一方、これを回避するため、ｎ- 層１０４を深く
形成したり、あるいは高濃度に形成したりすると再び短
チャネル効果が現れる。このため、ｎ+ 層１０６を自己
整合的に形成するＭＥＳＦＥＴにおいて、現在実用化さ
れているもののゲート長は０．５μｍ程度に止まってい
る。また、耐熱性のゲート電極１０３を用いてｎ+ 層１
０６の形成を行う場合には、ゲート長はこの耐熱性ゲー
ト電極１０３形成のための最初のパターニングにより決
定されるため、光学露光では０．５μｍ以下のゲート長
を得ることは困難であった。このようにゲート長の短縮
化を図ることが困難になっていることは、ＦＥＴの高周
波特性の向上を阻む要因になっていた。
【００１０】本発明はこのような問題を解決して、高周
波性能に優れたゲート長の短いＦＥＴおよびその製造方
法を提供することを目的とする。
波性能に優れたゲート長の短いＦＥＴおよびその製造方
法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、第１の発明の電界効果トランジスタの製造方法は、
半導体基板上にイオン注入を行い活性層を形成する第１
の工程と、半導体基板上にダミーゲートを形成し、この
ダミーゲートをマスクに半導体基板に不純物を注入して
第１の不純物層を形成する第２の工程と、ダミーゲート
の外形寸法を小さくし、このダミーゲートをマスクとし
て半導体基板に第１の不純物層に注入された不純物と同
一の導電型の不純物を注入し、第１の不純物層よりも低
濃度の第２の不純物層を形成する第３の工程と、ダミー
ゲートを覆う絶縁膜を形成する第４の工程と、第１の不
純物層上の絶縁膜を除去して、除去した領域にオーミッ
ク電極を形成すること、およびダミーゲートを用いて絶
縁膜をリフトオフし、リフトオフした領域にゲート電極
を形成することを含む第５の工程とを備える。
に、第１の発明の電界効果トランジスタの製造方法は、
半導体基板上にイオン注入を行い活性層を形成する第１
の工程と、半導体基板上にダミーゲートを形成し、この
ダミーゲートをマスクに半導体基板に不純物を注入して
第１の不純物層を形成する第２の工程と、ダミーゲート
の外形寸法を小さくし、このダミーゲートをマスクとし
て半導体基板に第１の不純物層に注入された不純物と同
一の導電型の不純物を注入し、第１の不純物層よりも低
濃度の第２の不純物層を形成する第３の工程と、ダミー
ゲートを覆う絶縁膜を形成する第４の工程と、第１の不
純物層上の絶縁膜を除去して、除去した領域にオーミッ
ク電極を形成すること、およびダミーゲートを用いて絶
縁膜をリフトオフし、リフトオフした領域にゲート電極
を形成することを含む第５の工程とを備える。
【００１２】第２の発明の電界効果トランジスタの製造
方法は、半導体基板上にイオン注入を行い活性層を形成
する第１の工程と、半導体基板上にダミーゲートを形成
し、このダミーゲートをマスクに不純物を添加して不純
物層を形成する第２の工程と、このダミーゲートの外形
寸法を小さくする第３の工程と、ダミーゲートをマスク
に不純物を添加して既に形成された不純物層よりも浅い
不純物層を形成する第４の工程と、第３の工程および第
４の工程を所定回繰り返す第５の工程と、ダミーゲート
を覆う絶縁膜を形成する第６の工程と、第２の工程で形
成した不純物層上の絶縁膜を除去して、除去した領域に
オーミック電極を形成すること、およびダミーゲートを
用いて絶縁膜をリフトオフし、リフトオフした領域にゲ
ート電極を形成することを含む第７の工程とを備える。
方法は、半導体基板上にイオン注入を行い活性層を形成
する第１の工程と、半導体基板上にダミーゲートを形成
し、このダミーゲートをマスクに不純物を添加して不純
物層を形成する第２の工程と、このダミーゲートの外形
寸法を小さくする第３の工程と、ダミーゲートをマスク
に不純物を添加して既に形成された不純物層よりも浅い
不純物層を形成する第４の工程と、第３の工程および第
４の工程を所定回繰り返す第５の工程と、ダミーゲート
を覆う絶縁膜を形成する第６の工程と、第２の工程で形
成した不純物層上の絶縁膜を除去して、除去した領域に
オーミック電極を形成すること、およびダミーゲートを
用いて絶縁膜をリフトオフし、リフトオフした領域にゲ
ート電極を形成することを含む第７の工程とを備える。
【００１３】また、半導体基板上にイオン注入を行い活
性層を形成する第１の工程と、半導体基板上にダミーゲ
ートを形成し、このダミーゲートをマスクに不純物を添
加して不純物層を形成する第２の工程と、このダミーゲ
ートの外形寸法を小さくする第３の工程と、ダミーゲー
トをマスクに既に形成された不純物層よりも低濃度に不
純物を添加して不純物層を形成する第４の工程と、第３
の工程および第４の工程を所定回繰り返す第５の工程
と、ダミーゲートを覆う絶縁膜を形成する第６の工程
と、第２の工程で形成した不純物層上の絶縁膜を除去し
て、除去した領域にオーミック電極を形成すること、お
よびダミーゲートを用いて絶縁膜をリフトオフし、リフ
トオフした領域にゲート電極を形成することを含む第７
の工程とを備える。
性層を形成する第１の工程と、半導体基板上にダミーゲ
ートを形成し、このダミーゲートをマスクに不純物を添
加して不純物層を形成する第２の工程と、このダミーゲ
ートの外形寸法を小さくする第３の工程と、ダミーゲー
トをマスクに既に形成された不純物層よりも低濃度に不
純物を添加して不純物層を形成する第４の工程と、第３
の工程および第４の工程を所定回繰り返す第５の工程
と、ダミーゲートを覆う絶縁膜を形成する第６の工程
と、第２の工程で形成した不純物層上の絶縁膜を除去し
て、除去した領域にオーミック電極を形成すること、お
よびダミーゲートを用いて絶縁膜をリフトオフし、リフ
トオフした領域にゲート電極を形成することを含む第７
の工程とを備える。
【００１４】さらに、半導体基板上にイオン注入を行い
活性層を形成する第１の工程と、半導体基板上にダミー
ゲートを形成し、このダミーゲートをマスクに不純物を
添加して不純物層を形成する第２の工程と、このダミー
ゲートの外形寸法を小さくする第３の工程と、ダミーゲ
ートをマスクに不純物を添加して既に形成された不純物
層よりも浅くかつ低濃度に不純物層を形成する第４の工
程と、第３の工程および第４の工程を所定回繰り返す第
５の工程と、ダミーゲートを覆う絶縁膜を形成する第６
の工程と、第２の工程で形成した不純物層上の絶縁膜を
除去して、除去した領域にオーミック電極を形成するこ
と、およびダミーゲートを用いて絶縁膜をリフトオフ
し、リフトオフした領域にゲート電極を形成することを
含む第７の工程とを備える。第２の工程で形成した不純
物層上の絶縁膜を除去して、除去した領域にオーミック
電極を形成すること、およびダミーゲートを用いて絶縁
膜をリフトオフし、リフトオフした領域にゲート電極を
形成することを含む第７の工程とを備える。
活性層を形成する第１の工程と、半導体基板上にダミー
ゲートを形成し、このダミーゲートをマスクに不純物を
添加して不純物層を形成する第２の工程と、このダミー
ゲートの外形寸法を小さくする第３の工程と、ダミーゲ
ートをマスクに不純物を添加して既に形成された不純物
層よりも浅くかつ低濃度に不純物層を形成する第４の工
程と、第３の工程および第４の工程を所定回繰り返す第
５の工程と、ダミーゲートを覆う絶縁膜を形成する第６
の工程と、第２の工程で形成した不純物層上の絶縁膜を
除去して、除去した領域にオーミック電極を形成するこ
と、およびダミーゲートを用いて絶縁膜をリフトオフ
し、リフトオフした領域にゲート電極を形成することを
含む第７の工程とを備える。第２の工程で形成した不純
物層上の絶縁膜を除去して、除去した領域にオーミック
電極を形成すること、およびダミーゲートを用いて絶縁
膜をリフトオフし、リフトオフした領域にゲート電極を
形成することを含む第７の工程とを備える。
【００１５】第３の発明の電界効果トランジスタの製造
方法は、半導体基板上にイオン注入を行い活性層を形成
する第１の工程と、半導体基板上にダミーゲートを形成
し、このダミーゲートをマスクに第１導電型の不純物を
添加して第１の不純物層を形成する第２の工程と、この
ダミーゲートの外形寸法を小さくする第３の工程と、ダ
ミーゲートをマスクに第２導電型の不純物を添加して第
１の不純物層以上の深さで第２の不純物層を形成し、さ
らに、同一のダミーゲートをマスクに第１導電型の不純
物を添加して第１の不純物層よりも浅く第３の不純物層
を形成する第４の工程と、ダミーゲートを覆う絶縁膜を
形成する第５の工程と、第１の不純物層上の絶縁膜を除
去して、除去した領域にオーミック電極を形成するこ
と、およびダミーゲートを用いて絶縁膜をリフトオフ
し、リフトオフした領域にゲート電極を形成することを
含む第６の工程とを備える。また、第４と第５の工程の
間に、前記ダミーゲートの外形寸法を小さくする工程を
備えていてもよい。
方法は、半導体基板上にイオン注入を行い活性層を形成
する第１の工程と、半導体基板上にダミーゲートを形成
し、このダミーゲートをマスクに第１導電型の不純物を
添加して第１の不純物層を形成する第２の工程と、この
ダミーゲートの外形寸法を小さくする第３の工程と、ダ
ミーゲートをマスクに第２導電型の不純物を添加して第
１の不純物層以上の深さで第２の不純物層を形成し、さ
らに、同一のダミーゲートをマスクに第１導電型の不純
物を添加して第１の不純物層よりも浅く第３の不純物層
を形成する第４の工程と、ダミーゲートを覆う絶縁膜を
形成する第５の工程と、第１の不純物層上の絶縁膜を除
去して、除去した領域にオーミック電極を形成するこ
と、およびダミーゲートを用いて絶縁膜をリフトオフ
し、リフトオフした領域にゲート電極を形成することを
含む第６の工程とを備える。また、第４と第５の工程の
間に、前記ダミーゲートの外形寸法を小さくする工程を
備えていてもよい。
【００１６】ここで、第１から第３の発明の第２の工程
では、半導体基板上に絶縁膜を形成し、この絶縁膜上に
ダミーゲートを形成し、さらに、オーミック電極の形成
前およびゲート電極の形成前に電極形成領域上の保護膜
を除去してもよい。
では、半導体基板上に絶縁膜を形成し、この絶縁膜上に
ダミーゲートを形成し、さらに、オーミック電極の形成
前およびゲート電極の形成前に電極形成領域上の保護膜
を除去してもよい。
【００１７】また、第１から第３の発明の電界効果トラ
ンジスタの製造方法のダミーゲートの外形寸法を小さく
する工程においては、プラズマエッチングによってダミ
ーゲートの側壁の一部を除去してもよい。
ンジスタの製造方法のダミーゲートの外形寸法を小さく
する工程においては、プラズマエッチングによってダミ
ーゲートの側壁の一部を除去してもよい。
【００１８】第２の発明の電界効果トランジスタは、活
性層とソースおよびドレイン領域になる不純物層との間
に、活性層に近付くにつれて段階的に浅くなる複数の不
純物層を備える。
性層とソースおよびドレイン領域になる不純物層との間
に、活性層に近付くにつれて段階的に浅くなる複数の不
純物層を備える。
【００１９】また、活性層とソースおよびドレイン領域
になる不純物層との間に、活性層に近付くにつれて段階
的に不純物濃度が低くなる複数の不純物層を備える。
になる不純物層との間に、活性層に近付くにつれて段階
的に不純物濃度が低くなる複数の不純物層を備える。
【００２０】さらに、活性層とソースおよびドレイン領
域になる不純物層との間に、活性層に近付くにつれて段
階的に不純物濃度が低くなりかつ浅くなる複数の不純物
層を備える。
域になる不純物層との間に、活性層に近付くにつれて段
階的に不純物濃度が低くなりかつ浅くなる複数の不純物
層を備える。
【００２１】第３の発明の電界効果トランジスタは、活
性層と第１導電型のソースおよびドレイン領域になる第
１の不純物層との間に、第２導電型の第２の不純物層と
この第２の不純物層上に形成された第１導電型の第３の
不純物層とを備え、第２の不純物層と第３の不純物層の
境界が第１の不純物層よりも浅くかつ第２の不純物層の
下端が第１の不純物層以上の深さである。ここで、第２
の不純物層はゲート電極と平面方向の距離を離して形成
されていてもよい。
性層と第１導電型のソースおよびドレイン領域になる第
１の不純物層との間に、第２導電型の第２の不純物層と
この第２の不純物層上に形成された第１導電型の第３の
不純物層とを備え、第２の不純物層と第３の不純物層の
境界が第１の不純物層よりも浅くかつ第２の不純物層の
下端が第１の不純物層以上の深さである。ここで、第２
の不純物層はゲート電極と平面方向の距離を離して形成
されていてもよい。
【００２２】
【作用】第１の発明の電界効果トランジスタの製造方法
によれば、ダミーゲートをマスクに第１の不純物層を形
成した後に、例えばプラズマエッチングによって側壁の
一部を除去することにより、ダミーゲートの外形寸法を
小さくする。そして、このダミーゲートをマスクに第１
の不純物層よりも低濃度の第２の不純物層が形成され、
このダミーゲートの反転パターンをマスクにゲート電極
が形成される。ダミーゲートの外形寸法をプラズマエッ
チング等で小さくしているので、光学露光によっても容
易に０．５μｍ以下のゲート長のゲート電極が形成され
る。
によれば、ダミーゲートをマスクに第１の不純物層を形
成した後に、例えばプラズマエッチングによって側壁の
一部を除去することにより、ダミーゲートの外形寸法を
小さくする。そして、このダミーゲートをマスクに第１
の不純物層よりも低濃度の第２の不純物層が形成され、
このダミーゲートの反転パターンをマスクにゲート電極
が形成される。ダミーゲートの外形寸法をプラズマエッ
チング等で小さくしているので、光学露光によっても容
易に０．５μｍ以下のゲート長のゲート電極が形成され
る。
【００２３】また、ダミーゲートの外形寸法を小さくす
る量を変えることにより、ソースおよびドレイン領域に
なる第１の不純物層とゲート電極との間隔を自由に調整
できる。さらに、ＬＤＤ構造が形成された後にゲート電
極が形成されるので、ゲート電極の形成後に熱処理（ア
ニール）工程が含まれず、ゲート金属の材料選択の余地
が大きくなる。
る量を変えることにより、ソースおよびドレイン領域に
なる第１の不純物層とゲート電極との間隔を自由に調整
できる。さらに、ＬＤＤ構造が形成された後にゲート電
極が形成されるので、ゲート電極の形成後に熱処理（ア
ニール）工程が含まれず、ゲート金属の材料選択の余地
が大きくなる。
【００２４】第２の発明の電界効果トランジスタおよび
その製造方法によれば、ソースおよびドレイン領域にな
る不純物層は、マスクとなるダミーゲートの外形寸法が
縮小されつつ形成され、ゲート電極の側壁に膜を形成し
てマスク幅を拡大しつつ形成する従来とは異なる。従っ
て、ダミーゲートは当初から小さく形成する必要はな
く、高精度のパターニング技術は必要とされない。
その製造方法によれば、ソースおよびドレイン領域にな
る不純物層は、マスクとなるダミーゲートの外形寸法が
縮小されつつ形成され、ゲート電極の側壁に膜を形成し
てマスク幅を拡大しつつ形成する従来とは異なる。従っ
て、ダミーゲートは当初から小さく形成する必要はな
く、高精度のパターニング技術は必要とされない。
【００２５】また、ダミーゲートの外形寸法の縮小は任
意に行え、縮小した各寸法のダミーゲートをマスクとし
て基板への不純物添加領域を規定することにより、任意
の不純物プロファイルを持つソースおよびドレイン領域
が得られる。従って、高濃度の不純物層と活性層との距
離が広がり過ぎることなくソースおよびドレイン領域は
形成され、ソース抵抗の増大が抑制されつつ短ゲート長
のゲート電極が形成される。また、ゲート電極下の活性
層に近付くにつれ、基板中の不純物含有量は低下させら
れるため、ドレイン領域端部での電界集中は緩和する。
意に行え、縮小した各寸法のダミーゲートをマスクとし
て基板への不純物添加領域を規定することにより、任意
の不純物プロファイルを持つソースおよびドレイン領域
が得られる。従って、高濃度の不純物層と活性層との距
離が広がり過ぎることなくソースおよびドレイン領域は
形成され、ソース抵抗の増大が抑制されつつ短ゲート長
のゲート電極が形成される。また、ゲート電極下の活性
層に近付くにつれ、基板中の不純物含有量は低下させら
れるため、ドレイン領域端部での電界集中は緩和する。
【００２６】第３の発明の電界効果トランジスタおよび
その製造方法によれば、ソースおよびドレイン領域にな
る第１の不純物層のゲート電極側の側面に第２の不純物
層と第３の不純物層が形成される。第１の不純物層と同
じ導電型の第３の不純物層はチャネル層として機能し、
これらと異なる導電型の第２の不純物層と第１の不純物
層との境界では電位障壁が形成される。この電位障壁に
よって、第１の不純物層から活性層の下へ流れ込むリー
ク電流の発生を抑制できる。このため、短チャネル効果
の発生による特性の劣化を防止することができる。
その製造方法によれば、ソースおよびドレイン領域にな
る第１の不純物層のゲート電極側の側面に第２の不純物
層と第３の不純物層が形成される。第１の不純物層と同
じ導電型の第３の不純物層はチャネル層として機能し、
これらと異なる導電型の第２の不純物層と第１の不純物
層との境界では電位障壁が形成される。この電位障壁に
よって、第１の不純物層から活性層の下へ流れ込むリー
ク電流の発生を抑制できる。このため、短チャネル効果
の発生による特性の劣化を防止することができる。
【００２７】また、ゲート電極と平面方向の距離を離し
て第２の不純物層を形成している場合には、第２の不純
物層の活性化の際に横方向に不純物が拡散しても、ゲー
ト電極端の下部のチャネル層下まで不純物が広がること
はない。このため、ゲート電極端の下部のチャネル層下
の濃度が高くなることはないのでゲート容量の増加を招
くことがなく、良好な高周波特性が得られる。
て第２の不純物層を形成している場合には、第２の不純
物層の活性化の際に横方向に不純物が拡散しても、ゲー
ト電極端の下部のチャネル層下まで不純物が広がること
はない。このため、ゲート電極端の下部のチャネル層下
の濃度が高くなることはないのでゲート容量の増加を招
くことがなく、良好な高周波特性が得られる。
【００２８】
【実施例】以下、添付図面を用いて、第１から第３の発
明の一実施例について説明する。
明の一実施例について説明する。
【００２９】図１および図２は、第１の発明の一実施例
による電界効果トランジスタの製造方法の製造工程別断
面図である。まず、半絶縁性のＧａＡｓ半導体基板１上
にホトレジスト２がスピン塗布される。このホトレジス
ト２はホトリソグラフィ技術によってパターニングさ
れ、活性層形成領域にあるホトレジスト２が選択的に除
去される。次に、パターニングされたこのホトレジスト
２をマスクとして、29Ｓｉ+ イオンが加速電圧３０ｋｅ
Ｖ、ドーズ量２×１０12／ｃｍ2 で注入される。このイ
オン注入により、半導体基板１の表層部にチャネルとな
る活性層３が形成される（図１（ａ）参照）。
による電界効果トランジスタの製造方法の製造工程別断
面図である。まず、半絶縁性のＧａＡｓ半導体基板１上
にホトレジスト２がスピン塗布される。このホトレジス
ト２はホトリソグラフィ技術によってパターニングさ
れ、活性層形成領域にあるホトレジスト２が選択的に除
去される。次に、パターニングされたこのホトレジスト
２をマスクとして、29Ｓｉ+ イオンが加速電圧３０ｋｅ
Ｖ、ドーズ量２×１０12／ｃｍ2 で注入される。このイ
オン注入により、半導体基板１の表層部にチャネルとな
る活性層３が形成される（図１（ａ）参照）。
【００３０】ホトレジスト２除去後、プラズマＣＶＤ法
によって半導体基板１表面全体に窒化シリコン（Ｓｉ
Ｎ）膜４が１０００オングストロームの厚さで形成され
る。このＳｉＮ膜４は後のアニーリングの保護膜である
とともに、ＦＥＴ製作の全工程を通して半導体基板１表
面を保護し、デバイス特性のプロセスごとの変動を抑止
するためのものである。したがって、換言すれば、デバ
イス特性に多少のプロセス変動があってもかまわないＦ
ＥＴを製造する場合には、ＳｉＮ膜４は、不要である。
次に、このＳｉＮ膜４上に２．０μｍの厚さでホトレジ
スト５がスピン塗布され、通常の、ホトリソグラフィ技
術によってホトレジスト５がパターニングされる。ゲー
ト領域のホトレジスト５は、後の工程でゲート電極と置
き換えられるダミーゲート５ａである。このダミーゲー
ト５ａのゲート長は、約０．９μｍである。そして、ホ
トレジスト５をマスクに29Ｓｉ+ が加速電圧１００ｋｅ
Ｖ、ドーズ量４×１０13／ｃｍ2 でイオン注入され、ｎ
+ 型の第１の不純物層６が形成される（図１（ｂ）参
照）。
によって半導体基板１表面全体に窒化シリコン（Ｓｉ
Ｎ）膜４が１０００オングストロームの厚さで形成され
る。このＳｉＮ膜４は後のアニーリングの保護膜である
とともに、ＦＥＴ製作の全工程を通して半導体基板１表
面を保護し、デバイス特性のプロセスごとの変動を抑止
するためのものである。したがって、換言すれば、デバ
イス特性に多少のプロセス変動があってもかまわないＦ
ＥＴを製造する場合には、ＳｉＮ膜４は、不要である。
次に、このＳｉＮ膜４上に２．０μｍの厚さでホトレジ
スト５がスピン塗布され、通常の、ホトリソグラフィ技
術によってホトレジスト５がパターニングされる。ゲー
ト領域のホトレジスト５は、後の工程でゲート電極と置
き換えられるダミーゲート５ａである。このダミーゲー
ト５ａのゲート長は、約０．９μｍである。そして、ホ
トレジスト５をマスクに29Ｓｉ+ が加速電圧１００ｋｅ
Ｖ、ドーズ量４×１０13／ｃｍ2 でイオン注入され、ｎ
+ 型の第１の不純物層６が形成される（図１（ｂ）参
照）。
【００３１】次に、Ｏ2 ガスを用いた平行平板型プラズ
マエッチングによって、ホトレジスト５が等方的に約
０．３μｍ除去される。したがって、ダミーゲート５ａ
のゲート長は、約０．３μｍになる。その後、ホトジス
ト５をマスクに29Ｓｉ+ が加速電圧６０ｋｅＶ、ドーズ
量５×１０12／ｍでイオン注入され、ｎ型の第２の不純
物層７が形成される（図１（ｃ）参照）。
マエッチングによって、ホトレジスト５が等方的に約
０．３μｍ除去される。したがって、ダミーゲート５ａ
のゲート長は、約０．３μｍになる。その後、ホトジス
ト５をマスクに29Ｓｉ+ が加速電圧６０ｋｅＶ、ドーズ
量５×１０12／ｍでイオン注入され、ｎ型の第２の不純
物層７が形成される（図１（ｃ）参照）。
【００３２】次に、マイクロ波電子サイクロトロン共鳴
（ＥＣＲ）プラズマを用いたＣＶＤ法またはスパッタ法
により基板の表面全面にＳｉＯ2 が堆積され、絶縁膜８
が形成される（図２（ｄ）参照）。その後、緩衝フッ酸
（ＨＦ）を用いたスライトエッチングが行われ、ホトレ
ジスト５の表面部分が除去される。絶縁膜８は上面部に
比べて側面部の膜が荒いので、スライトエッチングでは
主に側壁膜が除去される。更に、アセトン煮沸によりホ
トレジスト５がリフトオフされ、反転パターン９が形成
される（図２（ｅ））。
（ＥＣＲ）プラズマを用いたＣＶＤ法またはスパッタ法
により基板の表面全面にＳｉＯ2 が堆積され、絶縁膜８
が形成される（図２（ｄ）参照）。その後、緩衝フッ酸
（ＨＦ）を用いたスライトエッチングが行われ、ホトレ
ジスト５の表面部分が除去される。絶縁膜８は上面部に
比べて側面部の膜が荒いので、スライトエッチングでは
主に側壁膜が除去される。更に、アセトン煮沸によりホ
トレジスト５がリフトオフされ、反転パターン９が形成
される（図２（ｅ））。
【００３３】リフトオフ後に、Ｎ2 雰囲気中において温
度約８００℃で、２０分間アニール処理が行われ、イオ
ン注入層が活性化される。
度約８００℃で、２０分間アニール処理が行われ、イオ
ン注入層が活性化される。
【００３４】次に、反応性イオンビームエッチング（Ｒ
ＩＢＥ）を用いて、ソース領域およびドレイン領域上に
ある絶縁膜８が部分的に除去され、露出したＳｉＮ膜４
がバレル型プラズマエッチングにより除去される。そし
て、ＳｉＮ膜４の除去後の半導体基板１上にソース電極
１０およびドレイン電極１１が形成される。また、反転
パターン９にあるＳｉＮ膜４および絶縁膜８も同様に除
去され、露出した活性層３にショットキ接触するゲート
電極１２が形成される。このゲート電極１２の端部は絶
縁膜８上にオーバーラップしている。この結果、図２
（ｆ）に示されるＬＤＤ構造のＭＥＳＦＥＴが完成す
る。ここで、ゲート電極１２はアニールの後に形成され
るので、ショットキー金属としては高耐熱性のものの他
に、Ｔｉ／Ｐｔ／Ａｕの３層構造の合金などを広く用い
ることができる。
ＩＢＥ）を用いて、ソース領域およびドレイン領域上に
ある絶縁膜８が部分的に除去され、露出したＳｉＮ膜４
がバレル型プラズマエッチングにより除去される。そし
て、ＳｉＮ膜４の除去後の半導体基板１上にソース電極
１０およびドレイン電極１１が形成される。また、反転
パターン９にあるＳｉＮ膜４および絶縁膜８も同様に除
去され、露出した活性層３にショットキ接触するゲート
電極１２が形成される。このゲート電極１２の端部は絶
縁膜８上にオーバーラップしている。この結果、図２
（ｆ）に示されるＬＤＤ構造のＭＥＳＦＥＴが完成す
る。ここで、ゲート電極１２はアニールの後に形成され
るので、ショットキー金属としては高耐熱性のものの他
に、Ｔｉ／Ｐｔ／Ａｕの３層構造の合金などを広く用い
ることができる。
【００３５】このようにして完成したＦＥＴは、ゲート
電極１２のゲート長が約０．３μもの動作速度の速いＦ
ＥＴである。また、図２（ｃ）の工程で行うプラズマエ
ッチングで表面部分を除去する量を変えることにより、
第１の不純物層６とゲート電極１２との間隔を自由に調
整できる。
電極１２のゲート長が約０．３μもの動作速度の速いＦ
ＥＴである。また、図２（ｃ）の工程で行うプラズマエ
ッチングで表面部分を除去する量を変えることにより、
第１の不純物層６とゲート電極１２との間隔を自由に調
整できる。
【００３６】図３および図４は第２発明の一実施例によ
る電界効果トランジスタの製造方法の製造工程別断面図
である。まず、半絶縁性のＧａＡｓ半導体基板２１上に
ホトレジスト２２がスピン塗布される。このホトレジス
ト２２はホトリソグラフィ技術によってパターニングさ
れ、活性層形成領域にあるホトレジスト２２が選択的に
除去される。次に、パターニングされたこのホトレジス
ト２２をマスクとしてＳｉ+ イオンが注入される。この
イオン注入により、半導体基板２１の表層部にチャネル
となる活性層２３が形成される（図３（ａ）参照）。
る電界効果トランジスタの製造方法の製造工程別断面図
である。まず、半絶縁性のＧａＡｓ半導体基板２１上に
ホトレジスト２２がスピン塗布される。このホトレジス
ト２２はホトリソグラフィ技術によってパターニングさ
れ、活性層形成領域にあるホトレジスト２２が選択的に
除去される。次に、パターニングされたこのホトレジス
ト２２をマスクとしてＳｉ+ イオンが注入される。この
イオン注入により、半導体基板２１の表層部にチャネル
となる活性層２３が形成される（図３（ａ）参照）。
【００３７】次に、活性層形成のためのホトレジスト２
２が除去された後、ＰＣＶＤ法によって半導体基板２１
の表面全面にＳｉＮ膜２４が形成される。このＳｉＮ膜
２４は表面保護膜として機能する。次に、このＳｉＮ膜
２４上にホトレジスト２５がスピン塗布され、通常のホ
トリソグラフィ技術によってホトレジスト２５がパター
ニングされる。このパターニング工程において、ソース
およびドレイン領域形成部のホトレジスト２５が除去さ
れると共に、ゲート電極形成のためのダミーゲート２５
ａが形成される。本実施例においては、このダミーゲー
ト２５ａはパターン厚さ１．５μｍ、パターン幅１．２
μｍの直方体状に形成される。次に、このホトレジスト
２５をマスクとした最初のイオン注入が行われる。この
イオン注入は、４×１０13／ｃｍ2 の濃度のＳｉ+ イオ
ンが１５０ＫｅＶの電圧の下で加速され、ＳｉＮ膜２４
を通して活性層２３に重ねて注入されることにより行わ
れる。この最初のイオン注入により、ソースおよびドレ
イン領域となる第１の不純物層２６が形成される（図３
（ｂ）参照）。
２が除去された後、ＰＣＶＤ法によって半導体基板２１
の表面全面にＳｉＮ膜２４が形成される。このＳｉＮ膜
２４は表面保護膜として機能する。次に、このＳｉＮ膜
２４上にホトレジスト２５がスピン塗布され、通常のホ
トリソグラフィ技術によってホトレジスト２５がパター
ニングされる。このパターニング工程において、ソース
およびドレイン領域形成部のホトレジスト２５が除去さ
れると共に、ゲート電極形成のためのダミーゲート２５
ａが形成される。本実施例においては、このダミーゲー
ト２５ａはパターン厚さ１．５μｍ、パターン幅１．２
μｍの直方体状に形成される。次に、このホトレジスト
２５をマスクとした最初のイオン注入が行われる。この
イオン注入は、４×１０13／ｃｍ2 の濃度のＳｉ+ イオ
ンが１５０ＫｅＶの電圧の下で加速され、ＳｉＮ膜２４
を通して活性層２３に重ねて注入されることにより行わ
れる。この最初のイオン注入により、ソースおよびドレ
イン領域となる第１の不純物層２６が形成される（図３
（ｂ）参照）。
【００３８】次に、Ｏ2 プラズマを用いたプラズマエッ
チングが行われ、ダミーゲート２５ａの外形寸法が縮小
される。この外形寸法の縮小はＯ* ラジカルによって等
方的に行われ、直方体形状は維持される。ダミーゲート
２５ａの各側壁に０．２μｍのサイドエッチが入った
後、縮小化したこのダミーゲート２５ａをマスクに２回
目のイオン注入が行われる。このイオン注入は、１×１
０13／ｃｍ2 の濃度のＳｉ+ イオンが１００ＫｅＶの電
圧の下で加速され、第１の不純物層２６に重ねて注入さ
れることにより行われる。この２回目のイオン注入によ
り、第２の不純物層２７が第１の不純物層２６よりも浅
くかつ低濃度に形成される（図３（ｃ）参照）。
チングが行われ、ダミーゲート２５ａの外形寸法が縮小
される。この外形寸法の縮小はＯ* ラジカルによって等
方的に行われ、直方体形状は維持される。ダミーゲート
２５ａの各側壁に０．２μｍのサイドエッチが入った
後、縮小化したこのダミーゲート２５ａをマスクに２回
目のイオン注入が行われる。このイオン注入は、１×１
０13／ｃｍ2 の濃度のＳｉ+ イオンが１００ＫｅＶの電
圧の下で加速され、第１の不純物層２６に重ねて注入さ
れることにより行われる。この２回目のイオン注入によ
り、第２の不純物層２７が第１の不純物層２６よりも浅
くかつ低濃度に形成される（図３（ｃ）参照）。
【００３９】次に、再度Ｏ2 プラズマを用いたプラズマ
エッチングが行われ、一旦縮小されたダミーゲート２５
ａの外形寸法がＯ* ラジカルによって等方的にさらに縮
小される。そして、ダミーゲート２５ａの各側壁にさら
に０．２μｍのサイドエッチが入った後、このダミーゲ
ート２５ａをマスクに３回目のイオン注入が行われる。
このイオン注入は、５×１０12／ｃｍ2 の濃度のＳｉ+
イオンが７０ＫｅＶの電圧の下で加速され、第１および
第２の不純物層２６、２７に重ねて注入されることによ
り行われる。この３回目のイオン注入により、第３の不
純物層２８が第２の不純物層２７よりも浅くかつ低濃度
に形成される（図３（ｄ）参照）。
エッチングが行われ、一旦縮小されたダミーゲート２５
ａの外形寸法がＯ* ラジカルによって等方的にさらに縮
小される。そして、ダミーゲート２５ａの各側壁にさら
に０．２μｍのサイドエッチが入った後、このダミーゲ
ート２５ａをマスクに３回目のイオン注入が行われる。
このイオン注入は、５×１０12／ｃｍ2 の濃度のＳｉ+
イオンが７０ＫｅＶの電圧の下で加速され、第１および
第２の不純物層２６、２７に重ねて注入されることによ
り行われる。この３回目のイオン注入により、第３の不
純物層２８が第２の不純物層２７よりも浅くかつ低濃度
に形成される（図３（ｄ）参照）。
【００４０】次に、再々度のＯ2 プラズマエッチングが
行われてダミーゲート２５ａはさらに縮小され、各側壁
に０．１μｍのサイドエッチが入った後、このダミーゲ
ート２５ａをマスクに４回目のイオン注入が行われる。
このイオン注入は１×１０12／ｃｍ2 の濃度のＳｉ+ イ
オンが５０ＫｅＶの電圧の下で加速されて行われる。こ
の４回目のイオン注入により、第４の不純物層２９が第
３の不純物層２８よりも浅くかつ低濃度に形成される
（図４（ｅ）参照）。以上の４回に亘るＯ2 プラズマエ
ッチングにより、図６に示すように、ダミーゲート２５
ａの外形寸法はＯ* ラジカルによって直方体形状を保ち
ながら等方的に徐々に小さくなる。最終的にダミーゲー
ト２５ａのゲートパターン長は０．２μｍになる。
行われてダミーゲート２５ａはさらに縮小され、各側壁
に０．１μｍのサイドエッチが入った後、このダミーゲ
ート２５ａをマスクに４回目のイオン注入が行われる。
このイオン注入は１×１０12／ｃｍ2 の濃度のＳｉ+ イ
オンが５０ＫｅＶの電圧の下で加速されて行われる。こ
の４回目のイオン注入により、第４の不純物層２９が第
３の不純物層２８よりも浅くかつ低濃度に形成される
（図４（ｅ）参照）。以上の４回に亘るＯ2 プラズマエ
ッチングにより、図６に示すように、ダミーゲート２５
ａの外形寸法はＯ* ラジカルによって直方体形状を保ち
ながら等方的に徐々に小さくなる。最終的にダミーゲー
ト２５ａのゲートパターン長は０．２μｍになる。
【００４１】次に、マイクロ波電子サイクロトロン共鳴
（ＥＣＲ）プラズマを用いたＣＶＤ法またはスパッタ法
により基板の表面全面にＳｉＯ2 が堆積され、絶縁膜３
０が３０００オングストロームの厚さに形成される（図
４（ｆ）参照）。次に、緩衝フッ酸（ＨＦ）を用いたス
ライトエッチングが行われた後、やせ細ったダミーゲー
ト２５ａがリフトオフされ、ダミーゲート２５ａ跡に反
転パターン３１が形成される（図４（ｇ）参照）。この
状態で、半導体基板２１に注入された不純物イオンの活
性化を図るため、アニール処理が行われる。
（ＥＣＲ）プラズマを用いたＣＶＤ法またはスパッタ法
により基板の表面全面にＳｉＯ2 が堆積され、絶縁膜３
０が３０００オングストロームの厚さに形成される（図
４（ｆ）参照）。次に、緩衝フッ酸（ＨＦ）を用いたス
ライトエッチングが行われた後、やせ細ったダミーゲー
ト２５ａがリフトオフされ、ダミーゲート２５ａ跡に反
転パターン３１が形成される（図４（ｇ）参照）。この
状態で、半導体基板２１に注入された不純物イオンの活
性化を図るため、アニール処理が行われる。
【００４２】次に、通常のホトリソグラフィ技術を用い
てソース領域およびドレイン領域上にあるＳｉＮ膜２４
および絶縁膜３０が選択的に除去される。そして、露出
した不純物層２６〜２９に接してソース電極３２および
ドレイン電極３３が形成される。また、反転パターン３
１にあるＳｉＮ膜２４および絶縁膜３０も同様に除去さ
れ、露出した活性層２３にショットキ接触するゲート電
極３４が形成される。このゲート電極３４の端部は絶縁
膜３０上にオーバーラップしている。この結果、図５に
示される構造をしたＭＥＳＦＥＴが完成する。ここで、
ゲート電極３４はアニールの後に形成されるので、ショ
ットキー金属としては高耐熱性のものの他に、Ｔｉ／Ｐ
ｔ／Ａｕの３層構造の合金などを広く用いることができ
る。
てソース領域およびドレイン領域上にあるＳｉＮ膜２４
および絶縁膜３０が選択的に除去される。そして、露出
した不純物層２６〜２９に接してソース電極３２および
ドレイン電極３３が形成される。また、反転パターン３
１にあるＳｉＮ膜２４および絶縁膜３０も同様に除去さ
れ、露出した活性層２３にショットキ接触するゲート電
極３４が形成される。このゲート電極３４の端部は絶縁
膜３０上にオーバーラップしている。この結果、図５に
示される構造をしたＭＥＳＦＥＴが完成する。ここで、
ゲート電極３４はアニールの後に形成されるので、ショ
ットキー金属としては高耐熱性のものの他に、Ｔｉ／Ｐ
ｔ／Ａｕの３層構造の合金などを広く用いることができ
る。
【００４３】このように本実施例においては、ソースお
よびドレイン領域になる各不純物層２６〜２９は、イオ
ン注入マスクとなるダミーゲート２５ａの外形寸法が縮
小されつつ形成される。従って、ゲート電極の側壁に膜
を形成してマスク幅を拡大しつつソースおよびドレイン
領域を形成する従来技術とは異なる。このため、ダミー
ゲート２５ａは当初から小さく形成する必要はなく、通
常の光学露光を用いて形成し、その後、ダミーゲート２
５ａをプラズマエッチングして縮小化することにより、
０．５μｍ以下の極めて短いゲート長を持つゲート電極
３４が形成される。
よびドレイン領域になる各不純物層２６〜２９は、イオ
ン注入マスクとなるダミーゲート２５ａの外形寸法が縮
小されつつ形成される。従って、ゲート電極の側壁に膜
を形成してマスク幅を拡大しつつソースおよびドレイン
領域を形成する従来技術とは異なる。このため、ダミー
ゲート２５ａは当初から小さく形成する必要はなく、通
常の光学露光を用いて形成し、その後、ダミーゲート２
５ａをプラズマエッチングして縮小化することにより、
０．５μｍ以下の極めて短いゲート長を持つゲート電極
３４が形成される。
【００４４】また、ダミーゲート２５ａの外形寸法の縮
小は任意に行え、縮小した各寸法のダミーゲート２５ａ
をマスクとして基板２１へのイオン注入領域を規定する
ことにより、任意の不純物プロファイルを持つソースお
よびドレイン領域が得られる。このため、高濃度のｎ+
型の不純物層２６と活性層２３との間の距離が広がり過
ぎることなくソースおよびドレイン領域は形成され、ソ
ース抵抗の増大を抑えつつ短ゲート長のゲート電極３４
が形成される。また、ゲート電極３４下の活性層２３に
近付くにつれ、基板中の不純物含有量は低下させられる
ため、ドレイン領域端部での電界集中は緩和し、ドレイ
ン領域端部の電子に供与されるエネルギは減少する。従
って、ソースおよびドレイン領域から活性層２３下へリ
ークする電流は抑制され、短チャネル効果を抑えつつ短
ゲート長のゲート電極が得られる。
小は任意に行え、縮小した各寸法のダミーゲート２５ａ
をマスクとして基板２１へのイオン注入領域を規定する
ことにより、任意の不純物プロファイルを持つソースお
よびドレイン領域が得られる。このため、高濃度のｎ+
型の不純物層２６と活性層２３との間の距離が広がり過
ぎることなくソースおよびドレイン領域は形成され、ソ
ース抵抗の増大を抑えつつ短ゲート長のゲート電極３４
が形成される。また、ゲート電極３４下の活性層２３に
近付くにつれ、基板中の不純物含有量は低下させられる
ため、ドレイン領域端部での電界集中は緩和し、ドレイ
ン領域端部の電子に供与されるエネルギは減少する。従
って、ソースおよびドレイン領域から活性層２３下へリ
ークする電流は抑制され、短チャネル効果を抑えつつ短
ゲート長のゲート電極が得られる。
【００４５】なお、上記実施例の説明においては、Ｏ2
プラズマエッチングを計３回行い、その都度イオン注入
してｎ+ 層を４段階に形成したが、このエッチング回数
およびイオン注入回数はこれに限定されるものではな
い。つまり、素子に要求されるゲート長あるいは要求さ
れる逆耐圧や伝達コンダクタンスｇm といった特性に応
じて変更されるものであり、このように形成条件を変更
しても上記実施例と同様な効果が奏される。
プラズマエッチングを計３回行い、その都度イオン注入
してｎ+ 層を４段階に形成したが、このエッチング回数
およびイオン注入回数はこれに限定されるものではな
い。つまり、素子に要求されるゲート長あるいは要求さ
れる逆耐圧や伝達コンダクタンスｇm といった特性に応
じて変更されるものであり、このように形成条件を変更
しても上記実施例と同様な効果が奏される。
【００４６】図７および図８は、第３の発明の一実施例
による電界効果トランジスタの製造方法の製造工程別断
面図である。まず、半絶縁性のＧａＡｓ半導体基板４１
上にホトレジスト４２がスピン塗布される。このホトレ
ジスト４２はホトリソグラフィ技術によってパターニン
グされ、活性層形成領域にあるホトレジスト４２が選択
的に除去される。次に、パターニングされたこのホトレ
ジスト４２をマスクとしてＢｅ+ イオンが加速電圧７０
ｋｅＶ、ドーズ量６．０×１０11／ｃｍ2 で注入され
る。さらに、同一マスクを用いてＳｉ+ イオンが加速電
圧３０ｋｅＶ、ドーズ量５×１０12／ｃｍ2 で注入され
る。これらのイオン注入により、半導体基板４１の表層
部にチャネルとなる活性層４３が形成され、この活性層
４３の下にｐ型の埋込み層４４が形成される（図７
（ａ）参照）。
による電界効果トランジスタの製造方法の製造工程別断
面図である。まず、半絶縁性のＧａＡｓ半導体基板４１
上にホトレジスト４２がスピン塗布される。このホトレ
ジスト４２はホトリソグラフィ技術によってパターニン
グされ、活性層形成領域にあるホトレジスト４２が選択
的に除去される。次に、パターニングされたこのホトレ
ジスト４２をマスクとしてＢｅ+ イオンが加速電圧７０
ｋｅＶ、ドーズ量６．０×１０11／ｃｍ2 で注入され
る。さらに、同一マスクを用いてＳｉ+ イオンが加速電
圧３０ｋｅＶ、ドーズ量５×１０12／ｃｍ2 で注入され
る。これらのイオン注入により、半導体基板４１の表層
部にチャネルとなる活性層４３が形成され、この活性層
４３の下にｐ型の埋込み層４４が形成される（図７
（ａ）参照）。
【００４７】次に、活性層形成のためのホトレジスト４
２が除去された後、ＰＣＶＤ法によって半導体基板４１
の表面全面にＳｉＮ膜４５が１０００オングストローム
の厚さで形成される。このＳｉＮ膜４５は表面保護膜と
して機能する。次に、このＳｉＮ膜４５上にホトレジス
ト４６がスピン塗布され、通常のホトリソグラフィ技術
によってホトレジスト４６がパターニングされる。この
パターニング工程において、ソースおよびドレイン領域
形成部のホトレジスト４６が除去されると共に、ゲート
電極形成のためのダミーゲート４６ａが形成される。本
実施例においては、このダミーゲート４６ａはパターン
厚さ１．５μｍ、パターン幅１．２μｍの直方体状に形
成される。次に、このホトレジスト４６をマスクとした
イオン注入が行われる。このイオン注入は、４×１０13
／ｃｍ2 の濃度のＳｉ+ イオンが１２０ＫｅＶの電圧の
下で加速され、ＳｉＮ膜４５を通して活性層４３および
埋込み層４４に重ねて注入されることにより行われる。
このイオン注入により、ソースおよびドレイン領域にな
るｎ+ 型の第１の不純物層４７が形成される（図３
（ｂ）参照）。
２が除去された後、ＰＣＶＤ法によって半導体基板４１
の表面全面にＳｉＮ膜４５が１０００オングストローム
の厚さで形成される。このＳｉＮ膜４５は表面保護膜と
して機能する。次に、このＳｉＮ膜４５上にホトレジス
ト４６がスピン塗布され、通常のホトリソグラフィ技術
によってホトレジスト４６がパターニングされる。この
パターニング工程において、ソースおよびドレイン領域
形成部のホトレジスト４６が除去されると共に、ゲート
電極形成のためのダミーゲート４６ａが形成される。本
実施例においては、このダミーゲート４６ａはパターン
厚さ１．５μｍ、パターン幅１．２μｍの直方体状に形
成される。次に、このホトレジスト４６をマスクとした
イオン注入が行われる。このイオン注入は、４×１０13
／ｃｍ2 の濃度のＳｉ+ イオンが１２０ＫｅＶの電圧の
下で加速され、ＳｉＮ膜４５を通して活性層４３および
埋込み層４４に重ねて注入されることにより行われる。
このイオン注入により、ソースおよびドレイン領域にな
るｎ+ 型の第１の不純物層４７が形成される（図３
（ｂ）参照）。
【００４８】次に、Ｏ2 プラズマを用いたプラズマエッ
チングが行われ、ダミーゲート４６ａの外形寸法が縮小
される。この外形寸法の縮小はＯ* ラジカルによって等
方的に行われ、直方体形状は維持される。ダミーゲート
４６ａの各側壁に０．２μｍのサイドエッチが入った
後、縮小化したこのダミーゲート４６ａをマスクにイオ
ン注入が２回行われる。このイオン注入は、まず、６×
１０11／ｃｍ2 の濃度のＢｅ+ イオンが９０ＫｅＶの電
圧の下で加速され、第１の不純物層４７に重ねて注入さ
れる。さらに、６×１０12／ｃｍ2 の濃度のＳｉ+ イオ
ンが８０ＫｅＶの電圧の下で加速され、第１の不純物層
４７に重ねて注入される。この２回のイオン注入によ
り、ｐ+ 型の第２の不純物層４８とｎ型の第３の不純物
層４９からなる２層の不純物領域が第１の不純物層４７
の周りを取り囲んで形成される。ここで、第２の不純物
層４８は第１の不純物層４７以上の深さで、第３の不純
物層４９は第１の不純物層４７よりも浅くかつ低濃度に
形成される（図７（ｃ）参照）。
チングが行われ、ダミーゲート４６ａの外形寸法が縮小
される。この外形寸法の縮小はＯ* ラジカルによって等
方的に行われ、直方体形状は維持される。ダミーゲート
４６ａの各側壁に０．２μｍのサイドエッチが入った
後、縮小化したこのダミーゲート４６ａをマスクにイオ
ン注入が２回行われる。このイオン注入は、まず、６×
１０11／ｃｍ2 の濃度のＢｅ+ イオンが９０ＫｅＶの電
圧の下で加速され、第１の不純物層４７に重ねて注入さ
れる。さらに、６×１０12／ｃｍ2 の濃度のＳｉ+ イオ
ンが８０ＫｅＶの電圧の下で加速され、第１の不純物層
４７に重ねて注入される。この２回のイオン注入によ
り、ｐ+ 型の第２の不純物層４８とｎ型の第３の不純物
層４９からなる２層の不純物領域が第１の不純物層４７
の周りを取り囲んで形成される。ここで、第２の不純物
層４８は第１の不純物層４７以上の深さで、第３の不純
物層４９は第１の不純物層４７よりも浅くかつ低濃度に
形成される（図７（ｃ）参照）。
【００４９】次に、再度Ｏ2 プラズマを用いたプラズマ
エッチングが行われ、一旦縮小されたダミーゲート４６
ａの外形寸法がＯ* ラジカルによって等方的にさらに縮
小される。そして、ダミーゲート４６ａの各側壁にさら
に０．２μｍのサイドエッチが入った後、このダミーゲ
ート４６ａをマスクに３回目のイオン注入が行われる。
このイオン注入は、４×１０12／ｃｍ2 の濃度のＳｉ+
イオンが５０ＫｅＶの電圧の下で加速され、第１、第３
の不純物層４７、４９に重ねて注入されることにより行
われる。この３回目のイオン注入により、ｎ型の第４の
不純物層５０が第３の不純物層４９よりも浅くかつ低濃
度に形成される（図７（ｄ）参照）。
エッチングが行われ、一旦縮小されたダミーゲート４６
ａの外形寸法がＯ* ラジカルによって等方的にさらに縮
小される。そして、ダミーゲート４６ａの各側壁にさら
に０．２μｍのサイドエッチが入った後、このダミーゲ
ート４６ａをマスクに３回目のイオン注入が行われる。
このイオン注入は、４×１０12／ｃｍ2 の濃度のＳｉ+
イオンが５０ＫｅＶの電圧の下で加速され、第１、第３
の不純物層４７、４９に重ねて注入されることにより行
われる。この３回目のイオン注入により、ｎ型の第４の
不純物層５０が第３の不純物層４９よりも浅くかつ低濃
度に形成される（図７（ｄ）参照）。
【００５０】次に、マイクロ波電子サイクロトロン共鳴
（ＥＣＲ）プラズマを用いたＣＶＤ法またはスパッタ法
により基板の表面全面にＳｉＯ2 が堆積され、絶縁膜５
１が３０００オングストロームの厚さに形成される（図
８（ｅ）参照）。次に、緩衝フッ酸（ＨＦ）を用いたス
ライトエッチングが行われた後、やせ細ったダミーゲー
ト４６ａがリフトオフされ、ダミーゲート４６ａ跡に反
転パターン５２が形成される（図８（ｆ）参照）。この
状態で、半導体基板４１に注入された不純物イオンの活
性化を図るため、アニール処理が行われる。
（ＥＣＲ）プラズマを用いたＣＶＤ法またはスパッタ法
により基板の表面全面にＳｉＯ2 が堆積され、絶縁膜５
１が３０００オングストロームの厚さに形成される（図
８（ｅ）参照）。次に、緩衝フッ酸（ＨＦ）を用いたス
ライトエッチングが行われた後、やせ細ったダミーゲー
ト４６ａがリフトオフされ、ダミーゲート４６ａ跡に反
転パターン５２が形成される（図８（ｆ）参照）。この
状態で、半導体基板４１に注入された不純物イオンの活
性化を図るため、アニール処理が行われる。
【００５１】次に、通常のホトリソグラフィ技術を用い
てソース領域およびドレイン領域上にあるＳｉＮ膜４５
および絶縁膜５１が選択的に除去される。そして、露出
した不純物層４７、４９、５０に接してソース電極５３
およびドレイン電極５４が形成される（図８（ｇ）参
照）。また、反転パターン５２にあるＳｉＮ膜４５およ
び絶縁膜５１も同様に除去され、露出した活性層４３に
ショットキ接触するゲート電極５５が形成される。この
ゲート電極５５の端部は絶縁膜５１上にオーバーラップ
している。この結果、図９に示される構造をしたＭＥＳ
ＦＥＴが完成する。ここで、ゲート電極５５はアニール
の後に形成されるので、ショットキー金属としては高耐
熱性のものの他に、Ｔｉ／Ｐｔ／Ａｕの３層構造の合金
などを広く用いることができる。
てソース領域およびドレイン領域上にあるＳｉＮ膜４５
および絶縁膜５１が選択的に除去される。そして、露出
した不純物層４７、４９、５０に接してソース電極５３
およびドレイン電極５４が形成される（図８（ｇ）参
照）。また、反転パターン５２にあるＳｉＮ膜４５およ
び絶縁膜５１も同様に除去され、露出した活性層４３に
ショットキ接触するゲート電極５５が形成される。この
ゲート電極５５の端部は絶縁膜５１上にオーバーラップ
している。この結果、図９に示される構造をしたＭＥＳ
ＦＥＴが完成する。ここで、ゲート電極５５はアニール
の後に形成されるので、ショットキー金属としては高耐
熱性のものの他に、Ｔｉ／Ｐｔ／Ａｕの３層構造の合金
などを広く用いることができる。
【００５２】このように本実施例においては、ソースお
よびドレイン領域になるｎ+ 型の第１の不純物層４７の
ゲート電極５５側の側面にｎ型の第３の不純物層４９と
ｐ+型の第２の不純物層４８が形成されている。第１の
不純物層４７と同じ導電型の第３の不純物層４９はチャ
ネル層として機能し、これらと異なる導電型の第２の不
純物層４８と第１の不純物層４７との境界では電位障壁
が形成される。この電位障壁によって、第１の不純物層
４７から活性層の下へ流れ込むリーク電流の発生を抑制
できる。このため、短チャネル効果の発生による特性の
劣化を防止することができる。
よびドレイン領域になるｎ+ 型の第１の不純物層４７の
ゲート電極５５側の側面にｎ型の第３の不純物層４９と
ｐ+型の第２の不純物層４８が形成されている。第１の
不純物層４７と同じ導電型の第３の不純物層４９はチャ
ネル層として機能し、これらと異なる導電型の第２の不
純物層４８と第１の不純物層４７との境界では電位障壁
が形成される。この電位障壁によって、第１の不純物層
４７から活性層の下へ流れ込むリーク電流の発生を抑制
できる。このため、短チャネル効果の発生による特性の
劣化を防止することができる。
【００５３】また、図７（ｄ）の工程のエッチングによ
って、第２の不純物層４８と半導体基板４１上面と平行
な方向の距離を離してゲート電極５５が形成されてい
る。このため、第２の不純物層４８の活性化の際に横方
向に不純物が拡散しても、ゲート電極５５端の下部のチ
ャネル層下まで拡散が広がることはない。したがって、
ゲート電極５５端の下部のチャネル層下の濃度が高くな
ることはないので、ゲート容量が増加することはない。
って、第２の不純物層４８と半導体基板４１上面と平行
な方向の距離を離してゲート電極５５が形成されてい
る。このため、第２の不純物層４８の活性化の際に横方
向に不純物が拡散しても、ゲート電極５５端の下部のチ
ャネル層下まで拡散が広がることはない。したがって、
ゲート電極５５端の下部のチャネル層下の濃度が高くな
ることはないので、ゲート容量が増加することはない。
【００５４】図１０は、しきい値電圧（Ｖth）とゲート
電極５５のゲート長（ＬG ）の関係を示す図である。同
図より、第２の不純物層４８を形成した本実施例のＦＥ
Ｔは、ゲート長（ＬG ）を短くしてもしきい値電圧（Ｖ
th）のシフト量を抑制できることがわかる。
電極５５のゲート長（ＬG ）の関係を示す図である。同
図より、第２の不純物層４８を形成した本実施例のＦＥ
Ｔは、ゲート長（ＬG ）を短くしてもしきい値電圧（Ｖ
th）のシフト量を抑制できることがわかる。
【００５５】また、図１１は、電流利得遮断周波数（ｆ
T ）とソース・ドレイン電流（Ｉds）の関係を示す図で
ある。同図より、第２の不純物層４８を形成した本実施
例のＦＥＴは、ソース・ドレイン電流（Ｉds）の電流値
に関わらず電流利得遮断周波数（ｆT ）が高いことが判
る。このことより、本実施例のＦＥＴでは、第２の不純
物層４８の横方向の拡散によっても、ゲート容量の増加
を招くことがなく、良好な高周波特性が得られることが
判る。
T ）とソース・ドレイン電流（Ｉds）の関係を示す図で
ある。同図より、第２の不純物層４８を形成した本実施
例のＦＥＴは、ソース・ドレイン電流（Ｉds）の電流値
に関わらず電流利得遮断周波数（ｆT ）が高いことが判
る。このことより、本実施例のＦＥＴでは、第２の不純
物層４８の横方向の拡散によっても、ゲート容量の増加
を招くことがなく、良好な高周波特性が得られることが
判る。
【００５６】さらに、本実施例のＦＥＴであればサイド
ゲート効果が起こり難いといった特徴を有する。ｎ型チ
ャネル層の下にｐ型埋込み層を設けてリーク電流の抑制
を図った従来のＦＥＴでは、ｐ型埋込み層を高濃度にす
ることにより完全空乏化条件を満たさなくなると、隣接
した他のＦＥＴのオーミック電極等からの影響を基板を
通して受け易くなり、サイドゲート耐圧の低下を招く。
サイドゲート耐圧の低下によってサイドゲート効果が起
こり易くなり、サイドゲート効果が発生すると回路の誤
動作を招くこととなる。このサイドゲート効果の発生を
防止するためには、素子間距離を大きくするなどの措置
を講じなければならず、集積化の妨げとなる。本実施例
のＦＥＴでは、上述したように第２の不純物層４８を高
濃度にすることによって、埋込み層４４は完全空乏化条
件を満たす濃度を維持することができる。また、第２の
不純物層４８と活性層４３とは接していないので、隣接
した他のＦＥＴのオーミック電極等からの影響が、第２
の不純物層４８を通して活性層４３に及ぼされることは
ない。このため、本実施例のＦＥＴではサイドゲート耐
圧の低下が防止できるので、容易にサイドゲート効果が
発生することはない。
ゲート効果が起こり難いといった特徴を有する。ｎ型チ
ャネル層の下にｐ型埋込み層を設けてリーク電流の抑制
を図った従来のＦＥＴでは、ｐ型埋込み層を高濃度にす
ることにより完全空乏化条件を満たさなくなると、隣接
した他のＦＥＴのオーミック電極等からの影響を基板を
通して受け易くなり、サイドゲート耐圧の低下を招く。
サイドゲート耐圧の低下によってサイドゲート効果が起
こり易くなり、サイドゲート効果が発生すると回路の誤
動作を招くこととなる。このサイドゲート効果の発生を
防止するためには、素子間距離を大きくするなどの措置
を講じなければならず、集積化の妨げとなる。本実施例
のＦＥＴでは、上述したように第２の不純物層４８を高
濃度にすることによって、埋込み層４４は完全空乏化条
件を満たす濃度を維持することができる。また、第２の
不純物層４８と活性層４３とは接していないので、隣接
した他のＦＥＴのオーミック電極等からの影響が、第２
の不純物層４８を通して活性層４３に及ぼされることは
ない。このため、本実施例のＦＥＴではサイドゲート耐
圧の低下が防止できるので、容易にサイドゲート効果が
発生することはない。
【００５７】図１２に、ｎ型チャネル層の下にｐ型埋込
み層を設けた従来のＦＥＴと、本実施例のＦＥＴとでの
サイドゲート電極間距離とサイドゲート耐圧の関係を示
す。同図より、従来のＦＥＴに比べて、本実施例のＦＥ
Ｔの方がサイドゲート耐圧が高いことが判る。ここで、
サイドゲート電極間距離とは、活性層４３と隣接する他
のＦＥＴのオーミック電極との距離をいう。
み層を設けた従来のＦＥＴと、本実施例のＦＥＴとでの
サイドゲート電極間距離とサイドゲート耐圧の関係を示
す。同図より、従来のＦＥＴに比べて、本実施例のＦＥ
Ｔの方がサイドゲート耐圧が高いことが判る。ここで、
サイドゲート電極間距離とは、活性層４３と隣接する他
のＦＥＴのオーミック電極との距離をいう。
【００５８】なお、上記実施例の説明においては、ダミ
ーゲート５ａ、２５ａ、４６ａをホトレジストを材料に
用いて形成した場合について説明したが、必ずしもこの
材料に限定されるものではない。プラズマエッチング時
に等方的に縮小加工される性質を持つ材料で、かつ、注
入されるイオンの透過を阻止できる性質を備えた材料で
あればよい。また、反転パターン１１、３１、５２が形
成される絶縁膜８、３０、５１の材料もＳｉＯ2 に限定
されるものではなく、ダミーゲート５ａ、２５ａ、４６
ａに用いた材料とエッチング選択比の大きい絶縁材料で
あればよい。また、半絶縁性半導体基板１、２１、４１
もＧａＡｓとして説明したが、ＩｎＰやＩｎＧａＡｓと
いった基板でもよい。これら材料によってダミーゲート
５ａ、２５ａ、４６ａ、絶縁膜８、３０、５１または半
導体基板１、２１、４１を形成しても上記実施例と同様
な効果が奏される。
ーゲート５ａ、２５ａ、４６ａをホトレジストを材料に
用いて形成した場合について説明したが、必ずしもこの
材料に限定されるものではない。プラズマエッチング時
に等方的に縮小加工される性質を持つ材料で、かつ、注
入されるイオンの透過を阻止できる性質を備えた材料で
あればよい。また、反転パターン１１、３１、５２が形
成される絶縁膜８、３０、５１の材料もＳｉＯ2 に限定
されるものではなく、ダミーゲート５ａ、２５ａ、４６
ａに用いた材料とエッチング選択比の大きい絶縁材料で
あればよい。また、半絶縁性半導体基板１、２１、４１
もＧａＡｓとして説明したが、ＩｎＰやＩｎＧａＡｓと
いった基板でもよい。これら材料によってダミーゲート
５ａ、２５ａ、４６ａ、絶縁膜８、３０、５１または半
導体基板１、２１、４１を形成しても上記実施例と同様
な効果が奏される。
【００５９】
【発明の効果】以上、詳細に説明したように第１の発明
の電界効果トランジスタの製造方法であれば、ゲート電
極のゲート長の短いＬＤＤ構造のＦＥＴが、自己整合プ
ロセスを用いて容易に製造することができる。また、ダ
ミーゲートのエッチングにおいて、側面部を除去する量
を変えることによりオーミック低抵抗領域とゲート電極
との間隔が自由に調整できるので、ソース抵抗を低減さ
せて高いｇm を得る構造のＦＥＴや、ソース抵抗はやや
高いが耐圧性能に優れた構造のＦＥＴを製造することが
できる。
の電界効果トランジスタの製造方法であれば、ゲート電
極のゲート長の短いＬＤＤ構造のＦＥＴが、自己整合プ
ロセスを用いて容易に製造することができる。また、ダ
ミーゲートのエッチングにおいて、側面部を除去する量
を変えることによりオーミック低抵抗領域とゲート電極
との間隔が自由に調整できるので、ソース抵抗を低減さ
せて高いｇm を得る構造のＦＥＴや、ソース抵抗はやや
高いが耐圧性能に優れた構造のＦＥＴを製造することが
できる。
【００６０】具体的には、エッチングで側面部を除去す
る量を少なくすれば、オーミック低抵抗領域とゲート電
極との間隔が狭くなり、ソース抵抗を低減させることが
できる。このような構造のＦＥＴをノーマリーオフのＦ
ＥＴのようにソース抵抗の低減が重要な素子に利用する
と効果的である。逆に、エッチングで側面部を除去する
量を多くすれば、オーミック低抵抗領域とゲート電極と
の間隔が広くなり、耐圧性能が向上する。このような構
造のＦＥＴを高い耐圧が要求される高出力素子に利用す
ると効果的である。
る量を少なくすれば、オーミック低抵抗領域とゲート電
極との間隔が狭くなり、ソース抵抗を低減させることが
できる。このような構造のＦＥＴをノーマリーオフのＦ
ＥＴのようにソース抵抗の低減が重要な素子に利用する
と効果的である。逆に、エッチングで側面部を除去する
量を多くすれば、オーミック低抵抗領域とゲート電極と
の間隔が広くなり、耐圧性能が向上する。このような構
造のＦＥＴを高い耐圧が要求される高出力素子に利用す
ると効果的である。
【００６１】第２の発明の電界効果トランジスタおよび
その製造方法であれば、ソースおよびドレイン領域にな
る不純物層は、マスクとなるダミーゲートの外形寸法が
縮小されつつ形成される。このため、通常の光学露光を
用いても０．５μｍ以下の極めて短いゲート長を持つゲ
ート電極を容易に得られる。しかも、ソースおよびドレ
イン領域の深さや濃度はゲート電極に近付くにつれ浅く
低濃度に形成されるため、ソース抵抗は低減され、ま
た、ドレイン領域端部の電界集中は緩和される。このた
め、短チャネル効果が抑制された短ゲート長のＦＥＴが
得られる。従って、本発明は超高速，高周波素子に適用
すると極めて効果的である。
その製造方法であれば、ソースおよびドレイン領域にな
る不純物層は、マスクとなるダミーゲートの外形寸法が
縮小されつつ形成される。このため、通常の光学露光を
用いても０．５μｍ以下の極めて短いゲート長を持つゲ
ート電極を容易に得られる。しかも、ソースおよびドレ
イン領域の深さや濃度はゲート電極に近付くにつれ浅く
低濃度に形成されるため、ソース抵抗は低減され、ま
た、ドレイン領域端部の電界集中は緩和される。このた
め、短チャネル効果が抑制された短ゲート長のＦＥＴが
得られる。従って、本発明は超高速，高周波素子に適用
すると極めて効果的である。
【００６２】第３の発明の電界効果トランジスタおよび
その製造方法であれば、ソースおよびドレイン領域にな
る第１の不純物層のゲート電極側の側面に第２の不純物
層と第３の不純物層が形成される。第１の不純物層と、
導電型の異なる第２の不純物層と第１の不純物層との境
界では電位障壁が形成され、この電位障壁によって、第
１の不純物層から活性層の下へ流れ込むリーク電流の発
生を抑制できる。このため、短チャネル効果が十分に抑
制されるため、０．５μｍ以下のゲート長でも、ＦＥＴ
特性が劣化せず、かつ特性のばらつきの少ない素子が得
られる。また、ゲート容量の増加を招くこともないた
め、良好な高周波数特性が得られる。従って、本発明は
サブ０．５μｍ以下のディジタル用、アナログ用あるい
はマイクロ波用回路の基本素子に適用すると極めて効果
的である。
その製造方法であれば、ソースおよびドレイン領域にな
る第１の不純物層のゲート電極側の側面に第２の不純物
層と第３の不純物層が形成される。第１の不純物層と、
導電型の異なる第２の不純物層と第１の不純物層との境
界では電位障壁が形成され、この電位障壁によって、第
１の不純物層から活性層の下へ流れ込むリーク電流の発
生を抑制できる。このため、短チャネル効果が十分に抑
制されるため、０．５μｍ以下のゲート長でも、ＦＥＴ
特性が劣化せず、かつ特性のばらつきの少ない素子が得
られる。また、ゲート容量の増加を招くこともないた
め、良好な高周波数特性が得られる。従って、本発明は
サブ０．５μｍ以下のディジタル用、アナログ用あるい
はマイクロ波用回路の基本素子に適用すると極めて効果
的である。
【００６３】さらに、第１から第３の発明の電界効果ト
ランジスタの製造方法であれば、ゲート電極の材料選択
が自由なので、Ａｕ系の材料を用いれば低雑音素子とし
て利用できる。また、Ｔ型のダミーゲートを用いた従来
の製造方法に比べて、工程が非常に簡単である。したが
って、半導体基板を用いた全ての電界効果トランジスタ
の製造に本発明の製造方法を用いると効果的である。
ランジスタの製造方法であれば、ゲート電極の材料選択
が自由なので、Ａｕ系の材料を用いれば低雑音素子とし
て利用できる。また、Ｔ型のダミーゲートを用いた従来
の製造方法に比べて、工程が非常に簡単である。したが
って、半導体基板を用いた全ての電界効果トランジスタ
の製造に本発明の製造方法を用いると効果的である。
【図１】第１の発明の一実施例によるＦＥＴの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図２】第１の発明の一実施例によるＦＥＴの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図３】第２の発明の一実施例によるＦＥＴの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図４】第２の発明の一実施例によるＦＥＴの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図５】第２の発明の一実施例によるＦＥＴの構造を示
す断面図である。
す断面図である。
【図６】第２の発明の一実施例によって製造されるソー
スおよびドレイン領域の形成の推移を示す断面図であ
る。
スおよびドレイン領域の形成の推移を示す断面図であ
る。
【図７】第３の発明の一実施例によるＦＥＴの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図８】第３の発明の一実施例によるＦＥＴの製造方法
を示す工程断面図である。
を示す工程断面図である。
【図９】第３の発明の一実施例によるＦＥＴの構造を示
す断面図である。
す断面図である。
【図１０】しきい値電圧とゲート電極のゲート長の関係
を示す図である。
を示す図である。
【図１１】電流利得遮断周波数とソース・ドレイン電流
の関係を示す図である。
の関係を示す図である。
【図１２】サイドゲート電極間距離とサイドゲート耐圧
の関係を示す図である。
の関係を示す図である。
【図１３】従来のＦＥＴの製造方法を示す工程断面図で
ある。
ある。
１、２１、４１…半導体基板、２、５、２２、２５、４
２、４６…ホトレジスト、３、２３、４３…活性層、
４、２４、４５…ＳｉＮ膜、５ａ、２５ａ、４６ａ…ダ
ミーゲート、６、７、２６、２７、２８、２９、４７、
４８、４９、５０…不純物層、８、３０、５１…絶縁
膜、９、３１、５２…反転パターン、１０、３２、５３
…ソース電極、１１、３３、５４…ドレイン電極、１
２、３４、５５…ゲート電極、４４…埋込み層。
２、４６…ホトレジスト、３、２３、４３…活性層、
４、２４、４５…ＳｉＮ膜、５ａ、２５ａ、４６ａ…ダ
ミーゲート、６、７、２６、２７、２８、２９、４７、
４８、４９、５０…不純物層、８、３０、５１…絶縁
膜、９、３１、５２…反転パターン、１０、３２、５３
…ソース電極、１１、３３、５４…ドレイン電極、１
２、３４、５５…ゲート電極、４４…埋込み層。
Claims (13)
- 【請求項１】 半導体基板上にイオン注入を行い活性層
を形成する第１の工程と、 前記半導体基板上にダミーゲートを形成し、このダミー
ゲートをマスクに前記半導体基板に不純物を注入して第
１の不純物層を形成する第２の工程と、 前記ダミーゲートの外形寸法を小さくし、このダミーゲ
ートをマスクとして前記半導体基板に前記第１の不純物
層に注入された不純物と同一の導電型の不純物を注入
し、前記第１の不純物層よりも低濃度の第２の不純物層
を形成する第３の工程と、 前記ダミーゲートを覆う絶縁膜を形成する第４の工程
と、 前記第１の不純物層上の前記絶縁膜を除去して、除去し
た領域にオーミック電極を形成すること、および前記ダ
ミーゲートを用いて前記絶縁膜をリフトオフし、リフト
オフした領域にゲート電極を形成することを含む第５の
工程とを備えることを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項２】 半導体基板上にイオン注入を行い活性層
を形成する第１の工程と、 前記半導体基板上にダミーゲートを形成し、このダミー
ゲートをマスクに不純物を添加して不純物層を形成する
第２の工程と、 このダミーゲートの外形寸法を小さくする第３の工程
と、 前記ダミーゲートをマスクに不純物を添加して既に形成
された不純物層よりも浅い不純物層を形成する第４の工
程と、 前記第３の工程および第４の工程を所定回繰り返す第５
の工程と、 前記ダミーゲートを覆う絶縁膜を形成する第６の工程
と、 前記第２の工程で形成した不純物層上の前記絶縁膜を除
去して、除去した領域にオーミック電極を形成するこ
と、および前記ダミーゲートを用いて前記絶縁膜をリフ
トオフし、リフトオフした領域にゲート電極を形成する
ことを含む第７の工程とを備えることを特徴とする電界
効果トランジスタの製造方法。 - 【請求項３】 半導体基板上にイオン注入を行い活性層
を形成する第１の工程と、 前記半導体基板上にダミーゲートを形成し、このダミー
ゲートをマスクに不純物を添加して不純物層を形成する
第２の工程と、 このダミーゲートの外形寸法を小さくする第３の工程
と、 前記ダミーゲートをマスクに既に形成された不純物層よ
りも低濃度に不純物を添加して不純物層を形成する第４
の工程と、 前記第３の工程および第４の工程を所定回繰り返す第５
の工程と、 前記ダミーゲートを覆う絶縁膜を形成する第６の工程
と、 前記第２の工程で形成した不純物層上の前記絶縁膜を除
去して、除去した領域にオーミック電極を形成するこ
と、および前記ダミーゲートを用いて前記絶縁膜をリフ
トオフし、リフトオフした領域にゲート電極を形成する
ことを含む第７の工程とを備えることを特徴とする電界
効果トランジスタの製造方法。 - 【請求項４】 半導体基板上にイオン注入を行い活性層
を形成する第１の工程と、 前記半導体基板上にダミーゲートを形成し、このダミー
ゲートをマスクに不純物を添加して不純物層を形成する
第２の工程と、 このダミーゲートの外形寸法を小さくする第３の工程
と、 前記ダミーゲートをマスクに不純物を添加して既に形成
された不純物層よりも浅くかつ低濃度に不純物層を形成
する第４の工程と、 前記第３の工程および第４の工程を所定回繰り返す第５
の工程と、 前記ダミーゲートを覆う絶縁膜を形成する第６の工程
と、 前記第２の工程で形成した不純物層上の前記絶縁膜を除
去して、除去した領域にオーミック電極を形成するこ
と、および前記ダミーゲートを用いて前記絶縁膜をリフ
トオフし、リフトオフした領域にゲート電極を形成する
ことを含む第７の工程とを備えることを特徴とする電界
効果トランジスタの製造方法。 - 【請求項５】 半導体基板上にイオン注入を行い活性層
を形成する第１の工程と、 前記半導体基板上にダミーゲートを形成し、このダミー
ゲートをマスクに第１導電型の不純物を添加して第１の
不純物層を形成する第２の工程と、 このダミーゲートの外形寸法を小さくする第３の工程
と、 前記ダミーゲートをマスクに第２導電型の不純物を添加
して前記第１の不純物層以上の深さで第２の不純物層を
形成し、さらに、同一のダミーゲートをマスクに第１導
電型の不純物を添加して前記第１の不純物層よりも浅く
第３の不純物層を形成する第４の工程と、 前記ダミーゲートを覆う絶縁膜を形成する第５の工程
と、 前記第１の不純物層上の前記絶縁膜を除去して、除去し
た領域にオーミック電極を形成すること、および前記ダ
ミーゲートを用いて前記絶縁膜をリフトオフし、リフト
オフした領域にゲート電極を形成することを含む第６の
工程とを備えることを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項６】 前記第４と第５の工程の間に、前記ダミ
ーゲートの外形寸法を小さくする工程を備えることを特
徴とする請求項５記載の電界効果トランジスタの製造方
法。 - 【請求項７】 前記第２の工程では、前記半導体基板上
に保護膜を形成し、この保護膜上に前記ダミーゲートを
形成し、 前記オーミック電極の形成前およびゲート電極の形成前
に電極形成領域上の前記保護膜を除去することを特徴と
する請求項１から請求項６のいずれかに記載の電界効果
トランジスタの製造方法。 - 【請求項８】 前記ダミーゲートの外形寸法を小さくす
る工程において、前記ダミーゲートはプラズマエッチン
グによってその側壁が一部除去されて外形寸法が小さく
なることを特徴とする請求項１から請求項７のいずれか
に記載の電界効果トランジスタの製造方法。 - 【請求項９】 チャネルが形成される活性層と、この活
性層に接するソースおよびドレイン領域になる不純物層
と、前記活性層上に形成されたゲート電極とを備える電
界効果トランジスタにおいて、 前記活性層と前記不純物層との間に、前記活性層に近付
くにつれて段階的に浅くなる複数の不純物層を備えるこ
とを特徴とする電界効果トランジスタ。 - 【請求項１０】 チャネルが形成される活性層と、この
活性層に接するソースおよびドレイン領域になる不純物
層と、前記不純物層上に形成されたオーミック電極と、
前記活性層上に形成されたゲート電極とを備える電界効
果トランジスタにおいて、 前記活性層と前記不純物層との間に、前記活性層に近付
くにつれて段階的に不純物濃度が低くなる複数の不純物
層を備えることを特徴とする電界効果トランジスタ。 - 【請求項１１】 チャネルが形成される活性層と、この
活性層に接するソースおよびドレイン領域になる不純物
層と、前記不純物層上に形成されたオーミック電極と、
前記活性層上に形成されたゲート電極とを備える電界効
果トランジスタにおいて、 前記活性層と前記不純物層との間に、前記活性層に近付
くにつれて段階的に不純物濃度が低くなりかつ浅くなる
複数の不純物層を備えることを特徴とする電界効果トラ
ンジスタ。 - 【請求項１２】 チャネルが形成される活性層と、この
活性層に接する第１導電型のソースおよびドレイン領域
になる第１の不純物層と、前記第１の不純物層上に形成
されたオーミック電極と、前記活性層上に形成されたゲ
ート電極とを備える電界効果トランジスタにおいて、 前記活性層と前記第１の不純物層との間に、第２導電型
の第２の不純物層とこの第２の不純物層上に形成された
第１導電型の第３の不純物層とを備え、この第２の不純
物層と第３の不純物層の境界が前記第１の不純物層より
も浅くかつ前記第２の不純物層の下端が前記第１の不純
物層以上の深さであることを特徴とする電界効果トラン
ジスタ。 - 【請求項１３】 前記第２の不純物層は、前記ゲート電
極と平面方向の距離を離して形成されていることを特徴
とする請求項１２記載の電界効果トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06410493A JP3356817B2 (ja) | 1992-07-30 | 1993-03-23 | 電界効果トランジスタの製造方法 |
| CA002101125A CA2101125A1 (en) | 1992-07-30 | 1993-07-22 | Field-effect transistor and method for fabricating the same |
| KR1019930014410A KR940006287A (ko) | 1992-07-30 | 1993-07-28 | 전계효과트랜지스터 및 그 제조방법 |
| EP93112253A EP0581305A3 (en) | 1992-07-30 | 1993-07-30 | Field effect transistor and its manufacturing process. |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20350392 | 1992-07-30 | ||
| JP4-203503 | 1992-12-07 | ||
| JP4-326812 | 1992-12-07 | ||
| JP32681292 | 1992-12-07 | ||
| JP06410493A JP3356817B2 (ja) | 1992-07-30 | 1993-03-23 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232174A true JPH06232174A (ja) | 1994-08-19 |
| JP3356817B2 JP3356817B2 (ja) | 2002-12-16 |
Family
ID=27298385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06410493A Expired - Lifetime JP3356817B2 (ja) | 1992-07-30 | 1993-03-23 | 電界効果トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0581305A3 (ja) |
| JP (1) | JP3356817B2 (ja) |
| KR (1) | KR940006287A (ja) |
| CA (1) | CA2101125A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150505A (ja) * | 2003-11-18 | 2005-06-09 | Seiko Epson Corp | 面発光レーザ、面発光レーザの製造方法、デバイス及び電子機器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106129126A (zh) * | 2016-08-31 | 2016-11-16 | 上海格瑞宝电子有限公司 | 一种沟槽肖特基二极管及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3356817B2 (ja) | 2002-12-16 |
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