JPH06231042A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPH06231042A JPH06231042A JP1399993A JP1399993A JPH06231042A JP H06231042 A JPH06231042 A JP H06231042A JP 1399993 A JP1399993 A JP 1399993A JP 1399993 A JP1399993 A JP 1399993A JP H06231042 A JPH06231042 A JP H06231042A
- Authority
- JP
- Japan
- Prior art keywords
- data
- supplied
- write
- control information
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】 （修正有）
【目的】 本発明はメモリアクセス方式に関し、記憶装
置のハードウェア量を削減できることを目的とする。 【構成】 読出し制御手段（８７0 〜８９0 …８７7 〜
８９7 ）は、上記記憶制御装置のコントロールパイプラ
イン（８４ａ0 〜８４ａ11…８４ｅ0 〜８４ｅ11）に供
給される制御情報が読出し又は部分書込みの場合に読出
しの制御情報を上記記憶装置に供給する。書込み制御手
段（９１0 〜９３0 …９１7 〜９３7 ）は、上記記憶制
御装置のコントロールパイプラインの所定位置から出力
される制御情報がブロック書込み又は部分書込みの場合
に書込みの制御情報を上記記憶装置に供給する。部分書
込み時には上記記憶装置で上記読出し制御手段の出力制
御情報によりメモリから読出されたデータと、上記書込
み制御手段の出力制御情報と共に供給されるデータとを
マージして上記メモリに書込む。
置のハードウェア量を削減できることを目的とする。 【構成】 読出し制御手段（８７0 〜８９0 …８７7 〜
８９7 ）は、上記記憶制御装置のコントロールパイプラ
イン（８４ａ0 〜８４ａ11…８４ｅ0 〜８４ｅ11）に供
給される制御情報が読出し又は部分書込みの場合に読出
しの制御情報を上記記憶装置に供給する。書込み制御手
段（９１0 〜９３0 …９１7 〜９３7 ）は、上記記憶制
御装置のコントロールパイプラインの所定位置から出力
される制御情報がブロック書込み又は部分書込みの場合
に書込みの制御情報を上記記憶装置に供給する。部分書
込み時には上記記憶装置で上記読出し制御手段の出力制
御情報によりメモリから読出されたデータと、上記書込
み制御手段の出力制御情報と共に供給されるデータとを
マージして上記メモリに書込む。
Description
【０００１】
【産業上の利用分野】本発明はメモリアクセス方式に関
し、記憶制御により記憶装置のメモリアクセスを制御す
るメモリアクセス方式に関する。
し、記憶制御により記憶装置のメモリアクセスを制御す
るメモリアクセス方式に関する。
【０００２】
【従来の技術】従来より図９に示す如く複数の記憶装置
（ＭＳＵ）１０0 〜１０7 を記憶制御装置（ＭＣＵ）１
１に接続すると共に、例えばスカラー演算を行なうプロ
セッサであるスカラーユニット（ＳＵ）１２、及びベク
トル演算を行なうプロセッサであるベクトルユニット
（ＶＵ）１３を記憶制御装置１１に接続し、スカラーユ
ニット１２及びベクトルユニット１３による記憶装置１
０0 〜１０7 に対するアクセスを記憶制御装置１１で制
御するシステムがある。
（ＭＳＵ）１０0 〜１０7 を記憶制御装置（ＭＣＵ）１
１に接続すると共に、例えばスカラー演算を行なうプロ
セッサであるスカラーユニット（ＳＵ）１２、及びベク
トル演算を行なうプロセッサであるベクトルユニット
（ＶＵ）１３を記憶制御装置１１に接続し、スカラーユ
ニット１２及びベクトルユニット１３による記憶装置１
０0 〜１０7 に対するアクセスを記憶制御装置１１で制
御するシステムがある。
【０００３】従来のメモリアクセス方式では図１０に示
す如く、記憶制御装置１１は各記憶装置１０0 〜１０7
に起動信号ＧＯと、読出し及びブロック書込み及び部分
書込みを指示するオペレーションコードＯＰ−ＣＯＤＥ
と、アドレスＡＤＲ（書込みの場合はデータも）とを供
給してアクセスする。
す如く、記憶制御装置１１は各記憶装置１０0 〜１０7
に起動信号ＧＯと、読出し及びブロック書込み及び部分
書込みを指示するオペレーションコードＯＰ−ＣＯＤＥ
と、アドレスＡＤＲ（書込みの場合はデータも）とを供
給してアクセスする。
【０００４】各記憶装置１０1 〜１０7 は夫々部分書込
み用のパイプライン１５0 〜１５7を有しており、各記
憶装置１０1 〜１０7 内で部分書込みを行なう。
み用のパイプライン１５0 〜１５7を有しており、各記
憶装置１０1 〜１０7 内で部分書込みを行なう。
【０００５】図１１は従来の記憶装置のブロック図を示
す。同図中、端子２０には読出し（ＦＥＴＣＨ）及び書
込み（ＳＴＯＲＥ）の起動信号とオペレーションコード
とアドレスが入来しレジスタ２１に格納される。レジス
タ２１の制御情報はセレクタ２２に供給されると共に、
部分書込み用のパイプラインのレジスタ２３0 〜２３ i
（ｉは例えば５）を順次転送されてセレクタ２２に供給
される。セレクタ２２で選択された制御情報はコントロ
ールパイプラインのレジスタ２４0 〜２４j を順次転送
されると共に、ウェイ０〜ｋのレジスタ２５0 〜２５k
に格納される。読出し時又は部分書込み時にはレジスタ
２５0 〜２５k よりのアドレスに基づいてウェイ０〜ｋ
のメモリ２６0 〜２６k のいずれか１つからデータが読
出されセレクタ２７を通してレジスタ２８に供給され格
納される。レジスタ２８の出力データはレジスタ３０を
通してＥＣＣ（エラーコレクトコード）コレクタ３１に
供給されると共に、シンドロームジェネレータ３２に供
給され、ここでＥＣＣを含むデータからシンドロームが
生成される。このシンドロームはレジスタ３３からデコ
ーダ３４に供給され、ここでシンドロームをデコードし
て訂正ビット及びエラー情報を生成し、訂正ビットはＥ
ＣＣコレクタ３１に供給されエラー情報はレジスタ３５
を介し端子３６より出力されエラー処理回路（図示せ
ず）供給される。また、ＥＣＣコレクタ３１はデコーダ
３４よりの誤正ビットでデータを訂正しレジスタ３７を
介し端子３８より出力する。
す。同図中、端子２０には読出し（ＦＥＴＣＨ）及び書
込み（ＳＴＯＲＥ）の起動信号とオペレーションコード
とアドレスが入来しレジスタ２１に格納される。レジス
タ２１の制御情報はセレクタ２２に供給されると共に、
部分書込み用のパイプラインのレジスタ２３0 〜２３ i
（ｉは例えば５）を順次転送されてセレクタ２２に供給
される。セレクタ２２で選択された制御情報はコントロ
ールパイプラインのレジスタ２４0 〜２４j を順次転送
されると共に、ウェイ０〜ｋのレジスタ２５0 〜２５k
に格納される。読出し時又は部分書込み時にはレジスタ
２５0 〜２５k よりのアドレスに基づいてウェイ０〜ｋ
のメモリ２６0 〜２６k のいずれか１つからデータが読
出されセレクタ２７を通してレジスタ２８に供給され格
納される。レジスタ２８の出力データはレジスタ３０を
通してＥＣＣ（エラーコレクトコード）コレクタ３１に
供給されると共に、シンドロームジェネレータ３２に供
給され、ここでＥＣＣを含むデータからシンドロームが
生成される。このシンドロームはレジスタ３３からデコ
ーダ３４に供給され、ここでシンドロームをデコードし
て訂正ビット及びエラー情報を生成し、訂正ビットはＥ
ＣＣコレクタ３１に供給されエラー情報はレジスタ３５
を介し端子３６より出力されエラー処理回路（図示せ
ず）供給される。また、ＥＣＣコレクタ３１はデコーダ
３４よりの誤正ビットでデータを訂正しレジスタ３７を
介し端子３８より出力する。
【０００６】また、部分書込み時にはレジスタ３８のデ
ータはシンドロームジェネレータ４０に供給され、シン
ドロームが生成され、レジスタ４１を介してマージ回路
４２及びデコーダ４３に供給される。
ータはシンドロームジェネレータ４０に供給され、シン
ドロームが生成され、レジスタ４１を介してマージ回路
４２及びデコーダ４３に供給される。
【０００７】端子５０にはブロック書込み時及び部分書
込み時に、どのバイトを書込むかを示すバイトマーク付
きのデータが供給されレジスタ５１に格納される。この
レジスタ５１の出力データはセレクタ５２に供給される
と共に、部分書込み用のパイプラインのレジスタ５３0
〜５３i を順次転送されてセレクタ５２に供給される。
セレクタ５２で選択されたデータはマージ回路４２に供
給され、マージ回路４２は部分書込み時にセレクタ５２
よりのデータのバイトマークで指示されたバイトでレジ
スタ４１から供給されるメモリ読出しデータの上書きを
行なう。ブロック書込み時にはセレクタ５２よりのデー
タでレジスタ４１よりのデータを全て上書きする。マー
ジ回路４２の出力データはＥＣＣコレクタ４４に供給さ
れ、部分書込み時はデコーダ４３よりの訂正ビットによ
り訂正が行なわれた後、メモリ２６0 〜２６k 夫々に対
応したレジスタ５５0 〜５５k 夫々に格納される。レジ
スタ５５0〜５５k 夫々のデータはウェイ０〜ｋのメモ
リ２６0 〜２６k 夫々に供給され、アドレスにより指示
されたメモリに書込まれる。
込み時に、どのバイトを書込むかを示すバイトマーク付
きのデータが供給されレジスタ５１に格納される。この
レジスタ５１の出力データはセレクタ５２に供給される
と共に、部分書込み用のパイプラインのレジスタ５３0
〜５３i を順次転送されてセレクタ５２に供給される。
セレクタ５２で選択されたデータはマージ回路４２に供
給され、マージ回路４２は部分書込み時にセレクタ５２
よりのデータのバイトマークで指示されたバイトでレジ
スタ４１から供給されるメモリ読出しデータの上書きを
行なう。ブロック書込み時にはセレクタ５２よりのデー
タでレジスタ４１よりのデータを全て上書きする。マー
ジ回路４２の出力データはＥＣＣコレクタ４４に供給さ
れ、部分書込み時はデコーダ４３よりの訂正ビットによ
り訂正が行なわれた後、メモリ２６0 〜２６k 夫々に対
応したレジスタ５５0 〜５５k 夫々に格納される。レジ
スタ５５0〜５５k 夫々のデータはウェイ０〜ｋのメモ
リ２６0 〜２６k 夫々に供給され、アドレスにより指示
されたメモリに書込まれる。
【０００８】
【発明が解決しようとする課題】従来方式では各記憶装
置１０0 〜１０7 に部分書込み用パイプライン２３0 〜
２３i ，５３0 〜５３i を設け、記憶装置１０0 〜１０
7 で部分書込みの制御を行なっているために、記憶装置
の数が増加するに従って部分書込み用パイプラインのハ
ードウェアが増加するという問題があった。
置１０0 〜１０7 に部分書込み用パイプライン２３0 〜
２３i ，５３0 〜５３i を設け、記憶装置１０0 〜１０
7 で部分書込みの制御を行なっているために、記憶装置
の数が増加するに従って部分書込み用パイプラインのハ
ードウェアが増加するという問題があった。
【０００９】本発明は上記の点に鑑みなされたもので、
記憶装置のハードウェア量を削減できるメモリアクセス
方式を提供することを目的とする。
記憶装置のハードウェア量を削減できるメモリアクセス
方式を提供することを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明のメモリア
クセス方式の原理図を示す。同図中、記憶制御装置６１
から記憶装置６０0 〜６０7 に読出し又はブロック書込
み又は部分書込みの制御情報、及び書込みデータを供給
して上記記憶装置のメモリ２６0 〜２６k をアクセスす
る。
クセス方式の原理図を示す。同図中、記憶制御装置６１
から記憶装置６０0 〜６０7 に読出し又はブロック書込
み又は部分書込みの制御情報、及び書込みデータを供給
して上記記憶装置のメモリ２６0 〜２６k をアクセスす
る。
【００１１】読出し制御手段６１ａは、上記記憶制御装
置６１のコントロールパイプラインに供給される制御情
報が読出し又は部分書込みの場合に読出しの制御情報を
上記記憶装置に供給する。
置６１のコントロールパイプラインに供給される制御情
報が読出し又は部分書込みの場合に読出しの制御情報を
上記記憶装置に供給する。
【００１２】書込み制御手段６１ｂは、上記記憶制御装
置６１のコントロールパイプラインの所定位置から出力
される制御情報がブロック書込み又は部分書込みの場合
に書込みの制御情報を上記記憶装置に供給する。
置６１のコントロールパイプラインの所定位置から出力
される制御情報がブロック書込み又は部分書込みの場合
に書込みの制御情報を上記記憶装置に供給する。
【００１３】部分書込み時には上記記憶装置６０0 〜６
０7 で上記読出し制御手段６１ａの出力制御情報により
メモリから読出されたデータと、上記書込み制御手段６
１ｂの出力制御情報と共に供給されるデータとをマージ
して上記メモリに書込む。
０7 で上記読出し制御手段６１ａの出力制御情報により
メモリから読出されたデータと、上記書込み制御手段６
１ｂの出力制御情報と共に供給されるデータとをマージ
して上記メモリに書込む。
【００１４】
【作用】本発明においては、従来は各記憶装置に設けら
れていた部分書込み用の制御情報及びデータのパイプラ
インを除去でき、記憶制御装置にはコントロールパイプ
ラインの所定位置の出力から書込みの制御情報を生成す
る書込み制御手段を設けるだけで済み、ハードウェア量
を削減できる。
れていた部分書込み用の制御情報及びデータのパイプラ
インを除去でき、記憶制御装置にはコントロールパイプ
ラインの所定位置の出力から書込みの制御情報を生成す
る書込み制御手段を設けるだけで済み、ハードウェア量
を削減できる。
【００１５】
【実施例】図２は本発明方式の記憶装置６０0 〜６０7
の一実施例のブロック図を示す。同図中、図１１と同一
部分には同一符号を付す。
の一実施例のブロック図を示す。同図中、図１１と同一
部分には同一符号を付す。
【００１６】図２において、端子７０には読出し（ＦＥ
ＴＣＨ）の起動信号及びオペレーションコード及びアド
レスが入来し、端子７１には書込み（ＳＴＯＲＥ）の起
動信号及びオペレーションコード及びアドレスが入来
し、これらの制御情報はセレクタ７２に供給される。セ
レクタ７２は読出し時に端子７０よりの制御情報を選択
し、ブロック書込み時及び部分書込み時に端子７１より
の制御情報を選択してレジスタ７３に格納する。
ＴＣＨ）の起動信号及びオペレーションコード及びアド
レスが入来し、端子７１には書込み（ＳＴＯＲＥ）の起
動信号及びオペレーションコード及びアドレスが入来
し、これらの制御情報はセレクタ７２に供給される。セ
レクタ７２は読出し時に端子７０よりの制御情報を選択
し、ブロック書込み時及び部分書込み時に端子７１より
の制御情報を選択してレジスタ７３に格納する。
【００１７】レジスタ７３の出力する制御情報はコント
ロールパイプラインのレジスタ２４ 0 〜２４j を順次転
送されると共に、ウェイ０〜ｋのレジスタ２５0 〜２５
k に格納される。読出し時又は部分書込み時にはレジス
タ２５0 〜２５k よりのアドレスに基づいてウェイ０〜
ｋのメモリ２６0 〜２６k のいずれか１つからデータが
読出されセレクタ２７を通してレジスタ２８に供給され
格納される。レジスタ２８の出力データはレジスタ３０
を通してＥＣＣ（エラーコレクトコード）コレクタ３１
に供給されると共に、シンドロームジェネレータ３２に
供給され、ここでＥＣＣを含むデータからシンドローム
が生成される。このシンドロームはレジスタ３３からデ
コーダ３４に供給され、ここでシンドロームをデコード
して訂正ビット及びエラー情報を生成し、訂正ビットは
ＥＣＣコレクタ３１に供給されエラー情報はレジスタ３
５を介し端子３６より出力されエラー処理回路（図示せ
ず）供給される。また、ＥＣＣコレクタ３１はデコーダ
３４よりの誤正ビットでデータを訂正しレジスタ３７を
介し端子３８より出力する。
ロールパイプラインのレジスタ２４ 0 〜２４j を順次転
送されると共に、ウェイ０〜ｋのレジスタ２５0 〜２５
k に格納される。読出し時又は部分書込み時にはレジス
タ２５0 〜２５k よりのアドレスに基づいてウェイ０〜
ｋのメモリ２６0 〜２６k のいずれか１つからデータが
読出されセレクタ２７を通してレジスタ２８に供給され
格納される。レジスタ２８の出力データはレジスタ３０
を通してＥＣＣ（エラーコレクトコード）コレクタ３１
に供給されると共に、シンドロームジェネレータ３２に
供給され、ここでＥＣＣを含むデータからシンドローム
が生成される。このシンドロームはレジスタ３３からデ
コーダ３４に供給され、ここでシンドロームをデコード
して訂正ビット及びエラー情報を生成し、訂正ビットは
ＥＣＣコレクタ３１に供給されエラー情報はレジスタ３
５を介し端子３６より出力されエラー処理回路（図示せ
ず）供給される。また、ＥＣＣコレクタ３１はデコーダ
３４よりの誤正ビットでデータを訂正しレジスタ３７を
介し端子３８より出力する。
【００１８】また、部分書込み時にはレジスタ３８のデ
ータはシンドロームジェネレータ４０に供給され、シン
ドロームが生成され、レジスタ４１を介してマージ回路
４２及びデコーダ４３に供給される。
ータはシンドロームジェネレータ４０に供給され、シン
ドロームが生成され、レジスタ４１を介してマージ回路
４２及びデコーダ４３に供給される。
【００１９】端子５０にはブロック書込み時及び部分書
込み時に、どのバイトを書込むかを示すバイトマーク付
きのデータが供給されレジスタ５１に格納される。この
レジスタ５１の出力データはマージ回路４２に供給され
る。マージ回路４２は部分書込み時にセレクタ５２より
のデータのバイトマークで指示されたバイトでレジスタ
４１から供給されるメモリ読出しデータの上書きを行な
う。ブロック書込み時にはセレクタ５２よりのデータで
レジスタ４１よりのデータを全て上書きする。マージ回
路４２の出力データはＥＣＣコレクタ４４に供給され、
部分書込み時はデコーダ４３よりの訂正ビットにより訂
正が行なわれた後、メモリ２６0 〜２６k 夫々に対応し
たレジスタ５５0 〜５５k 夫々に格納される。レジスタ
５５0〜５５k 夫々のデータはウェイ０〜ｋのメモリ２
６0 〜２６k 夫々に供給され、アドレスにより指示され
たメモリに書込まれる。
込み時に、どのバイトを書込むかを示すバイトマーク付
きのデータが供給されレジスタ５１に格納される。この
レジスタ５１の出力データはマージ回路４２に供給され
る。マージ回路４２は部分書込み時にセレクタ５２より
のデータのバイトマークで指示されたバイトでレジスタ
４１から供給されるメモリ読出しデータの上書きを行な
う。ブロック書込み時にはセレクタ５２よりのデータで
レジスタ４１よりのデータを全て上書きする。マージ回
路４２の出力データはＥＣＣコレクタ４４に供給され、
部分書込み時はデコーダ４３よりの訂正ビットにより訂
正が行なわれた後、メモリ２６0 〜２６k 夫々に対応し
たレジスタ５５0 〜５５k 夫々に格納される。レジスタ
５５0〜５５k 夫々のデータはウェイ０〜ｋのメモリ２
６0 〜２６k 夫々に供給され、アドレスにより指示され
たメモリに書込まれる。
【００２０】図３は本発明方式の記憶制御回路６１のア
ドレス制御部の一実施例のブロック図を示す。同図中、
端子８０ａ〜８０ｅ夫々にはベクトルユニットより、ま
た端子８０4 にはスカラーユニットより、起動信号と読
出し及びブロック書込み及び部分書込みのオペレーショ
ンコードと、アドレスとが入来し、これらの制御情報は
キュー８１ａ〜８１ｅに格納される。キュー８１ａ〜８
１ｅ夫々は先入れ先出し回路（ＦＩＦＯ）であり、各キ
ュー８１ａ〜８１ｅ夫々の出力する制御情報はレジスタ
８２ａ〜８２ｅ夫々を介してプライオリティ回路８３に
供給される。
ドレス制御部の一実施例のブロック図を示す。同図中、
端子８０ａ〜８０ｅ夫々にはベクトルユニットより、ま
た端子８０4 にはスカラーユニットより、起動信号と読
出し及びブロック書込み及び部分書込みのオペレーショ
ンコードと、アドレスとが入来し、これらの制御情報は
キュー８１ａ〜８１ｅに格納される。キュー８１ａ〜８
１ｅ夫々は先入れ先出し回路（ＦＩＦＯ）であり、各キ
ュー８１ａ〜８１ｅ夫々の出力する制御情報はレジスタ
８２ａ〜８２ｅ夫々を介してプライオリティ回路８３に
供給される。
【００２１】プライオリティ回路８３はレジスタ８２ａ
〜８２ｅ夫々よりの制御情報をその優先順位に従って順
次選択しレジスタ８４ａ0 〜８４ｅ0 に供給する。ここ
でレジスタ８４ａ0 〜８４ｅ0 はレジスタ８２ａ〜８２
ｅに夫々対応しており、例えばレジスタ８４ａ0 には対
応するレジスタ８２ａの出力する制御情報が供給され
る。レジスタ８４ａ0 〜８４ａ11はコントロールパイプ
ラインを構成し、同様にレジスタ８４ｂ0 〜８４ｂ11，
８４ｃ0 〜８４ｃ11，８４ｄ0 〜８４ｄ11，８４ｅ0 〜
８４ｅ11夫々もコントロールパイプラインを構成してお
り、レジスタ８４ａ0 〜８４ｅ0 夫々にプライオリティ
回路８３から供給された制御情報は各コントロールパイ
プラインを順次転送された後、端子８５ａ〜８５ｅ夫々
からエラー処理回路（図示せず）に供給される。
〜８２ｅ夫々よりの制御情報をその優先順位に従って順
次選択しレジスタ８４ａ0 〜８４ｅ0 に供給する。ここ
でレジスタ８４ａ0 〜８４ｅ0 はレジスタ８２ａ〜８２
ｅに夫々対応しており、例えばレジスタ８４ａ0 には対
応するレジスタ８２ａの出力する制御情報が供給され
る。レジスタ８４ａ0 〜８４ａ11はコントロールパイプ
ラインを構成し、同様にレジスタ８４ｂ0 〜８４ｂ11，
８４ｃ0 〜８４ｃ11，８４ｄ0 〜８４ｄ11，８４ｅ0 〜
８４ｅ11夫々もコントロールパイプラインを構成してお
り、レジスタ８４ａ0 〜８４ｅ0 夫々にプライオリティ
回路８３から供給された制御情報は各コントロールパイ
プラインを順次転送された後、端子８５ａ〜８５ｅ夫々
からエラー処理回路（図示せず）に供給される。
【００２２】また、プライオリティ回路８３からレジス
タ８４ａ0 〜８４ｅ0 夫々に供給される制御情報は記憶
装置６０0 〜６０7 夫々に対応したセレクタ８７0 〜８
７7に供給される。セレクタ８７0 〜８７7 夫々は供給
される各制御情報のうちオペレーションコードが読出し
又は部分書込みの場合にそのアドレスが自らの対応する
記憶装置６０0 〜６０7 を指示する制御情報を選択す
る。セレクタ８７0 〜８７7 夫々で選択された制御情報
はアドレスコンバータ８８0 〜８８7 夫々に供給され
て、そのうちのアドレスが対応する記憶装置６０0 〜６
０7 のアドレスに変換された後、レジスタ８９0 〜８９
7 夫々を介し端子９０0 〜９０7 夫々より記憶装置６０
0 〜６０7 夫々に供給される。上記のセレクタ８７0 〜
８７7 、アドレスコンバータ８８0 〜８８7 、レジスタ
８９0 〜８９7 で読出し制御手段が構成されている。
タ８４ａ0 〜８４ｅ0 夫々に供給される制御情報は記憶
装置６０0 〜６０7 夫々に対応したセレクタ８７0 〜８
７7に供給される。セレクタ８７0 〜８７7 夫々は供給
される各制御情報のうちオペレーションコードが読出し
又は部分書込みの場合にそのアドレスが自らの対応する
記憶装置６０0 〜６０7 を指示する制御情報を選択す
る。セレクタ８７0 〜８７7 夫々で選択された制御情報
はアドレスコンバータ８８0 〜８８7 夫々に供給され
て、そのうちのアドレスが対応する記憶装置６０0 〜６
０7 のアドレスに変換された後、レジスタ８９0 〜８９
7 夫々を介し端子９０0 〜９０7 夫々より記憶装置６０
0 〜６０7 夫々に供給される。上記のセレクタ８７0 〜
８７7 、アドレスコンバータ８８0 〜８８7 、レジスタ
８９0 〜８９7 で読出し制御手段が構成されている。
【００２３】図３において、ここまでの構成は従来と同
一である。本発明方式においては、コントロールパイプ
ラインの６段目のレジスタ８４ａ5 〜８４ｅ5 夫々の出
力する制御情報が記憶装置６０0 〜６０7 夫々に対応し
たセレクタ９１0 〜９１7 夫々に供給される。セレクタ
９１0 〜９１7 夫々は供給される各制御情報のうちオペ
レーションコードがブロック書込み又は部分書込みの場
合にそのアドレスが自らの対応する記憶装置６０0 〜６
０7 を指示する制御情報を選択する。セレクタ９１0 〜
９１7 夫々で選択された制御情報はアドレスコンバータ
９２0 〜９２7夫々に供給されて、そのうちのアドレス
が対応する記憶装置６０0 〜６０7 のアドレスに変換さ
れた後、レジスタ９３0 〜９３7 夫々を介し端子９４0
〜９４7夫々より記憶装置６０0 〜６０7 夫々に供給さ
れる。上記のセレクタ９１0 〜９１7 、アドレスコンバ
ータ９２0 〜９２7 、レジスタ９３0 〜９３7 で書込み
制御手段が構成されている。
一である。本発明方式においては、コントロールパイプ
ラインの６段目のレジスタ８４ａ5 〜８４ｅ5 夫々の出
力する制御情報が記憶装置６０0 〜６０7 夫々に対応し
たセレクタ９１0 〜９１7 夫々に供給される。セレクタ
９１0 〜９１7 夫々は供給される各制御情報のうちオペ
レーションコードがブロック書込み又は部分書込みの場
合にそのアドレスが自らの対応する記憶装置６０0 〜６
０7 を指示する制御情報を選択する。セレクタ９１0 〜
９１7 夫々で選択された制御情報はアドレスコンバータ
９２0 〜９２7夫々に供給されて、そのうちのアドレス
が対応する記憶装置６０0 〜６０7 のアドレスに変換さ
れた後、レジスタ９３0 〜９３7 夫々を介し端子９４0
〜９４7夫々より記憶装置６０0 〜６０7 夫々に供給さ
れる。上記のセレクタ９１0 〜９１7 、アドレスコンバ
ータ９２0 〜９２7 、レジスタ９３0 〜９３7 で書込み
制御手段が構成されている。
【００２４】図４は記憶制御回路６１の読出しデータ処
理部の一実施例のブロック図を示す。同図中、端子１０
０z 〜１００7 夫々には記憶装置６０0 〜６０7 夫々か
ら読出されたデータが入来しレジスタ１０１0 〜１０１
7 夫々に格納される。レジスタ１０１0 〜１０１7 夫々
の出力データはセレクタ１０２ａ〜１０２ｅ夫々に供給
される。セレクタ１０２ａ〜１０２ｅ夫々は図３のコン
トロールパイプラインよりの制御に従っていずれかのデ
ータを選択しキュー１０３ａ〜１０３ｅに格納する。Ｆ
ＩＦＯであるキュー１０３ａ〜１０３ｅ夫々より読出さ
れたデータはレジスタ１０４ａ〜１０４ｅ夫々に格納さ
れる。レジスタ１０４ａ〜１０４ｄ夫々の出力データは
端子１０５ａ〜１０５ｄよりベクトルユニットに供給さ
れ、レジスタ１０４ｅの出力データは端子１０５ｅより
スカラーユニットに供給される。図５は記憶制御回路６
１の書込みデータ処理部の一実施例のブロック図を示
す。同図中、端子１１０ａ〜１１０ｄ夫々にはベクトル
ユニットより、端子１１０ｅにはスカラーユニットより
記憶装置６０0 〜６０7 のいずれかに書込むデータが入
来し、レジスタ１１１ａ〜１１１ｅを介してキュー１１
２ａ〜１１２ｅ夫々に格納される。ＦＩＦＯであるキュ
ー１１２ａ〜１１２ｅ夫々より読出されたデータはレジ
スタ１１３ａ〜１１３ｅ夫々に格納され、レジスタ１１
３ａ〜１１３ｅ夫々の出力データは記憶装置６０0 〜６
０7 夫々に対応して設けられたセレクタ１１４0 〜１１
４7 夫々に供給される。
理部の一実施例のブロック図を示す。同図中、端子１０
０z 〜１００7 夫々には記憶装置６０0 〜６０7 夫々か
ら読出されたデータが入来しレジスタ１０１0 〜１０１
7 夫々に格納される。レジスタ１０１0 〜１０１7 夫々
の出力データはセレクタ１０２ａ〜１０２ｅ夫々に供給
される。セレクタ１０２ａ〜１０２ｅ夫々は図３のコン
トロールパイプラインよりの制御に従っていずれかのデ
ータを選択しキュー１０３ａ〜１０３ｅに格納する。Ｆ
ＩＦＯであるキュー１０３ａ〜１０３ｅ夫々より読出さ
れたデータはレジスタ１０４ａ〜１０４ｅ夫々に格納さ
れる。レジスタ１０４ａ〜１０４ｄ夫々の出力データは
端子１０５ａ〜１０５ｄよりベクトルユニットに供給さ
れ、レジスタ１０４ｅの出力データは端子１０５ｅより
スカラーユニットに供給される。図５は記憶制御回路６
１の書込みデータ処理部の一実施例のブロック図を示
す。同図中、端子１１０ａ〜１１０ｄ夫々にはベクトル
ユニットより、端子１１０ｅにはスカラーユニットより
記憶装置６０0 〜６０7 のいずれかに書込むデータが入
来し、レジスタ１１１ａ〜１１１ｅを介してキュー１１
２ａ〜１１２ｅ夫々に格納される。ＦＩＦＯであるキュ
ー１１２ａ〜１１２ｅ夫々より読出されたデータはレジ
スタ１１３ａ〜１１３ｅ夫々に格納され、レジスタ１１
３ａ〜１１３ｅ夫々の出力データは記憶装置６０0 〜６
０7 夫々に対応して設けられたセレクタ１１４0 〜１１
４7 夫々に供給される。
【００２５】セレクタ１１４0 〜１１４7 夫々は図３の
セレクタ９１0 〜９１7 夫々と連動してデータを選択
し、選択したデータをレジスタ１１５0 〜１１５7 夫々
に格納する。レジスタ１１５0 〜１１５7 夫々の出力デ
ータは端子１１６0 〜１１６7夫々より記憶装置６０0
〜６０7 夫々に供給される。
セレクタ９１0 〜９１7 夫々と連動してデータを選択
し、選択したデータをレジスタ１１５0 〜１１５7 夫々
に格納する。レジスタ１１５0 〜１１５7 夫々の出力デ
ータは端子１１６0 〜１１６7夫々より記憶装置６０0
〜６０7 夫々に供給される。
【００２６】ここで、読出し（ＦＥＴＣＨ）時には図６
に示す如く、記憶制御装置（ＭＣＵ）６１の端子９０0
〜９０7 のいずれかより起動信号（ＦＥＴＣＨ−ＧＯ）
及びアドレス（ＦＥＴＣＨ−ＡＤＤＲＥＳＳ）及びオペ
レーションコード（ＦＥＴＣＨ−ＯＰ−ＣＯＤＥ）が記
憶装置（ＭＳＵ）に供給され、記憶装置は起動応答（Ｆ
ＥＴＣＨ−ＧＯ−ＡＣＫ）を通知した後、メモリ２６0
〜２６k より読出したデータ（ＦＥＴＣＨ−ＤＡＴＡ）
を記憶制御装置６１に転送する。図中、τはマシンサイ
クルを表わし、起動後９マシンサイクルで読出しデータ
が転送される。
に示す如く、記憶制御装置（ＭＣＵ）６１の端子９０0
〜９０7 のいずれかより起動信号（ＦＥＴＣＨ−ＧＯ）
及びアドレス（ＦＥＴＣＨ−ＡＤＤＲＥＳＳ）及びオペ
レーションコード（ＦＥＴＣＨ−ＯＰ−ＣＯＤＥ）が記
憶装置（ＭＳＵ）に供給され、記憶装置は起動応答（Ｆ
ＥＴＣＨ−ＧＯ−ＡＣＫ）を通知した後、メモリ２６0
〜２６k より読出したデータ（ＦＥＴＣＨ−ＤＡＴＡ）
を記憶制御装置６１に転送する。図中、τはマシンサイ
クルを表わし、起動後９マシンサイクルで読出しデータ
が転送される。
【００２７】次に、ブロック書込み（ＦＵＬＬ ＳＴＯ
ＲＥ）時には図７に示す如く、記憶制御装置（ＭＣＵ）
６１の端子９４0 〜９４7 のいずれか及び端子１１６0
〜１１６7 のいずれかより起動信号（ＳＴＯＲＥ−Ｇ
Ｏ）及びアドレス（ＳＴＯＲＥ−ＡＤＤＲＥＳＳ）及び
バイトマーク（ＢＹＴＥ−ＭＡＲＫ）及びデータ（ＳＴ
ＯＲＥ−ＤＡＴＡ）が記憶装置（ＭＳＵ）に供給され、
記憶装置はメモリ２６0〜２６k に上記データ（ＦＥＴ
ＣＨ−ＤＡＴＡ）を書込んだ後、応答（ＳＴＯＲＥ−Ｇ
Ｏ−ＡＣＫ）を記憶制御装置６１に通知する。
ＲＥ）時には図７に示す如く、記憶制御装置（ＭＣＵ）
６１の端子９４0 〜９４7 のいずれか及び端子１１６0
〜１１６7 のいずれかより起動信号（ＳＴＯＲＥ−Ｇ
Ｏ）及びアドレス（ＳＴＯＲＥ−ＡＤＤＲＥＳＳ）及び
バイトマーク（ＢＹＴＥ−ＭＡＲＫ）及びデータ（ＳＴ
ＯＲＥ−ＤＡＴＡ）が記憶装置（ＭＳＵ）に供給され、
記憶装置はメモリ２６0〜２６k に上記データ（ＦＥＴ
ＣＨ−ＤＡＴＡ）を書込んだ後、応答（ＳＴＯＲＥ−Ｇ
Ｏ−ＡＣＫ）を記憶制御装置６１に通知する。
【００２８】次に、部分書込み（ＰＡＲＴＩＡＬ ＳＴ
ＯＲＥ）時には図８に示す如く、記憶制御装置（ＭＣ
Ｕ）６１の端子９０0 〜９０7 のいずれかより起動信号
（ＦＥＴＣＨ−ＧＯ）及びアドレス（ＦＥＴＣＨ−ＡＤ
ＤＲＥＳＳ）及びオペレーションコード（ＦＥＴＣＨ−
ＯＰ−ＣＯＤＥ）が記憶装置（ＭＳＵ）に供給され、記
憶装置は起動応答（ＦＥＴＣＨ−ＧＯ−ＡＣＫ）を通知
する。記憶制御装置６１の端子９４0 〜９４7 からはコ
ントロールパイプラインのレジスタ８４ａ0 〜８４
ｅ5 ，８４ｂ0 〜８４ｂ5 ，８４ｃ0 〜８４ｃ5 ，８４
ｄ0 〜８４ｄ5 ，８４ｅ0 〜８４ｅ5 夫々で６マシンサ
イクル遅延されて起動信号（ＳＴＯＲＥ−ＧＯ）及びア
ドレス（ＳＴＯＲＥ−ＡＤＤＲＥＳＳ）及びバイトマー
ク（ＢＹＴＥ−ＭＡＲＫ）及びデータ（ＳＴＯＲＥ−Ｄ
ＡＴＡ）が記憶装置に供給され、このデータ（ＳＴＯＲ
Ｅ−ＤＡＴＡ）バイトマークで指示されたバイトでメモ
リ２６0〜２６k より読出されたデータ（ＦＥＴＣＨ−
ＤＡＴＡ）の一部が書換えられてメモリ２６0 〜２６k
に書込まれる。
ＯＲＥ）時には図８に示す如く、記憶制御装置（ＭＣ
Ｕ）６１の端子９０0 〜９０7 のいずれかより起動信号
（ＦＥＴＣＨ−ＧＯ）及びアドレス（ＦＥＴＣＨ−ＡＤ
ＤＲＥＳＳ）及びオペレーションコード（ＦＥＴＣＨ−
ＯＰ−ＣＯＤＥ）が記憶装置（ＭＳＵ）に供給され、記
憶装置は起動応答（ＦＥＴＣＨ−ＧＯ−ＡＣＫ）を通知
する。記憶制御装置６１の端子９４0 〜９４7 からはコ
ントロールパイプラインのレジスタ８４ａ0 〜８４
ｅ5 ，８４ｂ0 〜８４ｂ5 ，８４ｃ0 〜８４ｃ5 ，８４
ｄ0 〜８４ｄ5 ，８４ｅ0 〜８４ｅ5 夫々で６マシンサ
イクル遅延されて起動信号（ＳＴＯＲＥ−ＧＯ）及びア
ドレス（ＳＴＯＲＥ−ＡＤＤＲＥＳＳ）及びバイトマー
ク（ＢＹＴＥ−ＭＡＲＫ）及びデータ（ＳＴＯＲＥ−Ｄ
ＡＴＡ）が記憶装置に供給され、このデータ（ＳＴＯＲ
Ｅ−ＤＡＴＡ）バイトマークで指示されたバイトでメモ
リ２６0〜２６k より読出されたデータ（ＦＥＴＣＨ−
ＤＡＴＡ）の一部が書換えられてメモリ２６0 〜２６k
に書込まれる。
【００２９】このように、従来は各記憶装置１０0 〜１
０7 に設けられていた部分書込み用の制御情報及びデー
タのパイプライン２０0 〜２０i ，５３0 〜５３i を除
去でき、記憶制御装置６１にはコントロールパイプライ
ンの所定位置８４ａ5 〜８４ｅ5 の出力から書込みの制
御情報を生成する書込み制御手段９１0 〜９３0 …９１
7 〜９３7 を設けるだけで済み、ハードウェア量を削減
でき、記憶装置の増加に対してハードウェア量の増加を
防止できる。
０7 に設けられていた部分書込み用の制御情報及びデー
タのパイプライン２０0 〜２０i ，５３0 〜５３i を除
去でき、記憶制御装置６１にはコントロールパイプライ
ンの所定位置８４ａ5 〜８４ｅ5 の出力から書込みの制
御情報を生成する書込み制御手段９１0 〜９３0 …９１
7 〜９３7 を設けるだけで済み、ハードウェア量を削減
でき、記憶装置の増加に対してハードウェア量の増加を
防止できる。
【００３０】
【発明の効果】本発明のメモリアクセス方式によれば、
記憶装置のハードウェア量を削減でき実用上きわめて有
用である。
記憶装置のハードウェア量を削減でき実用上きわめて有
用である。
【図１】本発明の原理図である。
【図２】本発明方式の記憶装置のブロック図である。
【図３】本発明方式のアドレス制御部のブロック図であ
る。
る。
【図４】読出しデータ処理部のブロック図である。
【図５】書込みデータ処理部のブロック図である。
【図６】本発明方式のタイミングチャートである。
【図７】本発明方式のタイミングチャートである。
【図８】本発明方式のタイミングチャートである。
【図９】コンピュータシステムの構成図である。
【図１０】従来方式を示すための図である。
【図１１】従来方式の記憶装置のブロック図である。
２６0 〜２６k メモリ ６０0 〜６０7 記憶装置 ６１ 記憶制御装置 ６１ａ 読出し制御手段 ６１ｂ 書込み制御手段
Claims (1)
- 【請求項１】 記憶制御装置（６１）から記憶装置（６
０0 〜６０7 ）に読出し又はブロック書込み又は部分書
込みの制御情報、及び書込みデータを供給して上記記憶
装置のメモリ（２６0 〜２６k ）をアクセスするメモリ
アクセス方式において、 上記記憶制御装置のコントロールパイプライン（８４ａ
0 〜８４ａ11…８４ｅ 0 〜８４ｅ11）に供給される制御
情報が読出し又は部分書込みの場合に読出しの制御情報
を上記記憶装置に供給する読出し制御手段（８７0 〜８
９0 …８７7 〜８９7 ）と、 上記記憶制御装置のコントロールパイプラインの所定位
置から出力される制御情報がブロック書込み又は部分書
込みの場合に書込みの制御情報を上記記憶装置に供給す
る書込み制御手段（９１0 〜９３3 …９１7 〜９３7 ）
とを有し、 部分書込み時には上記記憶装置で上記読出し制御手段の
出力制御情報によりメモリから読出されたデータと、上
記書込み制御手段の出力制御情報と共に供給されるデー
タとをマージして上記メモリに書込むことを特徴とする
メモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1399993A JPH06231042A (ja) | 1993-01-29 | 1993-01-29 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1399993A JPH06231042A (ja) | 1993-01-29 | 1993-01-29 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06231042A true JPH06231042A (ja) | 1994-08-19 |
Family
ID=11848932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1399993A Pending JPH06231042A (ja) | 1993-01-29 | 1993-01-29 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06231042A (ja) |
-
1993
- 1993-01-29 JP JP1399993A patent/JPH06231042A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2539199B2 (ja) | デジタルプロセッサ制御装置 | |
| JP3954171B2 (ja) | コンピュータにおけるスカラ値をベクトルに記入する方法 | |
| US4967338A (en) | Loosely coupled pipeline processor | |
| JPS58501560A (ja) | マイクロプロセツサ | |
| US5287483A (en) | Prefetched operand storing system for an information processor | |
| JPS59114677A (ja) | ベクトル処理装置 | |
| JPH06231042A (ja) | メモリアクセス方式 | |
| JP2901247B2 (ja) | 掃出し制御方式 | |
| JP3132566B2 (ja) | 命令先行制御装置 | |
| JP2622026B2 (ja) | 中央処理装置におけるレジスタ書込制御方式 | |
| JPH07114509A (ja) | メモリアクセス装置 | |
| JP2716254B2 (ja) | リストベクトル処理装置 | |
| JP2842024B2 (ja) | レジスタファイル回路 | |
| JPH023822A (ja) | データ処理装置 | |
| JP2924004B2 (ja) | 命令コード転送方式 | |
| JPS6391756A (ja) | 記憶装置の部分書き込み命令処理方式 | |
| JP3366235B2 (ja) | データ読み出し制御装置 | |
| JP2869414B1 (ja) | データ処理装置 | |
| JP2588042B2 (ja) | データ処理回路 | |
| JPH0364903B2 (ja) | ||
| JPS61123937A (ja) | データ処理装置のデータ駆動型制御方式 | |
| JPH0241522A (ja) | 関数演算処理装置 | |
| JPH04245333A (ja) | 情報処理装置 | |
| JPH0769797B2 (ja) | マイクロコンピュータシステム | |
| JP2001100991A (ja) | ディジタル信号処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030501 |