JPH06230769A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPH06230769A JPH06230769A JP5032716A JP3271693A JPH06230769A JP H06230769 A JPH06230769 A JP H06230769A JP 5032716 A JP5032716 A JP 5032716A JP 3271693 A JP3271693 A JP 3271693A JP H06230769 A JPH06230769 A JP H06230769A
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Abstract
(57)【要約】
【目的】 簡単な回路構成でかつ複数のクリッピング領
域指定も容易に行える表示制御装置を提供することを目
的とする。 【構成】 ＣＰＵの制御の下にＶＲＡＭ５の記憶内容を
更新すると共に、ＶＲＡＭ５の記憶内容に従って表示装
置に画像を表示させる表示制御装置のクリップ回路１３
を、ＶＲＡＭ５のメモリ空間アドレスでクリッピング領
域を指定するためのレジスタ２１と、このレジスタ２１
による指定内容とＣＰＵから送られる描画アドレスとを
比較するための比較回路２２と、この比較回路２２によ
る比較結果に応じて、ＣＰＵからＶＲＡＭ５への描画コ
マンドをマスクするためのマスク回路２３とにより構成
した。
域指定も容易に行える表示制御装置を提供することを目
的とする。 【構成】 ＣＰＵの制御の下にＶＲＡＭ５の記憶内容を
更新すると共に、ＶＲＡＭ５の記憶内容に従って表示装
置に画像を表示させる表示制御装置のクリップ回路１３
を、ＶＲＡＭ５のメモリ空間アドレスでクリッピング領
域を指定するためのレジスタ２１と、このレジスタ２１
による指定内容とＣＰＵから送られる描画アドレスとを
比較するための比較回路２２と、この比較回路２２によ
る比較結果に応じて、ＣＰＵからＶＲＡＭ５への描画コ
マンドをマスクするためのマスク回路２３とにより構成
した。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、中央処理装置（ＣＰ
Ｕ）の制御の下にビデオメモリ（ＶＲＡＭ）の記憶内容
を更新すると共にＶＲＡＭの記憶内容に従って表示装置
に画像表示を行う表示制御装置に関する。
Ｕ）の制御の下にビデオメモリ（ＶＲＡＭ）の記憶内容
を更新すると共にＶＲＡＭの記憶内容に従って表示装置
に画像表示を行う表示制御装置に関する。
【０００２】
【従来の技術】各種画像処理システムにおいて、表示画
面上での表示可能領域または禁止領域を設定するいわゆ
るクリッピング機能が必要とされる。この様なクリッピ
ングは、ＣＰＵがあるキャラクタ・データをＶＲＡＭに
書込む際に、予め設定されているクリッピング境界と比
較して、ＶＲＡＭへの書込みを制御することで行われ
る。図７はその様な描画制御を行った表示画面の例であ
る。表示物に対して画面上の斜線部が表示を禁止された
マスク領域を示している。図８は従来のクリッピング制
御回路の例である。図示のように従来は、描画領域を、
表示空間アドレスの始点座標と終点座標で囲まれる範囲
で指定して、描画アドレスがその範囲に含まれるか否か
を判断していた。
面上での表示可能領域または禁止領域を設定するいわゆ
るクリッピング機能が必要とされる。この様なクリッピ
ングは、ＣＰＵがあるキャラクタ・データをＶＲＡＭに
書込む際に、予め設定されているクリッピング境界と比
較して、ＶＲＡＭへの書込みを制御することで行われ
る。図７はその様な描画制御を行った表示画面の例であ
る。表示物に対して画面上の斜線部が表示を禁止された
マスク領域を示している。図８は従来のクリッピング制
御回路の例である。図示のように従来は、描画領域を、
表示空間アドレスの始点座標と終点座標で囲まれる範囲
で指定して、描画アドレスがその範囲に含まれるか否か
を判断していた。
【０００３】
【発明が解決しようとする課題】しかし図８に示す従来
方式では、クリッピング領域を表示空間アドレスで指定
するために、描画アドレスの表示空間アドレスへの変換
回路が必要である。また、表示空間のＸ，Ｙアドレス上
でそれぞれクリッピング始点と終点を指定するために一
つの領域指定に４個の比較回路を必要とする。しかも比
較回路は、減算回路を含む複雑なものである。飛び飛び
に複数の領域を指定しようとすると、図８の回路は複数
個必要になる。これに対して、ＣＰＵにおいてクリッピ
ング領域の判定を行ってデータ転送を制御することも考
えられるが、これはＣＰＵの負担が大きくなり過ぎて好
ましくない。
方式では、クリッピング領域を表示空間アドレスで指定
するために、描画アドレスの表示空間アドレスへの変換
回路が必要である。また、表示空間のＸ，Ｙアドレス上
でそれぞれクリッピング始点と終点を指定するために一
つの領域指定に４個の比較回路を必要とする。しかも比
較回路は、減算回路を含む複雑なものである。飛び飛び
に複数の領域を指定しようとすると、図８の回路は複数
個必要になる。これに対して、ＣＰＵにおいてクリッピ
ング領域の判定を行ってデータ転送を制御することも考
えられるが、これはＣＰＵの負担が大きくなり過ぎて好
ましくない。
【０００４】この発明はこの様な事情を考慮してなされ
たもので、簡単な回路構成でかつ複数のクリッピング領
域指定も容易に行える表示制御装置を提供することを目
的とする。
たもので、簡単な回路構成でかつ複数のクリッピング領
域指定も容易に行える表示制御装置を提供することを目
的とする。
【０００５】
【課題を解決するための手段】この発明は、中央処理装
置の制御の下にビデオメモリの記憶内容を更新すると共
に、前記ビデオメモリの記憶内容に従って表示装置に画
像を表示させる表示制御装置において、前記ビデオメモ
リのメモリ空間アドレスで描画可能または禁止領域を指
定するための領域指定手段と、この領域指定手段による
指定内容と前記中央処理装置から送られる描画アドレス
とを比較するための比較手段と、この比較手段による比
較結果に応じて前記中央処理装置から前記ビデオメモリ
への描画コマンドをマスクするためのマスク手段とを備
えたことを特徴としている。
置の制御の下にビデオメモリの記憶内容を更新すると共
に、前記ビデオメモリの記憶内容に従って表示装置に画
像を表示させる表示制御装置において、前記ビデオメモ
リのメモリ空間アドレスで描画可能または禁止領域を指
定するための領域指定手段と、この領域指定手段による
指定内容と前記中央処理装置から送られる描画アドレス
とを比較するための比較手段と、この比較手段による比
較結果に応じて前記中央処理装置から前記ビデオメモリ
への描画コマンドをマスクするためのマスク手段とを備
えたことを特徴としている。
【０００６】この発明による表示制御装置はまた、ビデ
オメモリのメモリ空間で描画可能または禁止領域を指定
するための領域指定レジスタと共に、中央処理装置から
送られる描画アドレスのうち描画可能領域の最小単位で
決まるビット数の比較ビットをデコードするデコーダを
備え、このデコーダの各出力信号と前記領域指定レジス
タによる指定内容とを比較するための比較回路と、その
比較結果に応じて前記中央処理装置から前記ビデオメモ
リへの描画コマンドをマスクするためのマスク回路とを
備えたことを特徴としている。
オメモリのメモリ空間で描画可能または禁止領域を指定
するための領域指定レジスタと共に、中央処理装置から
送られる描画アドレスのうち描画可能領域の最小単位で
決まるビット数の比較ビットをデコードするデコーダを
備え、このデコーダの各出力信号と前記領域指定レジス
タによる指定内容とを比較するための比較回路と、その
比較結果に応じて前記中央処理装置から前記ビデオメモ
リへの描画コマンドをマスクするためのマスク回路とを
備えたことを特徴としている。
【０００７】この発明による表示制御装置は更に、描画
アドレスの各ビットと比較される値が設定されて前記描
画アドレスとの比較対象領域を指定する比較対象レジス
タと、これにより指定された領域の各ビットと描画アド
レスの各ビットの一致／不一致を判定するための排他的
論理和ゲート群が設けられ、また描画アドレスとの比較
許可領域を指定する比較許可レジスタの内容により前記
排他的論理和ゲート群の出力をマスクするための第１の
マスク回路が設けられる。そして第１のマスク回路の各
出力にはその一致または不一致を判定する判定手段と、
描画許可または禁止を指定するための描画許可対象レジ
スタ、および描画許可対象レジスタの内容と前記判定手
段の出力に応じて描画コマンドをマスクするための第２
のマスク回路とが設けられる。
アドレスの各ビットと比較される値が設定されて前記描
画アドレスとの比較対象領域を指定する比較対象レジス
タと、これにより指定された領域の各ビットと描画アド
レスの各ビットの一致／不一致を判定するための排他的
論理和ゲート群が設けられ、また描画アドレスとの比較
許可領域を指定する比較許可レジスタの内容により前記
排他的論理和ゲート群の出力をマスクするための第１の
マスク回路が設けられる。そして第１のマスク回路の各
出力にはその一致または不一致を判定する判定手段と、
描画許可または禁止を指定するための描画許可対象レジ
スタ、および描画許可対象レジスタの内容と前記判定手
段の出力に応じて描画コマンドをマスクするための第２
のマスク回路とが設けられる。
【０００８】
【作用】この発明においては、クリッピング領域を表示
空間アドレスではなくＶＲＡＭ空間アドレスにより、即
ち描画アドレスにより指定している。このため、ＣＰＵ
から送られてくる描画アドレスとクリッピング領域指定
アドレスの比較が、アドレス変換回路を要せずにでき
る。しかもこの場合の比較回路は単なる一致／不一致判
定を行うものであって、従来方式のように減算回路等を
必要としない。したがって比較回路の構成が簡単にな
る。またこの発明によれば、複数のクリッピング領域の
指定が回路規模を大きくすることなくできる。
空間アドレスではなくＶＲＡＭ空間アドレスにより、即
ち描画アドレスにより指定している。このため、ＣＰＵ
から送られてくる描画アドレスとクリッピング領域指定
アドレスの比較が、アドレス変換回路を要せずにでき
る。しかもこの場合の比較回路は単なる一致／不一致判
定を行うものであって、従来方式のように減算回路等を
必要としない。したがって比較回路の構成が簡単にな
る。またこの発明によれば、複数のクリッピング領域の
指定が回路規模を大きくすることなくできる。
【０００９】
【実施例】以下、図面を参照しながらこの発明の実施例
を説明する。図１は、この発明の一実施例に係る表示制
御装置の概略構成である。図示のようにこの表示制御装
置は、ＣＰＵ１、制御プログラムを記憶したＲＯＭ２、
キャラクタデータを記憶したキャラクタＲＯＭ３、ビデ
オディスプレイプロセッサ（ＶＤＰ）４、ＶＲＡＭ５お
よびＣＲＴ表示装置６を有する。ＶＤＰ４は、タイミン
グ制御回路１１、書込み／読出し制御回路１２、クリッ
プ回路１３、カラーパレット１４、Ｄ／Ａコンバータ１
５等を有する。ＶＲＡＭ５はこの実施例ではＶＤＰ４の
外に設けられているが、ＶＤＰ４の内部にあってもよ
い。
を説明する。図１は、この発明の一実施例に係る表示制
御装置の概略構成である。図示のようにこの表示制御装
置は、ＣＰＵ１、制御プログラムを記憶したＲＯＭ２、
キャラクタデータを記憶したキャラクタＲＯＭ３、ビデ
オディスプレイプロセッサ（ＶＤＰ）４、ＶＲＡＭ５お
よびＣＲＴ表示装置６を有する。ＶＤＰ４は、タイミン
グ制御回路１１、書込み／読出し制御回路１２、クリッ
プ回路１３、カラーパレット１４、Ｄ／Ａコンバータ１
５等を有する。ＶＲＡＭ５はこの実施例ではＶＤＰ４の
外に設けられているが、ＶＤＰ４の内部にあってもよ
い。
【００１０】ＣＰＵ１は、ＲＯＭ２に記憶されたプログ
ラムに従い、描画データ（キャラクタ名）と描画位置デ
ータを発生する。描画位置データはこの実施例の場合、
ＶＲＡＭ５のアドレスに対応したデータである。書込み
／読出し制御回路１２は、ＶＲＡＭ５に対して、ＣＰＵ
１から送られた描画位置データに対応したＶＲＡＭアド
レスに描画データを書込むと共に、書込まれたデータを
読出し、更に読み出された描画データ（キャラクタ名）
に基づいてキャラクタＲＯＭ３を参照してカラーパレッ
ト１４にカラーコードを転送するという制御を行う。Ｖ
ＲＡＭ５からのデータ読出しは、タイミング制御回路１
１によってＣＲＴ表示装置６の走査に同期するようにタ
イミング制御がなされる。カラーコードは、カラーパレ
ット１４によりＲＧＢ信号に変換され、これがＤ／Ａコ
ンバータ１５によりアナログデータに変換されてＣＲＴ
表示装置６に送られる。
ラムに従い、描画データ（キャラクタ名）と描画位置デ
ータを発生する。描画位置データはこの実施例の場合、
ＶＲＡＭ５のアドレスに対応したデータである。書込み
／読出し制御回路１２は、ＶＲＡＭ５に対して、ＣＰＵ
１から送られた描画位置データに対応したＶＲＡＭアド
レスに描画データを書込むと共に、書込まれたデータを
読出し、更に読み出された描画データ（キャラクタ名）
に基づいてキャラクタＲＯＭ３を参照してカラーパレッ
ト１４にカラーコードを転送するという制御を行う。Ｖ
ＲＡＭ５からのデータ読出しは、タイミング制御回路１
１によってＣＲＴ表示装置６の走査に同期するようにタ
イミング制御がなされる。カラーコードは、カラーパレ
ット１４によりＲＧＢ信号に変換され、これがＤ／Ａコ
ンバータ１５によりアナログデータに変換されてＣＲＴ
表示装置６に送られる。
【００１１】ＶＤＰ４内には更に、ＶＲＡＭ５への書込
みイネーブル信号（ＷＥ）を選択的に出力して、描画可
能領域のみデータ書込みを行うというクリッピング領域
指定のために、クリップ回路１３が設けられている。
みイネーブル信号（ＷＥ）を選択的に出力して、描画可
能領域のみデータ書込みを行うというクリッピング領域
指定のために、クリップ回路１３が設けられている。
【００１２】図２は、図１のクリップ回路１３の基本構
成である。クリッピング領域指定レジスタ２１は、ＣＰ
Ｕから送られて来る，クリッピング領域をＶＲＡＭ５の
空間アドレスで指定するデータを記憶するレジスタであ
る。比較回路２２は、この指定レジスタ２１の内容と、
ＣＰＵから送られる描画アドレスとの比較を行って、ク
リッピング領域の判定を行う。この判定結果に基づい
て、マスク回路２３は、描画コマンド即ち書込み要求を
選択的にマスクして、描画可能領域のみＶＲＡＭ５に対
する書込みイネーブル信号ＷＥを発生する。
成である。クリッピング領域指定レジスタ２１は、ＣＰ
Ｕから送られて来る，クリッピング領域をＶＲＡＭ５の
空間アドレスで指定するデータを記憶するレジスタであ
る。比較回路２２は、この指定レジスタ２１の内容と、
ＣＰＵから送られる描画アドレスとの比較を行って、ク
リッピング領域の判定を行う。この判定結果に基づい
て、マスク回路２３は、描画コマンド即ち書込み要求を
選択的にマスクして、描画可能領域のみＶＲＡＭ５に対
する書込みイネーブル信号ＷＥを発生する。
【００１３】図３は、図２のクリップ回路をより具体化
したデコード方式の実施例である。この実施例では、Ｖ
ＲＡＭ空間を８等分してその一つの領域を指定可能な最
小単位とする。このため、描画アドレスの上位３ビット
をデコーダするデコーダ３１を用いている。また、クリ
ッピング領域を指定するために８ビットのクリッピング
領域指定レジスタ３２を用いている。デコーダ３１の８
個の出力と指定レジスタ３２の各ビット内容を比較して
一致判定を行う比較回路として、８個のＡＮＤゲート３
３（３３1 〜３３8 ）が設けられている。ＡＮＤゲート
３３の出力はＯＲゲート３４を介して、描画コマンドを
選択的にマスクして書込みイネーブル信号ＷＥを発生す
るマスク回路としてのＡＮＤゲート３５に送られるよう
になっている。
したデコード方式の実施例である。この実施例では、Ｖ
ＲＡＭ空間を８等分してその一つの領域を指定可能な最
小単位とする。このため、描画アドレスの上位３ビット
をデコーダするデコーダ３１を用いている。また、クリ
ッピング領域を指定するために８ビットのクリッピング
領域指定レジスタ３２を用いている。デコーダ３１の８
個の出力と指定レジスタ３２の各ビット内容を比較して
一致判定を行う比較回路として、８個のＡＮＤゲート３
３（３３1 〜３３8 ）が設けられている。ＡＮＤゲート
３３の出力はＯＲゲート３４を介して、描画コマンドを
選択的にマスクして書込みイネーブル信号ＷＥを発生す
るマスク回路としてのＡＮＤゲート３５に送られるよう
になっている。
【００１４】図３の実施例による描画領域クリッピング
の動作を、図４を参照して具体的に説明する。ＶＲＡＭ
空間は図示のように８等分される。指定レジスタ３２に
はこの８等分されたＶＲＡＭ空間アドレスに対応して、
予め描画を可能とする領域に１が設定される。図４で
は、ＶＲＡＭ空間の斜線で示す３つのアドレス領域Ａ，
Ｂ，Ｃを描画可能領域として、指定レジスタ３２の対応
ビットに１をセットしている。描画に際して、例えば描
画アドレス０１０ＸＸ…Ｘ（Ｘは任意）が入ったとす
る。この時、その上位３ビットをデコードするデコーダ
３１の出力２が“Ｈ”レベルとなり、これに対応する指
定レジスタ３２のビットが１（“Ｈ”レベル）であるか
ら、ＡＮＤゲート３３3 の出力が“Ｈ”レベルになる。
このＡＮＤゲート３３3 の“Ｈ”レベル出力はＯＲゲー
ト３４を介してＡＮＤゲート３５に入る。これにより、
描画コマンドとの積がとられて書込みイネーブル信号Ｗ
Ｅが出力される。即ち領域Ａの描画が許可される。
の動作を、図４を参照して具体的に説明する。ＶＲＡＭ
空間は図示のように８等分される。指定レジスタ３２に
はこの８等分されたＶＲＡＭ空間アドレスに対応して、
予め描画を可能とする領域に１が設定される。図４で
は、ＶＲＡＭ空間の斜線で示す３つのアドレス領域Ａ，
Ｂ，Ｃを描画可能領域として、指定レジスタ３２の対応
ビットに１をセットしている。描画に際して、例えば描
画アドレス０１０ＸＸ…Ｘ（Ｘは任意）が入ったとす
る。この時、その上位３ビットをデコードするデコーダ
３１の出力２が“Ｈ”レベルとなり、これに対応する指
定レジスタ３２のビットが１（“Ｈ”レベル）であるか
ら、ＡＮＤゲート３３3 の出力が“Ｈ”レベルになる。
このＡＮＤゲート３３3 の“Ｈ”レベル出力はＯＲゲー
ト３４を介してＡＮＤゲート３５に入る。これにより、
描画コマンドとの積がとられて書込みイネーブル信号Ｗ
Ｅが出力される。即ち領域Ａの描画が許可される。
【００１５】描画アドレスが１００ＸＸ…Ｘの場合に
は、ＡＮＤゲート３３5 の出力が“Ｈ”レベルになり、
これにより書込みイネーブル信号ＷＥが出力され、領域
Ｂの描画が許可される。同様に、描画アドレスが１０１
ＸＸ…Ｘの場合には、ＡＮＤゲート３３6 の出力が
“Ｈ”レベルになり、これにより書込みイネーブル信号
ＷＥが出力され、領域Ｃの描画が許可される。以上に例
示した描画アドレス以外の描画アドレスが入った場合に
は、ＡＮＤゲート群３３には“Ｈ”レベル出力が得られ
ず、描画コマンドがマスクされて、書込みイネーブル信
号ＷＥは出力されない。即ち、ＶＲＡＭへのデータ書込
みが禁止される。
は、ＡＮＤゲート３３5 の出力が“Ｈ”レベルになり、
これにより書込みイネーブル信号ＷＥが出力され、領域
Ｂの描画が許可される。同様に、描画アドレスが１０１
ＸＸ…Ｘの場合には、ＡＮＤゲート３３6 の出力が
“Ｈ”レベルになり、これにより書込みイネーブル信号
ＷＥが出力され、領域Ｃの描画が許可される。以上に例
示した描画アドレス以外の描画アドレスが入った場合に
は、ＡＮＤゲート群３３には“Ｈ”レベル出力が得られ
ず、描画コマンドがマスクされて、書込みイネーブル信
号ＷＥは出力されない。即ち、ＶＲＡＭへのデータ書込
みが禁止される。
【００１６】以上のようにこの実施例によれば、描画ア
ドレスのうち描画可能領域の最小単位で決まるビット数
の比較ビットをデコードするデコーダと、描画領域を指
定するレジスタおよびゲート群という非常に簡単な回路
構成によって、表示画面上のクリッピング制御を行うこ
とができる。しかも図４で例示したように、クリッピン
グ領域指定レジスタによって、ＶＲＡＭ空間を等分した
最小単位毎に同時に複数個の描画領域を指定することも
できる。
ドレスのうち描画可能領域の最小単位で決まるビット数
の比較ビットをデコードするデコーダと、描画領域を指
定するレジスタおよびゲート群という非常に簡単な回路
構成によって、表示画面上のクリッピング制御を行うこ
とができる。しかも図４で例示したように、クリッピン
グ領域指定レジスタによって、ＶＲＡＭ空間を等分した
最小単位毎に同時に複数個の描画領域を指定することも
できる。
【００１７】図５は、デコーダを用いず、レジスタとゲ
ート回路によりクリッピング制御を行う実施例のクリッ
プ回路である。クリッピング領域を決定するために、比
較対象レジスタ５２と比較許可レジスタ５４の二つのレ
ジスタが用いられている。比較対象レジスタ５２の各ビ
ットデータＣx と描画アドレスＹx との一致検出を行う
排他的論理和（ＥＯＲ）ゲート５１x が設けられ、ＥＯ
Ｒゲート５１x の出力をマスクするための第１のマスク
回路としてＡＮＤゲート５３x が設けられ、ＥＯＲゲー
ト５１x の出力と比較許可レジスタ５４のビットデータ
とがＡＮＤゲート５３x に入力されている。ＡＮＤゲー
ト５３x の各出力は、その一致または不一致を判定する
判定手段としてのＮＯＲゲート５５に入力される。描画
許可対象レジスタ５７は、１ビット・レジスタであっ
て、これとＮＯＲゲート５５の出力との一致検出がＥＯ
Ｒゲート５６によりなされ、これが描画コマンドのマス
キングを行う第２のマスク回路としてのＡＮＤゲート５
８に入力されている。
ート回路によりクリッピング制御を行う実施例のクリッ
プ回路である。クリッピング領域を決定するために、比
較対象レジスタ５２と比較許可レジスタ５４の二つのレ
ジスタが用いられている。比較対象レジスタ５２の各ビ
ットデータＣx と描画アドレスＹx との一致検出を行う
排他的論理和（ＥＯＲ）ゲート５１x が設けられ、ＥＯ
Ｒゲート５１x の出力をマスクするための第１のマスク
回路としてＡＮＤゲート５３x が設けられ、ＥＯＲゲー
ト５１x の出力と比較許可レジスタ５４のビットデータ
とがＡＮＤゲート５３x に入力されている。ＡＮＤゲー
ト５３x の各出力は、その一致または不一致を判定する
判定手段としてのＮＯＲゲート５５に入力される。描画
許可対象レジスタ５７は、１ビット・レジスタであっ
て、これとＮＯＲゲート５５の出力との一致検出がＥＯ
Ｒゲート５６によりなされ、これが描画コマンドのマス
キングを行う第２のマスク回路としてのＡＮＤゲート５
８に入力されている。
【００１８】この実施例の動作を描画アドレス上位３ビ
ットＹn ，Ｙn-1 ，Ｙn-2 を用いた場合について、具体
的に図６を用いて説明する。描画アドレス上位３ビット
により先の実施例と同様にＶＲＡＭ空間を８等分した領
域を指定することができる。まず比較許可レジスタ５４
が（０，０，０）、つまり全ビットＥn ，Ｅn-1 ，Ｅn-
2 が０に設定された場合には、ＡＮＤゲート５３x の出
力はＥＯＲゲート５１x の出力の如何に拘らず０であ
る。この時比較対象レジスタ５２の内容によらず、ＮＯ
Ｒゲート５５の出力は１となる。描画許可対象レジスタ
５７が０であればこのときＥＯＲゲート５６の出力が１
となり、描画許可される。即ち、８等分された全領域が
描画可能となる。
ットＹn ，Ｙn-1 ，Ｙn-2 を用いた場合について、具体
的に図６を用いて説明する。描画アドレス上位３ビット
により先の実施例と同様にＶＲＡＭ空間を８等分した領
域を指定することができる。まず比較許可レジスタ５４
が（０，０，０）、つまり全ビットＥn ，Ｅn-1 ，Ｅn-
2 が０に設定された場合には、ＡＮＤゲート５３x の出
力はＥＯＲゲート５１x の出力の如何に拘らず０であ
る。この時比較対象レジスタ５２の内容によらず、ＮＯ
Ｒゲート５５の出力は１となる。描画許可対象レジスタ
５７が０であればこのときＥＯＲゲート５６の出力が１
となり、描画許可される。即ち、８等分された全領域が
描画可能となる。
【００１９】比較許可レジスタ５４が（１，１，１）に
設定された場合には、ＥＯＲゲート５１x の全出力が１
の時、ＮＯＲゲート５５の出力が１、即ち描画可能とな
る。つまり、８等分された領域のうち描画対象レジスタ
５２によって指定された一つが描画可能とされる。
設定された場合には、ＥＯＲゲート５１x の全出力が１
の時、ＮＯＲゲート５５の出力が１、即ち描画可能とな
る。つまり、８等分された領域のうち描画対象レジスタ
５２によって指定された一つが描画可能とされる。
【００２０】比較許可レジスタ５４が上の二例の間に設
定されたとき、８等分されたＶＲＡＭ空間の２つまたは
３つを選択して描画可能とすることができる。例えば、
比較許可レジスタ５４を（１，１，０）に設定し、比較
対象レジスタ５２を（１，０，１）に設定した場合、Ａ
ＮＤゲート５３n-3 の出力は前段のＥＯＲゲート５１n-
2 の出力の如何に拘らず０であるから、上位２ビットに
ついて比較対象レジスタ５２の２ビットとの一致検出が
なされる。したがって、図６に斜線で示すように、
（１，０，Ｘ）のアドレス領域が描画可能となる。比較
許可対象レジスタ５７が１であれば、逆に斜線部以外の
領域が描画可能となる。
定されたとき、８等分されたＶＲＡＭ空間の２つまたは
３つを選択して描画可能とすることができる。例えば、
比較許可レジスタ５４を（１，１，０）に設定し、比較
対象レジスタ５２を（１，０，１）に設定した場合、Ａ
ＮＤゲート５３n-3 の出力は前段のＥＯＲゲート５１n-
2 の出力の如何に拘らず０であるから、上位２ビットに
ついて比較対象レジスタ５２の２ビットとの一致検出が
なされる。したがって、図６に斜線で示すように、
（１，０，Ｘ）のアドレス領域が描画可能となる。比較
許可対象レジスタ５７が１であれば、逆に斜線部以外の
領域が描画可能となる。
【００２１】この実施例によっても先の実施例と同様の
効果が得られる。特にこの実施例の場合、先の実施例と
比較して、クリッピング領域が多くなる程、即ち比較す
るアドレスが多くなる程、回路構成の簡単化という効果
が顕著になる。
効果が得られる。特にこの実施例の場合、先の実施例と
比較して、クリッピング領域が多くなる程、即ち比較す
るアドレスが多くなる程、回路構成の簡単化という効果
が顕著になる。
【００２２】
【発明の効果】以上説明したようにこの発明によれば、
クリッピング領域を表示空間アドレスではなくＶＲＡＭ
空間アドレスにより指定するようにして、簡単な回路構
成で複数のクリッピング領域の指定を可能とした表示制
御装置を得ることができる。
クリッピング領域を表示空間アドレスではなくＶＲＡＭ
空間アドレスにより指定するようにして、簡単な回路構
成で複数のクリッピング領域の指定を可能とした表示制
御装置を得ることができる。
【図１】 この発明の一実施例に係る表示制御装置の概
略構成を示す図である。
略構成を示す図である。
【図２】 図１におけるクリップ回路の基本構成であ
る。
る。
【図３】 クリップ回路の具体構成例である。
【図４】 図３の実施例回路の動作を説明するための図
である。
である。
【図５】 クリップ回路の他の具体構成例である。
【図６】 図５の実施例回路の動作を説明するための図
である。
である。
【図７】 クリッピング動作を説明するための図であ
る。
る。
【図８】 従来のクリップ回路の構成例である。
１…ＣＰＵ、２…ＲＯＭ、３…キャラクタＲＯＭ、４…
ＶＤＰ、５…ＶＲＡＭ、６…ＣＲＴ表示装置、１１…タ
イミング制御回路、１２…Ｗ／Ｒ制御回路、１３…クリ
ップ回路、１４…カラーパレット、１５…Ｄ／Ａコンバ
ータ、２１…クリッピング領域指定レジスタ、２２…比
較回路、２３…マスク回路、３１…デコーダ、３２…ク
リッピング領域指定レジスタ、３３…ＡＮＤゲート、３
４…ＯＲゲート、３５…ＡＮＤゲート、５１…ＥＯＲゲ
ート、５２…比較対象レジスタ、５３…ＡＮＤゲート、
５４…比較許可レジスタ、５５…ＮＯＲゲート、５６…
ＥＯＸゲート、５７…描画許可対象レジスタ、５８…Ａ
ＮＤゲート。
ＶＤＰ、５…ＶＲＡＭ、６…ＣＲＴ表示装置、１１…タ
イミング制御回路、１２…Ｗ／Ｒ制御回路、１３…クリ
ップ回路、１４…カラーパレット、１５…Ｄ／Ａコンバ
ータ、２１…クリッピング領域指定レジスタ、２２…比
較回路、２３…マスク回路、３１…デコーダ、３２…ク
リッピング領域指定レジスタ、３３…ＡＮＤゲート、３
４…ＯＲゲート、３５…ＡＮＤゲート、５１…ＥＯＲゲ
ート、５２…比較対象レジスタ、５３…ＡＮＤゲート、
５４…比較許可レジスタ、５５…ＮＯＲゲート、５６…
ＥＯＸゲート、５７…描画許可対象レジスタ、５８…Ａ
ＮＤゲート。
Claims (3)
- 【請求項１】 中央処理装置の制御の下にビデオメモリ
の記憶内容を更新すると共に、前記ビデオメモリの記憶
内容に従って表示装置に画像を表示させる表示制御装置
において、 前記ビデオメモリのメモリ空間アドレスで描画可能また
は禁止領域を指定するための領域指定手段と、 この領域指定手段による指定内容と前記中央処理装置か
ら送られる描画アドレスとを比較するための比較手段
と、 この比較手段による比較結果に応じて前記中央処理装置
から前記ビデオメモリへの描画コマンドをマスクするた
めのマスク手段と、を備えたことを特徴とする表示制御
装置。 - 【請求項２】 中央処理装置の制御の下にビデオメモリ
の記憶内容を更新すると共に、前記ビデオメモリの記憶
内容に従って表示装置に画像を表示させる表示制御装置
において、 前記ビデオメモリのメモリ空間で描画可能または禁止領
域を指定するための領域指定レジスタと、 前記中央処理装置から送られる描画アドレスのうち描画
可能領域の最小単位で決まるビット数の比較ビットをデ
コードするデコーダと、 このデコーダの各出力信号と前記領域指定レジスタによ
る指定内容とを比較するための比較回路と、 この比較回路による比較結果に応じて前記中央処理装置
から前記ビデオメモリへの描画コマンドをマスクするた
めのマスク回路と、を備えたことを特徴とする表示制御
装置。 - 【請求項３】 中央処理装置の制御の下にビデオメモリ
の記憶内容を更新すると共に、前記ビデオメモリの記憶
内容に従って表示装置に画像を表示させる表示制御装置
において、 描画アドレスの各ビットと比較される値が設定されて前
記描画アドレスとの比較対象領域を指定する比較対象レ
ジスタと、 この比較対象レジスタで指定された領域の各ビットと前
記描画アドレスの各ビットの一致／不一致を判定するた
めの排他的論理和ゲート群と、 前記描画アドレスとの比較許可領域を指定する比較許可
レジスタの内容により前記排他的論理和ゲート群の出力
をマスクする第１のマスク回路と、 この第１のマスク回路の各出力の一致または不一致を判
定するための判定手段と、 描画許可または禁止を指定するための描画許可対象レジ
スタと、 この描画許可対象レジスタの内容と前記判定手段の出力
に応じて描画コマンドをマスクするための第２のマスク
回路と、を備えたことを特徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5032716A JPH06230769A (ja) | 1993-01-28 | 1993-01-28 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5032716A JPH06230769A (ja) | 1993-01-28 | 1993-01-28 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06230769A true JPH06230769A (ja) | 1994-08-19 |
Family
ID=12366567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5032716A Pending JPH06230769A (ja) | 1993-01-28 | 1993-01-28 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06230769A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263490B1 (en) | 1997-06-27 | 2001-07-17 | Nec Corporation | Graphic device capable of carrying out debug of a device driver program at a high speed |
-
1993
- 1993-01-28 JP JP5032716A patent/JPH06230769A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6263490B1 (en) | 1997-06-27 | 2001-07-17 | Nec Corporation | Graphic device capable of carrying out debug of a device driver program at a high speed |
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