JPH06222845A - 突入電流抑制回路 - Google Patents
突入電流抑制回路Info
- Publication number
- JPH06222845A JPH06222845A JP1064193A JP1064193A JPH06222845A JP H06222845 A JPH06222845 A JP H06222845A JP 1064193 A JP1064193 A JP 1064193A JP 1064193 A JP1064193 A JP 1064193A JP H06222845 A JPH06222845 A JP H06222845A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- turned
- inrush current
- region
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】 交流，直流のいずれの電源入力に対しても電
源投入時の平滑キャパシタへの突入電流を抑制するこ
と。 【構成】 電源投入時、キャパシタＣ1 は充電されてお
らずトランジスタＱ4 はオフ状態である。従って、トラ
ンジスタＱ3 は抵抗Ｒ3 によりバイアスされてオンし、
フォトカプラＰＣ1 がオンする。トランジスタＱ1 ，Ｑ
2 はカレントミラーを形成するためトランジスタＱ1 は
活性領域で動作し、トランジスタＱ2 のエミッタ電流に
比例した電流以上には流れず突入電流を抑制する。電源
投入後キャパシタＣ1 が充電されてトランジスタＱ4 を
オンすると、トランジスタＱ3 、フォトカプラＰＣ1 が
オフとなり、トランジスタＱ1 は抵抗Ｒ1 を介して飽和
領域でオンする。従って、トランジスタＱ1 は完全にオ
ンすることにより、トランジスタＱ1 の損失を抑制する
ことができる。
源投入時の平滑キャパシタへの突入電流を抑制するこ
と。 【構成】 電源投入時、キャパシタＣ1 は充電されてお
らずトランジスタＱ4 はオフ状態である。従って、トラ
ンジスタＱ3 は抵抗Ｒ3 によりバイアスされてオンし、
フォトカプラＰＣ1 がオンする。トランジスタＱ1 ，Ｑ
2 はカレントミラーを形成するためトランジスタＱ1 は
活性領域で動作し、トランジスタＱ2 のエミッタ電流に
比例した電流以上には流れず突入電流を抑制する。電源
投入後キャパシタＣ1 が充電されてトランジスタＱ4 を
オンすると、トランジスタＱ3 、フォトカプラＰＣ1 が
オフとなり、トランジスタＱ1 は抵抗Ｒ1 を介して飽和
領域でオンする。従って、トランジスタＱ1 は完全にオ
ンすることにより、トランジスタＱ1 の損失を抑制する
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、直流電源から直接、又
は整流回路で交流電源を脈流に変換して負荷に給電する
電源装置において、電源投入時に負荷に流入する突入電
流を抑制する突入電流抑制回路に関するものである。
は整流回路で交流電源を脈流に変換して負荷に給電する
電源装置において、電源投入時に負荷に流入する突入電
流を抑制する突入電流抑制回路に関するものである。
【０００２】
【従来の技術】第１の従来例を図２８に示す。この従来
例は、ＡＣ又はＤＣ電源ＰＳに電源スイッチＳＷを介し
てダイオードブリッジＤＢを接続し、ダイオードブリッ
ジＤＢのプラス出力に平滑用キャパシタＣ0 と負荷Ｚの
並列回路Ｌのプラス側入力を接続している。
例は、ＡＣ又はＤＣ電源ＰＳに電源スイッチＳＷを介し
てダイオードブリッジＤＢを接続し、ダイオードブリッ
ジＤＢのプラス出力に平滑用キャパシタＣ0 と負荷Ｚの
並列回路Ｌのプラス側入力を接続している。
【０００３】そして、並列回路Ｌのマイナス側入力にス
イッチング用ＮＰＮ型のトランジスタＱ1 のコレクタ
を、ダイオードブリッジＤＢのマイナス出力側にトラン
ジスタＱ1 のエミッタをそれぞれ接続し、トランジスタ
Ｑ1 のコレクタ・エミッタと並列に突入電流抑制用抵抗
Ｒ0 を挿入している。また、抵抗Ｒ1 とキャパシタＣ1
の直列回路を抵抗Ｒ1 をダイオードブリッジＤＢのプラ
ス出力側に、キャパシタＣ1 をダイオードブリッジＤＢ
のマイナス出力側に接続し、更に、抵抗Ｒ1 とキャパシ
タＣ1 の接続点をトランジスタＱ1 のベースに接続して
構成されている。
イッチング用ＮＰＮ型のトランジスタＱ1 のコレクタ
を、ダイオードブリッジＤＢのマイナス出力側にトラン
ジスタＱ1 のエミッタをそれぞれ接続し、トランジスタ
Ｑ1 のコレクタ・エミッタと並列に突入電流抑制用抵抗
Ｒ0 を挿入している。また、抵抗Ｒ1 とキャパシタＣ1
の直列回路を抵抗Ｒ1 をダイオードブリッジＤＢのプラ
ス出力側に、キャパシタＣ1 をダイオードブリッジＤＢ
のマイナス出力側に接続し、更に、抵抗Ｒ1 とキャパシ
タＣ1 の接続点をトランジスタＱ1 のベースに接続して
構成されている。
【０００４】本従来例は、電源スイッチＳＷの投入時に
は、キャパシタＣ1 の電荷がゼロで、トランジスタＱ1
がオフしているため、ダイオードブリッジＤＢのプラス
側から並列回路Ｌと抵抗Ｒ0 の直列回路を介してダイオ
ードブリッジＤＢのマイナス側に負荷電流が流れる。従
って、電源投入時にキャパシタＣ0 に流れる突入電流
は、抵抗Ｒ0 により抑制される。
は、キャパシタＣ1 の電荷がゼロで、トランジスタＱ1
がオフしているため、ダイオードブリッジＤＢのプラス
側から並列回路Ｌと抵抗Ｒ0 の直列回路を介してダイオ
ードブリッジＤＢのマイナス側に負荷電流が流れる。従
って、電源投入時にキャパシタＣ0 に流れる突入電流
は、抵抗Ｒ0 により抑制される。
【０００５】電源投入後、キャパシタＣ1 は、抵抗
Ｒ1 、キャパシタＣ1 の直列回路の時定数により充電さ
れ、一定時間経過後、トランジスタＱ1 のベースにバイ
アス電流が流れてトランジスタＱ1 をオンさせる。トラ
ンジスタＱ1 のオン後、負荷電流の大部分は、ダイオー
ドブリッジＤＢから並列回路ＬとトランジスタＱ1 の直
列回路を流れるため、抵抗Ｒ0 による損失及び発熱はほ
とんどなくなる。
Ｒ1 、キャパシタＣ1 の直列回路の時定数により充電さ
れ、一定時間経過後、トランジスタＱ1 のベースにバイ
アス電流が流れてトランジスタＱ1 をオンさせる。トラ
ンジスタＱ1 のオン後、負荷電流の大部分は、ダイオー
ドブリッジＤＢから並列回路ＬとトランジスタＱ1 の直
列回路を流れるため、抵抗Ｒ0 による損失及び発熱はほ
とんどなくなる。
【０００６】以上のように、本従来例は、ＡＣ又はＤＣ
入力電源機器において、電源投入時には抵抗Ｒ0 により
突入電流を抑制し、キャパシタＣ0 が充電されて突入電
流がなくなった後に、トランジスタＱ1 がオンして抵抗
Ｒ0 による損失を防止できるものである。第２の従来例
を図２９に示す。本従来例は、交流電源ＡＣ入力整流用
のダイオードブリッジＤＢのプラス出力にアノードを接
続し、平滑用キャパシタＣのプラス側にカソードを接続
したサイリスタＱ1 と、サイリスタＱ1 のアノードとゲ
ート間に接続した抵抗Ｒ3 と、サイリスタＱ1 のゲート
にコレクタを接続しカソードにエミッタを接続したトラ
ンジスタＱ2 と、サイリスタＱ1 のアノードとトランジ
スタＱ2 のベース間にカソードがサイリスタＱ1 のアノ
ード側になるように直列に挿入したツエナーダイオード
ＺＤ及び抵抗Ｒ1 と、トランジスタＱ2 のベースとエミ
ッタ間に接続した抵抗Ｒ2 とから構成されている。
入力電源機器において、電源投入時には抵抗Ｒ0 により
突入電流を抑制し、キャパシタＣ0 が充電されて突入電
流がなくなった後に、トランジスタＱ1 がオンして抵抗
Ｒ0 による損失を防止できるものである。第２の従来例
を図２９に示す。本従来例は、交流電源ＡＣ入力整流用
のダイオードブリッジＤＢのプラス出力にアノードを接
続し、平滑用キャパシタＣのプラス側にカソードを接続
したサイリスタＱ1 と、サイリスタＱ1 のアノードとゲ
ート間に接続した抵抗Ｒ3 と、サイリスタＱ1 のゲート
にコレクタを接続しカソードにエミッタを接続したトラ
ンジスタＱ2 と、サイリスタＱ1 のアノードとトランジ
スタＱ2 のベース間にカソードがサイリスタＱ1 のアノ
ード側になるように直列に挿入したツエナーダイオード
ＺＤ及び抵抗Ｒ1 と、トランジスタＱ2 のベースとエミ
ッタ間に接続した抵抗Ｒ2 とから構成されている。
【０００７】スイッチＳＷをオンした瞬間、商用電源Ａ
Ｃからの入力は、ダイオードブリッジＤＢで全波整流さ
れて、サイリスタＱ1 に印加される。今、スイッチＳＷ
をオンするタイミングが全波整流された脈流電圧値の低
い時点であったとすると、ツエナーダイオードＺＤ及び
トランジスタＱ2 がオフして、サイリスタＱ1 は抵抗Ｒ
3 からのトリガ電流によってオンし、平滑用キャパシタ
Ｃに充電電流が流れ始める。
Ｃからの入力は、ダイオードブリッジＤＢで全波整流さ
れて、サイリスタＱ1 に印加される。今、スイッチＳＷ
をオンするタイミングが全波整流された脈流電圧値の低
い時点であったとすると、ツエナーダイオードＺＤ及び
トランジスタＱ2 がオフして、サイリスタＱ1 は抵抗Ｒ
3 からのトリガ電流によってオンし、平滑用キャパシタ
Ｃに充電電流が流れ始める。
【０００８】キャパシタＣに印加される電圧が低い時点
から充電が始まるため、充電電極のピーク値は大きくな
らない。一方、スイッチＳＷをオンするタイミングが脈
流電圧値の高い時点であったとすると、ツエナーダイオ
ードＺＤがオンしてトランジスタＱ2 にベース電流が供
給されてオンする。
から充電が始まるため、充電電極のピーク値は大きくな
らない。一方、スイッチＳＷをオンするタイミングが脈
流電圧値の高い時点であったとすると、ツエナーダイオ
ードＺＤがオンしてトランジスタＱ2 にベース電流が供
給されてオンする。
【０００９】これによりサイリスタＱ1 のゲート・カソ
ード間がＬレベルとなってサイリスタＱ1 はオフしたま
まである。脈流電圧が高い時点から低い時点に移行して
きて、ツエナーダイオードＺＤがオフすると、トランジ
スタＱ2 もオフして、サイリスタＱ1 がオンすると、キ
ャパシタＣに電流が流れ始める。従って、キャパシタＣ
への充電電流のピーク値は小さく保てる。
ード間がＬレベルとなってサイリスタＱ1 はオフしたま
まである。脈流電圧が高い時点から低い時点に移行して
きて、ツエナーダイオードＺＤがオフすると、トランジ
スタＱ2 もオフして、サイリスタＱ1 がオンすると、キ
ャパシタＣに電流が流れ始める。従って、キャパシタＣ
への充電電流のピーク値は小さく保てる。
【００１０】以上のように本従来例は、ＡＣ電源機器に
おいて、スイッチＳＷを如何なるタイミングでオンして
も、サイリスタＱ1 が脈流電圧の低い時点でオンするよ
うに制御するため、平滑コンデンサ（キャパシタ）Ｃの
充電電流（いわゆる突入電流）が大きくならないように
抑制される。
おいて、スイッチＳＷを如何なるタイミングでオンして
も、サイリスタＱ1 が脈流電圧の低い時点でオンするよ
うに制御するため、平滑コンデンサ（キャパシタ）Ｃの
充電電流（いわゆる突入電流）が大きくならないように
抑制される。
【００１１】
【発明が解決しようとする課題】しかし、第１の従来例
においては、入力電源が交流であっても直流であっても
動作するのに対して、第２の従来例は直流電源回路には
適用できないという問題点がある。また、第１の従来例
においては、例えば、ＡＣ１００Ｖで１００Ｗクラスの
機器で抵抗Ｒ0 として数十Ω、５〜１０Ｗクラスの抵抗
素子が必要であり、更に、トランジスタＱ1 がオフモー
ドで故障したときの保護回路等が必要となり、信頼性の
確保、機器の小型化及びコストダウン等の大きな妨げと
なる。
においては、入力電源が交流であっても直流であっても
動作するのに対して、第２の従来例は直流電源回路には
適用できないという問題点がある。また、第１の従来例
においては、例えば、ＡＣ１００Ｖで１００Ｗクラスの
機器で抵抗Ｒ0 として数十Ω、５〜１０Ｗクラスの抵抗
素子が必要であり、更に、トランジスタＱ1 がオフモー
ドで故障したときの保護回路等が必要となり、信頼性の
確保、機器の小型化及びコストダウン等の大きな妨げと
なる。
【００１２】本発明は上述の点に鑑みて提供したもので
あって、交流電源、直流電源いずれの電源入力に対して
も電源投入時に平滑キャパシタに流入する突入電流を抑
制し、また、大型の抵抗素子が不要で、信頼性の確保、
機器の小型化及びコストダウンを図ることを目的とした
突入電流抑制回路を提供するものである。
あって、交流電源、直流電源いずれの電源入力に対して
も電源投入時に平滑キャパシタに流入する突入電流を抑
制し、また、大型の抵抗素子が不要で、信頼性の確保、
機器の小型化及びコストダウンを図ることを目的とした
突入電流抑制回路を提供するものである。
【００１３】
【課題を解決するための手段】本発明は、交流電源を整
流した脈流あるいは直流電源と、平滑キャパシタを含む
負荷回路との間に制御端子を有し完全にオンする領域と
そうでない領域を有する半導体素子を挿入し、上記半導
体素子を制御する制御回路とからなる電源回路におい
て、電源投入後、設定期間上記半導体素子を完全にオン
しない領域で動作させて負荷に流れ込む電流を設定値以
下に抑制する突入電流抑制期間を有し、突入電流抑制期
間を越えると上記半導体素子を完全にオンする領域で動
作させる制御手段を設けたものである。
流した脈流あるいは直流電源と、平滑キャパシタを含む
負荷回路との間に制御端子を有し完全にオンする領域と
そうでない領域を有する半導体素子を挿入し、上記半導
体素子を制御する制御回路とからなる電源回路におい
て、電源投入後、設定期間上記半導体素子を完全にオン
しない領域で動作させて負荷に流れ込む電流を設定値以
下に抑制する突入電流抑制期間を有し、突入電流抑制期
間を越えると上記半導体素子を完全にオンする領域で動
作させる制御手段を設けたものである。
【００１４】また、請求項２においては、上記突入電流
抑制期間を、負荷に流れ込む電流値が設定値以上の時で
あるとしている。更に、請求項３においては、上記突入
電流抑制期間を、上記電源電圧と上記平滑キャパシタと
の電圧差が設定値以上の時であるとしている。また、請
求項４では、上記電源電圧が脈流電圧であり、この電圧
がゼロボルト付近の設定電圧になるときには、上記半導
体素子が上記突入電流抑制期間内であっても完全にオン
する領域に移行させるようにしている。
抑制期間を、負荷に流れ込む電流値が設定値以上の時で
あるとしている。更に、請求項３においては、上記突入
電流抑制期間を、上記電源電圧と上記平滑キャパシタと
の電圧差が設定値以上の時であるとしている。また、請
求項４では、上記電源電圧が脈流電圧であり、この電圧
がゼロボルト付近の設定電圧になるときには、上記半導
体素子が上記突入電流抑制期間内であっても完全にオン
する領域に移行させるようにしている。
【００１５】また、請求項５においては、上記半導体素
子がチョッパ回路のスイッチング素子を兼ねたものであ
る。更に、請求項６においては、上記半導体素子がバイ
ポーラトランジスタであり、上記完全にオンする領域が
飽和領域であり、上記完全にオンしない領域が活性領域
であるとしたものである。
子がチョッパ回路のスイッチング素子を兼ねたものであ
る。更に、請求項６においては、上記半導体素子がバイ
ポーラトランジスタであり、上記完全にオンする領域が
飽和領域であり、上記完全にオンしない領域が活性領域
であるとしたものである。
【００１６】また、請求項７では、上記半導体素子がＭ
ＯＳＦＥＴであり、上記完全にオンする領域が非飽和領
域であり、上記完全にオンしない領域が飽和領域である
としている。
ＯＳＦＥＴであり、上記完全にオンする領域が非飽和領
域であり、上記完全にオンしない領域が飽和領域である
としている。
【００１７】
【作用】本発明によれば、交流電源、直流電源いずれの
電源入力に対しても電源投入時に平滑キャパシタに流入
する突入電流を抑制することができる。さらに、大型の
抵抗素子が不要で、信頼性の確保、機器の小型化及びコ
ストダウンが可能となる。
電源入力に対しても電源投入時に平滑キャパシタに流入
する突入電流を抑制することができる。さらに、大型の
抵抗素子が不要で、信頼性の確保、機器の小型化及びコ
ストダウンが可能となる。
【００１８】また、請求項２においては、上記突入電流
抑制期間を、負荷に流れ込む電流値が設定値以上の時で
あるとしていることで、半導体素子が完全にオンしない
領域で動作させて突入電流を抑制し、設定値以下の時は
半導体素子は完全にオンする領域で動作させて、半導体
素子のロスを抑制することができる。更に、請求項３に
おいては、上記突入電流抑制期間を、上記電源電圧と上
記平滑キャパシタとの電圧差が設定値以上の時であると
していることにより、負荷が変動して突入電流の流れる
期間が変化するような場合にも対応が可能となり、ま
た、負荷電流を抑制する期間を必要最小限に制御するこ
とができる。
抑制期間を、負荷に流れ込む電流値が設定値以上の時で
あるとしていることで、半導体素子が完全にオンしない
領域で動作させて突入電流を抑制し、設定値以下の時は
半導体素子は完全にオンする領域で動作させて、半導体
素子のロスを抑制することができる。更に、請求項３に
おいては、上記突入電流抑制期間を、上記電源電圧と上
記平滑キャパシタとの電圧差が設定値以上の時であると
していることにより、負荷が変動して突入電流の流れる
期間が変化するような場合にも対応が可能となり、ま
た、負荷電流を抑制する期間を必要最小限に制御するこ
とができる。
【００１９】また、請求項４では、上記電源電圧が脈流
電圧であり、この電圧がゼロボルト付近の設定電圧にな
るときには、上記半導体素子が上記突入電流抑制期間内
であっても完全にオンする領域に移行させるようにして
いることで、直流電源では実施例１と同様に一定期間半
導体素子が完全にオンしない活性領域で動作し、突入電
流を抑制し、交流電源ではゼロクロスすると直ちに完全
にオンさせる飽和領域に移行することによって、半導体
素子が活性領域で動作する期間を短縮し、平滑用キャパ
シタの充電時間を短縮することができる。
電圧であり、この電圧がゼロボルト付近の設定電圧にな
るときには、上記半導体素子が上記突入電流抑制期間内
であっても完全にオンする領域に移行させるようにして
いることで、直流電源では実施例１と同様に一定期間半
導体素子が完全にオンしない活性領域で動作し、突入電
流を抑制し、交流電源ではゼロクロスすると直ちに完全
にオンさせる飽和領域に移行することによって、半導体
素子が活性領域で動作する期間を短縮し、平滑用キャパ
シタの充電時間を短縮することができる。
【００２０】また、請求項５においては、上記半導体素
子がチョッパ回路のスイッチング素子を兼ねたものであ
るから、半導体素子が飽和領域に移行後は、チョッパ動
作を行わせて、交流電源時に入力電流歪みを防止した
り、チョッパの働きをさせることができる。
子がチョッパ回路のスイッチング素子を兼ねたものであ
るから、半導体素子が飽和領域に移行後は、チョッパ動
作を行わせて、交流電源時に入力電流歪みを防止した
り、チョッパの働きをさせることができる。
【００２１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）本実施例を図１に示す。図示するように、
ＡＣ又はＤＣ電源ＰＳに電源スイッチＳＷを介してＡＣ
入力整流用ダイオードブリッジＤＢを接続し、ダイオー
ドブリッジＤＢのプラス出力に平滑用キャパシタＣ0 と
負荷Ｚの並列回路Ｌのプラス側入力を接続している。
する。 （実施例１）本実施例を図１に示す。図示するように、
ＡＣ又はＤＣ電源ＰＳに電源スイッチＳＷを介してＡＣ
入力整流用ダイオードブリッジＤＢを接続し、ダイオー
ドブリッジＤＢのプラス出力に平滑用キャパシタＣ0 と
負荷Ｚの並列回路Ｌのプラス側入力を接続している。
【００２２】そして、並列回路Ｌのマイナス側入力に突
入電流抑制用のＮＰＮ側のバイポーラトランジスタＱ1
のコレクタを、ダイオードブリッジＤＢのマイナス出力
側にトランジスタＱ1 のエミッタを接続して構成してい
る。電源スイッチＳＷのオン後、一定期間トランジスタ
Ｑ1 を活性領域で動作させることにより、キャパシタＣ
0 に流入する突入電流を抑えて、突入電流がなくなった
後、トランジスタＱ1 を飽和領域で完全にオンさせるよ
うにしている。
入電流抑制用のＮＰＮ側のバイポーラトランジスタＱ1
のコレクタを、ダイオードブリッジＤＢのマイナス出力
側にトランジスタＱ1 のエミッタを接続して構成してい
る。電源スイッチＳＷのオン後、一定期間トランジスタ
Ｑ1 を活性領域で動作させることにより、キャパシタＣ
0 に流入する突入電流を抑えて、突入電流がなくなった
後、トランジスタＱ1 を飽和領域で完全にオンさせるよ
うにしている。
【００２３】トランジスタＱ1 を活性領域で動作させる
ために、トランジスタＱ1 とＮＰＮバイポーラトランジ
スタＱ2 でカレントミラー回路を形成し、トランジスタ
Ｑ2のエミッタ電流を抵抗Ｒ1 により設定すると、トラ
ンジスタＱ1 に流れる電流は、（Ｑ2 のエミッタ電流）
×（Ｑ1 のエミッタ面積）／（Ｑ2 のエミッタ面積）と
なり、トランジスタＱ1 に流れる電流を抑制する。
ために、トランジスタＱ1 とＮＰＮバイポーラトランジ
スタＱ2 でカレントミラー回路を形成し、トランジスタ
Ｑ2のエミッタ電流を抵抗Ｒ1 により設定すると、トラ
ンジスタＱ1 に流れる電流は、（Ｑ2 のエミッタ電流）
×（Ｑ1 のエミッタ面積）／（Ｑ2 のエミッタ面積）と
なり、トランジスタＱ1 に流れる電流を抑制する。
【００２４】さらに、トランジスタＱ1 を活性領域と飽
和領域で切り替えて動作させるため、トランジスタＱ1
及びトランジスタＱ2 のベースと、トランジスタＱ2 の
コレクタの間にフォトカプラＰＣ1 の出力を挿入して、
フォトカプラＰＣ1 のオン時には、上述したように、ト
ランジスタＱ1 とトランジスタＱ2 がカレントミラー回
路を形成して活性領域で動作し、フォトカプラＰＣ1 の
オフ時には、抵抗Ｒ1が直接トランジスタＱ1 のベース
に接続されて、飽和領域で動作することにより、トラン
ジスタＱ1 が完全にオンするようになる。
和領域で切り替えて動作させるため、トランジスタＱ1
及びトランジスタＱ2 のベースと、トランジスタＱ2 の
コレクタの間にフォトカプラＰＣ1 の出力を挿入して、
フォトカプラＰＣ1 のオン時には、上述したように、ト
ランジスタＱ1 とトランジスタＱ2 がカレントミラー回
路を形成して活性領域で動作し、フォトカプラＰＣ1 の
オフ時には、抵抗Ｒ1が直接トランジスタＱ1 のベース
に接続されて、飽和領域で動作することにより、トラン
ジスタＱ1 が完全にオンするようになる。
【００２５】フォトカプラＰＣ1 の入力側のアノード
は、ダイオードブリッジＤＢのプラス出力から抵抗Ｒ2
を介して接続され、カソードはＮＰＮトランジスタＱ3
のコレクタに接続し、エミッタはダイオードブリッジＤ
Ｂのマイナス出力に接続する。さらに、ダイオードブリ
ッジＤＢの出力間に、抵抗Ｒ4 、キャパシタＣ1 の直列
回路をダイオードブリッジＤＢのマイナス出力側をキャ
パシタＣ1 として接続し、キャパシタＣ1 と抵抗Ｒ4 の
接続点をＮＰＮトランジスタＱ4 のベースに接続し、ト
ランジスタＱ4 のコレクタはダイオードブリッジＤＢの
プラス出力から抵抗Ｒ3 を介して、エミッタはダイオー
ドブリッジＤＢのマイナス出力に接続する。
は、ダイオードブリッジＤＢのプラス出力から抵抗Ｒ2
を介して接続され、カソードはＮＰＮトランジスタＱ3
のコレクタに接続し、エミッタはダイオードブリッジＤ
Ｂのマイナス出力に接続する。さらに、ダイオードブリ
ッジＤＢの出力間に、抵抗Ｒ4 、キャパシタＣ1 の直列
回路をダイオードブリッジＤＢのマイナス出力側をキャ
パシタＣ1 として接続し、キャパシタＣ1 と抵抗Ｒ4 の
接続点をＮＰＮトランジスタＱ4 のベースに接続し、ト
ランジスタＱ4 のコレクタはダイオードブリッジＤＢの
プラス出力から抵抗Ｒ3 を介して、エミッタはダイオー
ドブリッジＤＢのマイナス出力に接続する。
【００２６】本実施例は、電源スイッチＳＷの投入時
に、抵抗Ｒ4 、キャパシタＣ1 の時定数によりキャパシ
タＣ1 の充電を開始するが、その時点では、トランジス
タＱ4はオフ状態にある。従って、トランジスタＱ3 は
抵抗Ｒ3 によりバイアスされてオンして、フォトカプラ
ＰＣ1 の入力側に電流が流れて、出力のトランジスタが
オンして、トランジスタＱ1 ，Ｑ2 はカレントミラーを
形成するため、トランジスタＱ1 は活性領域で動作して
トランジスタＱ2 のエミッタ電流に比例した電流以上に
は流れないため、突入電流を抑制する。
に、抵抗Ｒ4 、キャパシタＣ1 の時定数によりキャパシ
タＣ1 の充電を開始するが、その時点では、トランジス
タＱ4はオフ状態にある。従って、トランジスタＱ3 は
抵抗Ｒ3 によりバイアスされてオンして、フォトカプラ
ＰＣ1 の入力側に電流が流れて、出力のトランジスタが
オンして、トランジスタＱ1 ，Ｑ2 はカレントミラーを
形成するため、トランジスタＱ1 は活性領域で動作して
トランジスタＱ2 のエミッタ電流に比例した電流以上に
は流れないため、突入電流を抑制する。
【００２７】電源スイッチＳＷの投入後、抵抗Ｒ4 、キ
ャパシタＣ1 の時定数によりキャパシタＣ1 を充電し、
トランジスタＱ4 をオンすると、トランジスタＱ3 のベ
ース・エミッタ間をつまんでオフする。従って、フォト
カプラＰＣ1 の出力をオフして、上述したように抵抗Ｒ
1 を介してトランジスタＱ1 を飽和領域でオンさせる。
ャパシタＣ1 の時定数によりキャパシタＣ1 を充電し、
トランジスタＱ4 をオンすると、トランジスタＱ3 のベ
ース・エミッタ間をつまんでオフする。従って、フォト
カプラＰＣ1 の出力をオフして、上述したように抵抗Ｒ
1 を介してトランジスタＱ1 を飽和領域でオンさせる。
【００２８】従って、本実施例の突入電流抑制回路は電
源スイッチＳＷ投入後、キャパシタＣ1 、抵抗Ｒ4 の時
定数で決まる一定期間トランジスタＱ1 は活性領域で動
作して突入電流を抑制し、その後、トランジスタＱ1 は
完全にオンすることにより、トランジスタＱ1 の損失を
抑制することができる。 （実施例２）実施例２を図２に示す。本実施例は実施例
１がＡＣ電源、ＤＣ電源どちらでも適用可能とするため
に、電源と負荷の間にダイオードブリッジＤＢを挿入し
たのに対し、本実施例では、ＤＣ電源のみを対象として
ダイオードブリッジＤＢを省略したものである。
源スイッチＳＷ投入後、キャパシタＣ1 、抵抗Ｒ4 の時
定数で決まる一定期間トランジスタＱ1 は活性領域で動
作して突入電流を抑制し、その後、トランジスタＱ1 は
完全にオンすることにより、トランジスタＱ1 の損失を
抑制することができる。 （実施例２）実施例２を図２に示す。本実施例は実施例
１がＡＣ電源、ＤＣ電源どちらでも適用可能とするため
に、電源と負荷の間にダイオードブリッジＤＢを挿入し
たのに対し、本実施例では、ＤＣ電源のみを対象として
ダイオードブリッジＤＢを省略したものである。
【００２９】動作は先の実施例１と同様に電源スイッチ
ＳＷの投入後、一定期間トランジスタＱ1 は活性領域で
動作して突入電流を抑制し、その後、トランジスタＱ1
は完全にオンすることにより、トランジスタＱ1 の損失
を抑制する。 （実施例３）図３に実施例３を示す。実施例１が電源投
入後、キャパシタＣ1 、抵抗Ｒ4 の時定数で決まる一定
期間トランジスタＱ1 が突入電流を抑制し、それ以降は
トランジスタＱ1 が完全にオンするのに対して、本実施
例は、ダイオードブリッジＤＢの２次側の電流Ｉｉｎを
検出する手段を備えて、電流Ｉｉｎが設定値を越える
と、トランジスタＱ1 が活性領域で動作して突入電流を
抑制し、設定値以下の時には、トランジスタＱ1 は飽和
領域で動作してロスを抑制するように動作することに特
徴がある。
ＳＷの投入後、一定期間トランジスタＱ1 は活性領域で
動作して突入電流を抑制し、その後、トランジスタＱ1
は完全にオンすることにより、トランジスタＱ1 の損失
を抑制する。 （実施例３）図３に実施例３を示す。実施例１が電源投
入後、キャパシタＣ1 、抵抗Ｒ4 の時定数で決まる一定
期間トランジスタＱ1 が突入電流を抑制し、それ以降は
トランジスタＱ1 が完全にオンするのに対して、本実施
例は、ダイオードブリッジＤＢの２次側の電流Ｉｉｎを
検出する手段を備えて、電流Ｉｉｎが設定値を越える
と、トランジスタＱ1 が活性領域で動作して突入電流を
抑制し、設定値以下の時には、トランジスタＱ1 は飽和
領域で動作してロスを抑制するように動作することに特
徴がある。
【００３０】実施例１の抵抗Ｒ4 、キャパシタＣ1 、抵
抗Ｒ3 、トランジスタＱ4 による時定数回路と、トラン
ジスタＱ3 のドライブ回路の代わりに、ダイオードブリ
ッジＤＢと並列回路Ｌの間に挿入されたカレントトラン
スＣＴ1 により負荷電流を検出し、カレントトランスＣ
Ｔ1 の２次側に流れる電流によりトランジスタＱ3 のベ
ースにバイアス電流を供給する。
抗Ｒ3 、トランジスタＱ4 による時定数回路と、トラン
ジスタＱ3 のドライブ回路の代わりに、ダイオードブリ
ッジＤＢと並列回路Ｌの間に挿入されたカレントトラン
スＣＴ1 により負荷電流を検出し、カレントトランスＣ
Ｔ1 の２次側に流れる電流によりトランジスタＱ3 のベ
ースにバイアス電流を供給する。
【００３１】本実施例では、負荷電流が設定値を越える
と、カレントトランスＣＴ1 の２次電流によりトランジ
スタＱ3 がオンして、抵抗Ｒ2 、フォトカプラＰＣ1 の
１次側、トランジスタＱ3 に電流が流れて、フォトカプ
ラＰＣ1 の２次側のトランジスタがオンし、トランジス
タＱ1 ，Ｑ2 がカレントミラーを形成してトランジスタ
Ｑ1 が活性領域で動作することにより、負荷電流を抑制
する。
と、カレントトランスＣＴ1 の２次電流によりトランジ
スタＱ3 がオンして、抵抗Ｒ2 、フォトカプラＰＣ1 の
１次側、トランジスタＱ3 に電流が流れて、フォトカプ
ラＰＣ1 の２次側のトランジスタがオンし、トランジス
タＱ1 ，Ｑ2 がカレントミラーを形成してトランジスタ
Ｑ1 が活性領域で動作することにより、負荷電流を抑制
する。
【００３２】また、負荷電流が設定値以下のときには、
トランジスタＱ3 がオフしているため、フォトカプラＰ
Ｃ1 の２次側はオフしてトランジスタＱ1 は飽和領域で
完全にオンしてトランジスタＱ1 によるロスを抑制す
る。以上のように本実施例の突入電流抑制回路は、負荷
電流が設定値以上のときのみ負荷電流を抑制するため、
負荷が変動して突入電流の流れる期間が変化するような
場合にも対応可能であり、また、負荷電流を抑制する期
間を必要最小限に制御することができる。
トランジスタＱ3 がオフしているため、フォトカプラＰ
Ｃ1 の２次側はオフしてトランジスタＱ1 は飽和領域で
完全にオンしてトランジスタＱ1 によるロスを抑制す
る。以上のように本実施例の突入電流抑制回路は、負荷
電流が設定値以上のときのみ負荷電流を抑制するため、
負荷が変動して突入電流の流れる期間が変化するような
場合にも対応可能であり、また、負荷電流を抑制する期
間を必要最小限に制御することができる。
【００３３】（実施例４）実施例４を図４に示す。本実
施例は、実施例３がＡＣ電源、ＤＣ電源どちらでも適用
可能とするために、電源と負荷の間にダイオードブリッ
ジＤＢを挿入したのに対して、ＤＣ電源のみを対象とし
てダイオードブリッジＤＢを省略したものである。
施例は、実施例３がＡＣ電源、ＤＣ電源どちらでも適用
可能とするために、電源と負荷の間にダイオードブリッ
ジＤＢを挿入したのに対して、ＤＣ電源のみを対象とし
てダイオードブリッジＤＢを省略したものである。
【００３４】動作は実施例３と同様に負荷電流が設定値
以上のときには、トランジスタＱ1は活性領域で動作し
て突入電流を抑制し、設定値以下のときにはトランジス
タＱ 1 は完全にオンすることにより、トランジスタＱ1
の損失を抑制する。 （実施例５）図５に実施例５を示す。本実施例は実施例
３と同様、ＡＣ又はＤＣ電源において負荷電流を検出し
てトランジスタＱ1 を制御するものであるが、電流検出
点がダイオードブリッジＤＢの１次側にあるものであ
る。
以上のときには、トランジスタＱ1は活性領域で動作し
て突入電流を抑制し、設定値以下のときにはトランジス
タＱ 1 は完全にオンすることにより、トランジスタＱ1
の損失を抑制する。 （実施例５）図５に実施例５を示す。本実施例は実施例
３と同様、ＡＣ又はＤＣ電源において負荷電流を検出し
てトランジスタＱ1 を制御するものであるが、電流検出
点がダイオードブリッジＤＢの１次側にあるものであ
る。
【００３５】具体的には、電流検出用カレントトランス
ＣＴ2 を電源スイッチＳＷとダイオードブリッジＤＢの
間に挿入し、カレントトランスＣＴ2 の２次側にセンタ
ータップを設けて検出電流をダイオードＤ1 ，Ｄ2 によ
り全波整流して、フォトカプラＰＣ1 の１次側のＬＥＤ
を駆動する電流を供給するものである。本実施例では、
電流検出点をダイオードブリッジＤＢの２次側から１次
側にすることにより、電流検出のタイミングをより早く
して、電源投入初期の制御性をより確実にしたものであ
る。
ＣＴ2 を電源スイッチＳＷとダイオードブリッジＤＢの
間に挿入し、カレントトランスＣＴ2 の２次側にセンタ
ータップを設けて検出電流をダイオードＤ1 ，Ｄ2 によ
り全波整流して、フォトカプラＰＣ1 の１次側のＬＥＤ
を駆動する電流を供給するものである。本実施例では、
電流検出点をダイオードブリッジＤＢの２次側から１次
側にすることにより、電流検出のタイミングをより早く
して、電源投入初期の制御性をより確実にしたものであ
る。
【００３６】（実施例６）図６は実施例６を示すもので
ある。実施例１が電源投入後、キャパシタＣ1 、抵抗Ｒ
4 の時定数で決まる一定期間トランジスタＱ1 が突入電
流を抑制し、それ以降はトランジスタＱ1 が完全にオン
するのに対して、本実施例は、突入電流の大きさがキャ
パシタに印加される電圧と相関があることも着目して、
電源からの入力電圧Ｖｉｎと平滑用キャパシタＣ0 の電
圧ＶC0の差電圧（従って、トランジスタＱ1 のコレクタ
・エミッタ間電圧ＶCE1 ）を検出する手段を備えて、上
記電圧ＶCE1 が設定値を越えると、トランジスタＱ1 が
活性領域で動作して突入電流を抑制し、設定値以下の時
には、トランジスタＱ1 は飽和領域で動作してロスを抑
制するように動作することに特徴がある。
ある。実施例１が電源投入後、キャパシタＣ1 、抵抗Ｒ
4 の時定数で決まる一定期間トランジスタＱ1 が突入電
流を抑制し、それ以降はトランジスタＱ1 が完全にオン
するのに対して、本実施例は、突入電流の大きさがキャ
パシタに印加される電圧と相関があることも着目して、
電源からの入力電圧Ｖｉｎと平滑用キャパシタＣ0 の電
圧ＶC0の差電圧（従って、トランジスタＱ1 のコレクタ
・エミッタ間電圧ＶCE1 ）を検出する手段を備えて、上
記電圧ＶCE1 が設定値を越えると、トランジスタＱ1 が
活性領域で動作して突入電流を抑制し、設定値以下の時
には、トランジスタＱ1 は飽和領域で動作してロスを抑
制するように動作することに特徴がある。
【００３７】実施例１の抵抗Ｒ4 、キャパシタＣ1 、抵
抗Ｒ3 、トランジスタＱ4 による時定数回路とトランジ
スタＱ3 のドライブ回路の代わりに、トランジスタＱ1
のコレクタ・エミッタ間電圧を抵抗Ｒ3 ，Ｒ4 の直列抵
抗で検出して、抵抗Ｒ3 ，Ｒ 4 の接続点をトランジスタ
Ｑ3 のベースに接続する。以上のように本実施例の突入
電流抑制回路は、入力電圧と平滑用キャパシタの電圧差
が設定値以上のときのみ負荷電流を抑制するため、負荷
が変動して突入電流の流れる期間が変化するような場合
にも対応可能である。また、負荷電流を抑制する期間を
必要最小限に制御することができる。さらに、主電流経
路にカレントトランスを入れる必要がない。
抗Ｒ3 、トランジスタＱ4 による時定数回路とトランジ
スタＱ3 のドライブ回路の代わりに、トランジスタＱ1
のコレクタ・エミッタ間電圧を抵抗Ｒ3 ，Ｒ4 の直列抵
抗で検出して、抵抗Ｒ3 ，Ｒ 4 の接続点をトランジスタ
Ｑ3 のベースに接続する。以上のように本実施例の突入
電流抑制回路は、入力電圧と平滑用キャパシタの電圧差
が設定値以上のときのみ負荷電流を抑制するため、負荷
が変動して突入電流の流れる期間が変化するような場合
にも対応可能である。また、負荷電流を抑制する期間を
必要最小限に制御することができる。さらに、主電流経
路にカレントトランスを入れる必要がない。
【００３８】（実施例７）図７は実施例７を示すもので
あり、本実施例は、実施例６がＡＣ電源、ＤＣ電源どち
らでも適用可能とするために、電源と負荷の間にダイオ
ードブリッジＤＢを挿入したのに対して、ＤＣ電源のみ
を対象としてダイオードブリッジＤＢを省略したもので
ある。
あり、本実施例は、実施例６がＡＣ電源、ＤＣ電源どち
らでも適用可能とするために、電源と負荷の間にダイオ
ードブリッジＤＢを挿入したのに対して、ＤＣ電源のみ
を対象としてダイオードブリッジＤＢを省略したもので
ある。
【００３９】動作は実施例６と同様に入力電圧と平滑用
キャパシタの電圧差が設定値以上のときにはトランジス
タＱ1 は活性領域で動作して突入電流を抑制し、設定値
以下のときにはトランジスタＱ1 は完全にオンすること
により、トランジスタＱ1 の損失を抑制する。 （実施例８）実施例８を図８に示す。実施例１において
突入電流抑制用素子であるトランジスタＱ1 が平滑用キ
ャパシタＣ0 と負荷Ｚの並列回路Ｌのマイナス側入力と
ダイオードブリッジＤＢのマイナス出力側の間に挿入さ
れていたのに対して、ダイオードブリッジＤＢのプラス
出力と並列回路Ｌのプラス側入力の間に挿入したもので
ある。
キャパシタの電圧差が設定値以上のときにはトランジス
タＱ1 は活性領域で動作して突入電流を抑制し、設定値
以下のときにはトランジスタＱ1 は完全にオンすること
により、トランジスタＱ1 の損失を抑制する。 （実施例８）実施例８を図８に示す。実施例１において
突入電流抑制用素子であるトランジスタＱ1 が平滑用キ
ャパシタＣ0 と負荷Ｚの並列回路Ｌのマイナス側入力と
ダイオードブリッジＤＢのマイナス出力側の間に挿入さ
れていたのに対して、ダイオードブリッジＤＢのプラス
出力と並列回路Ｌのプラス側入力の間に挿入したもので
ある。
【００４０】具体的には、ダイオードブリッジＤＢのプ
ラス出力にＰＮＰバイポーラトランジスタＱ1 のエミッ
タを、並列回路Ｌのプラス側入力にコレクタを接続し、
トランジスタＱ1 とＰＮＰトランジスタＱ2 でカレント
ミラー回路を形成し、トランジスタＱ2 のエミッタ電流
を抵抗Ｒ1 により設定すると、トランジスタＱ1 に流れ
る電流は、（Ｑ2 のエミッタ電流）×（Ｑ1 のエミッタ
面積）／（Ｑ2 のエミッタ面積）となり、トランジスタ
Ｑ1 に流れる電流を抑制する。
ラス出力にＰＮＰバイポーラトランジスタＱ1 のエミッ
タを、並列回路Ｌのプラス側入力にコレクタを接続し、
トランジスタＱ1 とＰＮＰトランジスタＱ2 でカレント
ミラー回路を形成し、トランジスタＱ2 のエミッタ電流
を抵抗Ｒ1 により設定すると、トランジスタＱ1 に流れ
る電流は、（Ｑ2 のエミッタ電流）×（Ｑ1 のエミッタ
面積）／（Ｑ2 のエミッタ面積）となり、トランジスタ
Ｑ1 に流れる電流を抑制する。
【００４１】さらに、トランジスタＱ1 を活性領域と飽
和領域で切り替えて動作させるため、トランジスタＱ1
及びトランジスタＱ2 のベースと、トランジスタＱ2 の
コレクタの間にフォトカプラＰＣ1 の出力を挿入して、
フォトカプラＰＣ1 のオン時には、上述したように、ト
ランジスタＱ1 とトランジスタＱ2 がカレントミラー回
路を形成し、フォトカプラＰＣ1 のオフ時には抵抗Ｒ1
が直接トランジスタＱ 1 に接続されて、飽和領域で動作
することにより、トランジスタＱ1 が完全にオンしてト
ランジスタＱ1 によるロスを抑制する。
和領域で切り替えて動作させるため、トランジスタＱ1
及びトランジスタＱ2 のベースと、トランジスタＱ2 の
コレクタの間にフォトカプラＰＣ1 の出力を挿入して、
フォトカプラＰＣ1 のオン時には、上述したように、ト
ランジスタＱ1 とトランジスタＱ2 がカレントミラー回
路を形成し、フォトカプラＰＣ1 のオフ時には抵抗Ｒ1
が直接トランジスタＱ 1 に接続されて、飽和領域で動作
することにより、トランジスタＱ1 が完全にオンしてト
ランジスタＱ1 によるロスを抑制する。
【００４２】実施例１のトランジスタＱ1 をグランド側
に接続したためグランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例９）実施例９を図９に示す。本実施例は、実施
例２でトランジスタＱ1 が並列回路Ｌのマイナス側入力
とダイオードブリッジＤＢのマイナス出力側の間に挿入
されていたのに対して、実施例８と同様ダイオードブリ
ッジＤＢのプラス出力と並列回路Ｌのプラス側入力の間
に挿入したものである。
に接続したためグランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例９）実施例９を図９に示す。本実施例は、実施
例２でトランジスタＱ1 が並列回路Ｌのマイナス側入力
とダイオードブリッジＤＢのマイナス出力側の間に挿入
されていたのに対して、実施例８と同様ダイオードブリ
ッジＤＢのプラス出力と並列回路Ｌのプラス側入力の間
に挿入したものである。
【００４３】実施例２がトランジスタＱ1 をグランド側
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１０）図１０は実施例１０を示すものである。
本実施例は、実施例３でトランジスタＱ1 が並列回路Ｌ
のマイナス側入力とダイオードブリッジＤＢのマイナス
出力側の間に挿入されていたのに対して、実施例８と同
様ダイオードブリッジＤＢのプラス出力と並列回路Ｌの
プラス側入力の間に挿入したものである。
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１０）図１０は実施例１０を示すものである。
本実施例は、実施例３でトランジスタＱ1 が並列回路Ｌ
のマイナス側入力とダイオードブリッジＤＢのマイナス
出力側の間に挿入されていたのに対して、実施例８と同
様ダイオードブリッジＤＢのプラス出力と並列回路Ｌの
プラス側入力の間に挿入したものである。
【００４４】実施例３がトランジスタＱ1 をグランド側
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１１）実施例１１を図１１に示す。本実施例
は、実施例４でトランジスタＱ1 が並列回路Ｌのマイナ
ス側入力とダイオードブリッジＤＢのマイナス出力側の
間に挿入されていたのに対して、実施例８と同様ダイオ
ードブリッジＤＢのプラス出力と並列回路Ｌのプラス側
入力の間に挿入したものである。
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１１）実施例１１を図１１に示す。本実施例
は、実施例４でトランジスタＱ1 が並列回路Ｌのマイナ
ス側入力とダイオードブリッジＤＢのマイナス出力側の
間に挿入されていたのに対して、実施例８と同様ダイオ
ードブリッジＤＢのプラス出力と並列回路Ｌのプラス側
入力の間に挿入したものである。
【００４５】実施例４がトランジスタＱ1 をグランド側
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１２）実施例１２を図１２に示す。本実施例
は、実施例５でトランジスタＱ1 が並列回路Ｌのマイナ
ス側入力とダイオードブリッジＤＢのマイナス出力側の
間に挿入されていたのに対して、実施例８と同様ダイオ
ードブリッジＤＢのプラス出力と並列回路Ｌのプラス側
入力の間に挿入したものである。
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１２）実施例１２を図１２に示す。本実施例
は、実施例５でトランジスタＱ1 が並列回路Ｌのマイナ
ス側入力とダイオードブリッジＤＢのマイナス出力側の
間に挿入されていたのに対して、実施例８と同様ダイオ
ードブリッジＤＢのプラス出力と並列回路Ｌのプラス側
入力の間に挿入したものである。
【００４６】実施例５がトランジスタＱ1 をグランド側
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１３）図１３は実施例１３を示すものである。
本実施例は、実施例６でトランジスタＱ1 が並列回路Ｌ
のマイナス側入力とダイオードブリッジＤＢのマイナス
出力側の間に挿入されていたのに対して、実施例８と同
様ダイオードブリッジＤＢのプラス出力と並列回路Ｌの
プラス側入力の間に挿入したものである。
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１３）図１３は実施例１３を示すものである。
本実施例は、実施例６でトランジスタＱ1 が並列回路Ｌ
のマイナス側入力とダイオードブリッジＤＢのマイナス
出力側の間に挿入されていたのに対して、実施例８と同
様ダイオードブリッジＤＢのプラス出力と並列回路Ｌの
プラス側入力の間に挿入したものである。
【００４７】実施例６がトランジスタＱ1 をグランド側
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１４）実施例１４を図１４に示す。本実施例
は、実施例７でトランジスタＱ1 が並列回路Ｌのマイナ
ス側入力とダイオードブリッジＤＢのマイナス出力側の
間に挿入されていたのに対して、実施例８と同様ダイオ
ードブリッジＤＢのプラス出力と並列回路Ｌのプラス側
入力の間に挿入したものである。
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１４）実施例１４を図１４に示す。本実施例
は、実施例７でトランジスタＱ1 が並列回路Ｌのマイナ
ス側入力とダイオードブリッジＤＢのマイナス出力側の
間に挿入されていたのに対して、実施例８と同様ダイオ
ードブリッジＤＢのプラス出力と並列回路Ｌのプラス側
入力の間に挿入したものである。
【００４８】実施例７がトランジスタＱ1 をグランド側
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１５）実施例１５を図１５に示す。本実施例
は、実施例１等と同様ＡＣ又はＤＣのいずれの電源入力
に対しても電源投入時にトランジスタＱ1 により突入電
流を抑制するものであるが、ＤＣ入力の場合には、実施
例１と同様、一定期間トランジスタＱ1 を活性領域で動
作させて突入電流を抑制し、この期間を過ぎると、トラ
ンジスタＱ1 を飽和領域で動作させてトランジスタＱ1
を完全にオンさせてロスを抑制する。
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１５）実施例１５を図１５に示す。本実施例
は、実施例１等と同様ＡＣ又はＤＣのいずれの電源入力
に対しても電源投入時にトランジスタＱ1 により突入電
流を抑制するものであるが、ＤＣ入力の場合には、実施
例１と同様、一定期間トランジスタＱ1 を活性領域で動
作させて突入電流を抑制し、この期間を過ぎると、トラ
ンジスタＱ1 を飽和領域で動作させてトランジスタＱ1
を完全にオンさせてロスを抑制する。
【００４９】一方、ＡＣ入力の場合には、これを全波整
流した脈流電圧Ｖｓを検出して、脈流電圧Ｖｓが予め設
定された閾値以下になると（トランジスタＱ1 を活性領
域に保つ一定期間内にあっても）、トランジスタＱ1 を
完全にオンさせるゼロクロススイッチング動作に切り換
えることに特徴がある。構成は、実施例１の抵抗Ｒ4 を
２つの直列抵抗Ｒ4 ，Ｒ5 に分割し、抵抗Ｒ5を短絡す
るようにフォトカプラＰＣ2 の出力を並列に接続する。
更に、ゼロクロス検出回路として、電源ＰＳと電源スイ
ッチＳＷの直列回路の両端間に、直列抵抗Ｒ1 0 ，Ｒ
1 1 を接続し、抵抗Ｒ1 0 とＲ1 1 の接続点から抵抗Ｒ
8 ，Ｒ9 の直列抵抗を介してダイオードブリッジＤＢの
マイナス出力に接続してゼロクロス電圧検出回路を形成
する。
流した脈流電圧Ｖｓを検出して、脈流電圧Ｖｓが予め設
定された閾値以下になると（トランジスタＱ1 を活性領
域に保つ一定期間内にあっても）、トランジスタＱ1 を
完全にオンさせるゼロクロススイッチング動作に切り換
えることに特徴がある。構成は、実施例１の抵抗Ｒ4 を
２つの直列抵抗Ｒ4 ，Ｒ5 に分割し、抵抗Ｒ5を短絡す
るようにフォトカプラＰＣ2 の出力を並列に接続する。
更に、ゼロクロス検出回路として、電源ＰＳと電源スイ
ッチＳＷの直列回路の両端間に、直列抵抗Ｒ1 0 ，Ｒ
1 1 を接続し、抵抗Ｒ1 0 とＲ1 1 の接続点から抵抗Ｒ
8 ，Ｒ9 の直列抵抗を介してダイオードブリッジＤＢの
マイナス出力に接続してゼロクロス電圧検出回路を形成
する。
【００５０】抵抗Ｒ8 ，Ｒ9 の接続点に基準電圧設定用
ツエナーダイオードＺＤのカソードを接続し、アノード
をスイッチング用ＮＰＮトランジスタＱ6 のベースに接
続し、トランジスタＱ6 のコレクタをダイオードブリッ
ジＤＢのプラス出力から抵抗Ｒ7 を介して接続して、ダ
イオードブリッジＤＢのプラス出力から抵抗Ｒ6 を介し
てフォトカプラＰＣ2 の入力のＬＥＤのアノードに接続
し、カソードをＮＰＮトランジスタＱ5 のコレクタに、
エミッタをダイオードブリッジＤＢのマイナス出力に接
続し、さらにトランジスタＱ6 のコレクタをトランジス
タＱ5 のベースに接続する。
ツエナーダイオードＺＤのカソードを接続し、アノード
をスイッチング用ＮＰＮトランジスタＱ6 のベースに接
続し、トランジスタＱ6 のコレクタをダイオードブリッ
ジＤＢのプラス出力から抵抗Ｒ7 を介して接続して、ダ
イオードブリッジＤＢのプラス出力から抵抗Ｒ6 を介し
てフォトカプラＰＣ2 の入力のＬＥＤのアノードに接続
し、カソードをＮＰＮトランジスタＱ5 のコレクタに、
エミッタをダイオードブリッジＤＢのマイナス出力に接
続し、さらにトランジスタＱ6 のコレクタをトランジス
タＱ5 のベースに接続する。
【００５１】抵抗Ｒ9 の両端電圧Ｖｓがツエナーダイオ
ードＺＤ及びトランジスタＱ6 のベース・エミッタ間電
圧ＶBEで設定される電圧よりも大きいときには、ツエナ
ーダイオードＺＤ、トランジスタＱ6 がオンしてトラン
ジスタＱ5 のベース・エミッタをＬレベルとするため、
トランジスタＱ5 がオフしてフォトカプラＰＣ2 もオフ
する。従って、キャパシタＣ1 は、Ｒ4 ＋Ｒ5 とＣ1 の
時定数で充電される。
ードＺＤ及びトランジスタＱ6 のベース・エミッタ間電
圧ＶBEで設定される電圧よりも大きいときには、ツエナ
ーダイオードＺＤ、トランジスタＱ6 がオンしてトラン
ジスタＱ5 のベース・エミッタをＬレベルとするため、
トランジスタＱ5 がオフしてフォトカプラＰＣ2 もオフ
する。従って、キャパシタＣ1 は、Ｒ4 ＋Ｒ5 とＣ1 の
時定数で充電される。
【００５２】図１６（ａ）に示すように、ＤＣ電源のと
きは、常に抵抗Ｒ9 の両端電圧Ｖｓがゼロクロス検出閾
値よりも高いため、実施例１と同様キャパシタＣ1 は常
に、Ｒ4 ＋Ｒ5 ，Ｃ1 の時定数で充電されて、トランジ
スタＱ4 がオフしている間はトランジスタＱ1 は活性領
域で動作して突入電流を抑制し、トランジスタＱ4 がオ
ンするまでキャパシタＣ1 が充電されると、トランジス
タＱ1 は完全にオンして、トランジスタＱ1 のロスを抑
制する。
きは、常に抵抗Ｒ9 の両端電圧Ｖｓがゼロクロス検出閾
値よりも高いため、実施例１と同様キャパシタＣ1 は常
に、Ｒ4 ＋Ｒ5 ，Ｃ1 の時定数で充電されて、トランジ
スタＱ4 がオフしている間はトランジスタＱ1 は活性領
域で動作して突入電流を抑制し、トランジスタＱ4 がオ
ンするまでキャパシタＣ1 が充電されると、トランジス
タＱ1 は完全にオンして、トランジスタＱ1 のロスを抑
制する。
【００５３】一方、図１６（ｂ）に以上、ＡＣ電源のと
きは、抵抗Ｒ9 の両端電圧Ｖｓがゼロクロス検出閾値よ
りも高いときは、トランジスタＱ6 がオンして、キャパ
シタＣ1 は、Ｒ4 ＋Ｒ5 ，Ｃ1 の時定数で充電される
が、抵抗Ｒ9 の両端電圧Ｖｓがゼロクロス検出閾値より
も低くなると、ツエナーダイオードＺＤ、トランジスタ
Ｑ6 がオフして、トランジスタＱ5 がオンすることによ
りフォトカプラＰＣ2 がオンして、キャパシタＣ1 は抵
抗Ｒ4 ，キャパシタＣ1 の時定数で充電される。
きは、抵抗Ｒ9 の両端電圧Ｖｓがゼロクロス検出閾値よ
りも高いときは、トランジスタＱ6 がオンして、キャパ
シタＣ1 は、Ｒ4 ＋Ｒ5 ，Ｃ1 の時定数で充電される
が、抵抗Ｒ9 の両端電圧Ｖｓがゼロクロス検出閾値より
も低くなると、ツエナーダイオードＺＤ、トランジスタ
Ｑ6 がオフして、トランジスタＱ5 がオンすることによ
りフォトカプラＰＣ2 がオンして、キャパシタＣ1 は抵
抗Ｒ4 ，キャパシタＣ1 の時定数で充電される。
【００５４】抵抗Ｒ4 が抵抗Ｒ5 よりも十分小さいとキ
ャパシタＣ1 は急速に充電されてトランジスタＱ4 をオ
ンし、トランジスタＱ1 は直ちに飽和領域に移行する。
以上のように、ＤＣ電源では実施例１と同様に一定期間
トランジスタＱ1 が活性領域で動作し、突入電流を抑制
し、ＡＣ電源ではゼロクロスすると直ちに飽和領域に移
行することによって、トランジスタＱ1 が活性領域で動
作する期間を短縮し、キャパシタＣ0 の充電時間を短縮
することができる。
ャパシタＣ1 は急速に充電されてトランジスタＱ4 をオ
ンし、トランジスタＱ1 は直ちに飽和領域に移行する。
以上のように、ＤＣ電源では実施例１と同様に一定期間
トランジスタＱ1 が活性領域で動作し、突入電流を抑制
し、ＡＣ電源ではゼロクロスすると直ちに飽和領域に移
行することによって、トランジスタＱ1 が活性領域で動
作する期間を短縮し、キャパシタＣ0 の充電時間を短縮
することができる。
【００５５】（実施例１６）図１７に実施例１６を示
す。本実施例は、実施例１５でトランジスタＱ1 が並列
回路Ｌのマイナス側入力とダイオードブリッジＤＢのマ
イナス出力側の間に挿入されていたのに対して、実施例
８と同様ダイオードブリッジＤＢのプラス出力と並列回
路Ｌのプラス側入力の間に挿入したものである。
す。本実施例は、実施例１５でトランジスタＱ1 が並列
回路Ｌのマイナス側入力とダイオードブリッジＤＢのマ
イナス出力側の間に挿入されていたのに対して、実施例
８と同様ダイオードブリッジＤＢのプラス出力と並列回
路Ｌのプラス側入力の間に挿入したものである。
【００５６】実施例１５がトランジスタＱ1 をグランド
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 はダイオードブリッジＤＢの２
次側の高圧側に入っているため、グランド電位が変動し
ないという特徴がある。 （実施例１７）図１８及び図１９は実施例１７を示すも
のである。本実施例は、実施例１等と同様ＡＣ又はＤＣ
のいずれの電源入力に対しても電源投入時にトランジス
タＱ1により突入電流を抑制するものであるが、トラン
ジスタＱ1 が飽和領域に移行後は、チョッパ動作を行わ
せて、ＡＣ電源時に入力電流歪みを防止したり、降圧チ
ョッパの働きをさせることに特徴がある。
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 はダイオードブリッジＤＢの２
次側の高圧側に入っているため、グランド電位が変動し
ないという特徴がある。 （実施例１７）図１８及び図１９は実施例１７を示すも
のである。本実施例は、実施例１等と同様ＡＣ又はＤＣ
のいずれの電源入力に対しても電源投入時にトランジス
タＱ1により突入電流を抑制するものであるが、トラン
ジスタＱ1 が飽和領域に移行後は、チョッパ動作を行わ
せて、ＡＣ電源時に入力電流歪みを防止したり、降圧チ
ョッパの働きをさせることに特徴がある。
【００５７】構成は、実施例１の回路に降圧チョッパ動
作をさせるため、ダイオードブリッジＤＢのプラス出力
と並列回路Ｌの間にインダクタＬ1 を、また、電流帰還
経路を確保するためインダクタＬ1 と平滑キャパシタＣ
0 の直列回路に並列にトランジスタＱ1 とキャパシタＣ
0 の接続点側をアノードとしてダイオードＤ3 を挿入し
ている。
作をさせるため、ダイオードブリッジＤＢのプラス出力
と並列回路Ｌの間にインダクタＬ1 を、また、電流帰還
経路を確保するためインダクタＬ1 と平滑キャパシタＣ
0 の直列回路に並列にトランジスタＱ1 とキャパシタＣ
0 の接続点側をアノードとしてダイオードＤ3 を挿入し
ている。
【００５８】さらに、トランジスタＱ1 のベースにＣ0
をトランジスタＱ1 のエミッタにエミッタを接続するＮ
ＰＮトランジスタＱ7 を接続し、トランジスタＱ7 のベ
ースにインバータゲートＮＯＴ1 を介してタイマーＩＣ
1 （例えば、５５５等で構成されるタイマーＩＣ）とタ
イマーＩＣ2 及びインバータゲートＮＯＴ2 、抵抗Ｒ 8
〜Ｒ1 1 により構成されるチョッパ制御回路を接続す
る。
をトランジスタＱ1 のエミッタにエミッタを接続するＮ
ＰＮトランジスタＱ7 を接続し、トランジスタＱ7 のベ
ースにインバータゲートＮＯＴ1 を介してタイマーＩＣ
1 （例えば、５５５等で構成されるタイマーＩＣ）とタ
イマーＩＣ2 及びインバータゲートＮＯＴ2 、抵抗Ｒ 8
〜Ｒ1 1 により構成されるチョッパ制御回路を接続す
る。
【００５９】電源投入時にトランジスタＱ4 がオフして
いるため、トランジスタＱ4 のコレクタにインバータゲ
ートＮＯＴ2 を介して接続されるタイマーＩＣ2 （タイ
マーＩＣによる無安定マルチバイブレータ回路）のＲＥ
ＳＥＴ端子がＬレベルになる。従って、タイマーＩＣ2
の出力がＬレベルとなり、タイマーＩＣ1 （タイマーＩ
ＣによるＰＷＭ回路）の出力がＨレベルとなるため、ト
ランジスタＱ7 がオフしてトランジスタＱ1 ，Ｑ2 のカ
レントミラー回路によりトランジスタＱ1 は活性領域で
動作して突入電流を抑制する。
いるため、トランジスタＱ4 のコレクタにインバータゲ
ートＮＯＴ2 を介して接続されるタイマーＩＣ2 （タイ
マーＩＣによる無安定マルチバイブレータ回路）のＲＥ
ＳＥＴ端子がＬレベルになる。従って、タイマーＩＣ2
の出力がＬレベルとなり、タイマーＩＣ1 （タイマーＩ
ＣによるＰＷＭ回路）の出力がＨレベルとなるため、ト
ランジスタＱ7 がオフしてトランジスタＱ1 ，Ｑ2 のカ
レントミラー回路によりトランジスタＱ1 は活性領域で
動作して突入電流を抑制する。
【００６０】トランジスタＱ4 のオン後は、タイマーＩ
Ｃ2 のＲＥＳＥＴ端子はＨレベルとなり、トリガ信号を
発生し、タイマーＩＣ1 が動作する。タイマーＩＣ1 の
出力がＨレベルとなる期間は、抵抗Ｒ8 〜Ｒ1 1 による
電源電圧検出回路の電圧値に比例する。このタイマーＩ
Ｃ1 の出力がＨレベルのときトランジスタＱ7 はオフし
ているため、トランジスタＱ1 は飽和領域で完全にオン
する。一方、タイマーＩＣ1 の出力がＬレベルのとき、
トランジスタＱ7 がオンしてトランジスタＱ1 は完全に
オフする。
Ｃ2 のＲＥＳＥＴ端子はＨレベルとなり、トリガ信号を
発生し、タイマーＩＣ1 が動作する。タイマーＩＣ1 の
出力がＨレベルとなる期間は、抵抗Ｒ8 〜Ｒ1 1 による
電源電圧検出回路の電圧値に比例する。このタイマーＩ
Ｃ1 の出力がＨレベルのときトランジスタＱ7 はオフし
ているため、トランジスタＱ1 は飽和領域で完全にオン
する。一方、タイマーＩＣ1 の出力がＬレベルのとき、
トランジスタＱ7 がオンしてトランジスタＱ1 は完全に
オフする。
【００６１】従って、トランジスタＱ1 は電源電圧値に
比例したＰＷＭ動作をするため、負荷電流も入力電圧波
形に比例して、インダクタＬ1 、ダイオードＤ3 、キャ
パシタＣ0 ，Ｃ1 による降圧チョッパ回路が入力電流歪
みを抑える。ＤＣ電源の場合には、タイマーＩＣ1 のオ
ンデューティを調節することにより、降圧チョッパとし
て動作させることができる。
比例したＰＷＭ動作をするため、負荷電流も入力電圧波
形に比例して、インダクタＬ1 、ダイオードＤ3 、キャ
パシタＣ0 ，Ｃ1 による降圧チョッパ回路が入力電流歪
みを抑える。ＤＣ電源の場合には、タイマーＩＣ1 のオ
ンデューティを調節することにより、降圧チョッパとし
て動作させることができる。
【００６２】（実施例１８）実施例１８を図２０及び図
２１に示す。本実施例は、実施例１７と同様、ＡＣ又は
ＤＣのいずれの電源入力に対して電源投入時の突入電流
抑制素子であるトランジスタＱ1 がチョッパ用素子を兼
用するものであるが、実施例１７では、トランジスタＱ
1 が飽和領域で動作し始めると同時にスイッチング動作
を始めるように設計してあったのに対して、本実施例で
は、電源投入時に活性領域で動作させながらチョッパ動
作をさせるものである。
２１に示す。本実施例は、実施例１７と同様、ＡＣ又は
ＤＣのいずれの電源入力に対して電源投入時の突入電流
抑制素子であるトランジスタＱ1 がチョッパ用素子を兼
用するものであるが、実施例１７では、トランジスタＱ
1 が飽和領域で動作し始めると同時にスイッチング動作
を始めるように設計してあったのに対して、本実施例で
は、電源投入時に活性領域で動作させながらチョッパ動
作をさせるものである。
【００６３】実施例１７のタイマーＩＣ2 が電源投入時
にＲＥＳＥＴ端子をＬレベルに保ってトランジスタＱ7
をオフさせていたのに対して、本実施例では、電源投入
時からすぐにトランジスタＱ7 をＰＷＭスイッチング動
作させる。従って、トランジスタＱ1 とＱ2 がカレント
ミラー回路を形成しているときには、トランジスタＱ7
がオフ時にはトランジスタＱ1 は活性領域で動作して突
入電流を抑制し、トランジスタＱ7 がオンするとトラン
ジスタＱ1 がオフする。
にＲＥＳＥＴ端子をＬレベルに保ってトランジスタＱ7
をオフさせていたのに対して、本実施例では、電源投入
時からすぐにトランジスタＱ7 をＰＷＭスイッチング動
作させる。従って、トランジスタＱ1 とＱ2 がカレント
ミラー回路を形成しているときには、トランジスタＱ7
がオフ時にはトランジスタＱ1 は活性領域で動作して突
入電流を抑制し、トランジスタＱ7 がオンするとトラン
ジスタＱ1 がオフする。
【００６４】従って、実施例１７のようにトランジスタ
Ｑ1 が常に活性領域で突入電流を抑制しているに対し
て、本実施例では、オンデューティを調節することによ
り、単位時間当たりの素子の消費電力を軽減することが
できる。回路設計上一般にトランジスタＱ1 の許容損失
は突入電流を抑制する時の消費電力により規定されてし
まうが、本実施例の回路では、トランジスタＱ1 として
より許容損失の小さい素子を使うことが可能となる。
Ｑ1 が常に活性領域で突入電流を抑制しているに対し
て、本実施例では、オンデューティを調節することによ
り、単位時間当たりの素子の消費電力を軽減することが
できる。回路設計上一般にトランジスタＱ1 の許容損失
は突入電流を抑制する時の消費電力により規定されてし
まうが、本実施例の回路では、トランジスタＱ1 として
より許容損失の小さい素子を使うことが可能となる。
【００６５】（実施例１９）実施例１９を図２２に示
す。本実施例は実施例１７がＡＣ電源、ＤＣ電源のどち
らでも適用可能とするために、電源と負荷の間にダイオ
ードブリッジＤＢを挿入したのに対して、ＤＣ電源のみ
を対象としてダイオードブリッジＤＢを省略したもので
ある。
す。本実施例は実施例１７がＡＣ電源、ＤＣ電源のどち
らでも適用可能とするために、電源と負荷の間にダイオ
ードブリッジＤＢを挿入したのに対して、ＤＣ電源のみ
を対象としてダイオードブリッジＤＢを省略したもので
ある。
【００６６】動作は実施例１７と同様に電源スイッチＳ
Ｗを投入後、一定期間トランジスタＱ1 は活性領域で動
作して突入電流を抑制し、その後、トランジスタＱ1 は
スイッチング動作をして降圧チョッパとして動作する。 （実施例２０）実施例２０を図２３に示す。本実施例は
実施例１８がＡＣ電源、ＤＣ電源のどちらでも適用可能
とするために、電源と負荷の間にダイオードブリッジＤ
Ｂを挿入したのに対して、ＤＣ電源のみを対象としてダ
イオードブリッジＤＢを省略したものである。
Ｗを投入後、一定期間トランジスタＱ1 は活性領域で動
作して突入電流を抑制し、その後、トランジスタＱ1 は
スイッチング動作をして降圧チョッパとして動作する。 （実施例２０）実施例２０を図２３に示す。本実施例は
実施例１８がＡＣ電源、ＤＣ電源のどちらでも適用可能
とするために、電源と負荷の間にダイオードブリッジＤ
Ｂを挿入したのに対して、ＤＣ電源のみを対象としてダ
イオードブリッジＤＢを省略したものである。
【００６７】動作は実施例１８と同様に電源スイッチＳ
Ｗを投入後、一定期間トランジスタＱ1 は活性領域で動
作して突入電流を抑制すると同時にチョッパとして働
き、トランジスタＱ1 の単位時間当たりの損失を抑制
し、その後、トランジスタＱ1 はスイッチング動作をし
て降圧チョッパとして動作する。 （実施例２１）図２４に実施例２１を示す。本実施例
は、実施例１７でトランジスタＱ1 が並列回路Ｌのマイ
ナス側入力とダイオードブリッジＤＢのマイナス出力側
の間に挿入されていたのに対して、実施例８と同様ダイ
オードブリッジＤＢのプラス出力と並列回路Ｌのプラス
側入力の間に挿入したものである。
Ｗを投入後、一定期間トランジスタＱ1 は活性領域で動
作して突入電流を抑制すると同時にチョッパとして働
き、トランジスタＱ1 の単位時間当たりの損失を抑制
し、その後、トランジスタＱ1 はスイッチング動作をし
て降圧チョッパとして動作する。 （実施例２１）図２４に実施例２１を示す。本実施例
は、実施例１７でトランジスタＱ1 が並列回路Ｌのマイ
ナス側入力とダイオードブリッジＤＢのマイナス出力側
の間に挿入されていたのに対して、実施例８と同様ダイ
オードブリッジＤＢのプラス出力と並列回路Ｌのプラス
側入力の間に挿入したものである。
【００６８】実施例１７がトランジスタＱ1 をグランド
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 はダイオードブリッジＤＢの２
次側の高圧側に入っているため、グランド電位が変動し
ないという特徴がある。 （実施例２２）実施例２２を図２５に示す。本実施例
は、実施例１８でトランジスタＱ1 が並列回路Ｌのマイ
ナス側入力とダイオードブリッジＤＢのマイナス出力側
の間に挿入されていたのに対して、実施例８と同様ダイ
オードブリッジＤＢのプラス出力と並列回路Ｌのプラス
側入力の間に挿入したものである。
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 はダイオードブリッジＤＢの２
次側の高圧側に入っているため、グランド電位が変動し
ないという特徴がある。 （実施例２２）実施例２２を図２５に示す。本実施例
は、実施例１８でトランジスタＱ1 が並列回路Ｌのマイ
ナス側入力とダイオードブリッジＤＢのマイナス出力側
の間に挿入されていたのに対して、実施例８と同様ダイ
オードブリッジＤＢのプラス出力と並列回路Ｌのプラス
側入力の間に挿入したものである。
【００６９】実施例１８がトランジスタＱ1 をグランド
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 はダイオードブリッジＤＢの２
次側の高圧側に入っているため、グランド電位が変動し
ないという特徴がある。 （実施例２３）実施例２３を図２６に示す。本実施例
は、実施例１９でトランジスタＱ1 が並列回路Ｌのマイ
ナス側入力とダイオードブリッジＤＢのマイナス出力側
の間に挿入されていたのに対して、実施例８と同様ダイ
オードブリッジＤＢのプラス出力と並列回路Ｌのプラス
側入力の間に挿入したものである。
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 はダイオードブリッジＤＢの２
次側の高圧側に入っているため、グランド電位が変動し
ないという特徴がある。 （実施例２３）実施例２３を図２６に示す。本実施例
は、実施例１９でトランジスタＱ1 が並列回路Ｌのマイ
ナス側入力とダイオードブリッジＤＢのマイナス出力側
の間に挿入されていたのに対して、実施例８と同様ダイ
オードブリッジＤＢのプラス出力と並列回路Ｌのプラス
側入力の間に挿入したものである。
【００７０】実施例１９がトランジスタＱ1 をグランド
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 はダイオードブリッジＤＢの２
次側の高圧側に入っているため、グランド電位が変動し
ないという特徴がある。 （実施例２４）図２７に実施例２４を示す。本実施例
は、実施例２０でトランジスタＱ1 が並列回路Ｌのマイ
ナス側入力とダイオードブリッジＤＢのマイナス出力側
の間に挿入されていたのに対して、実施例８と同様ダイ
オードブリッジＤＢのプラス出力と並列回路Ｌのプラス
側入力の間に挿入したものである。
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 はダイオードブリッジＤＢの２
次側の高圧側に入っているため、グランド電位が変動し
ないという特徴がある。 （実施例２４）図２７に実施例２４を示す。本実施例
は、実施例２０でトランジスタＱ1 が並列回路Ｌのマイ
ナス側入力とダイオードブリッジＤＢのマイナス出力側
の間に挿入されていたのに対して、実施例８と同様ダイ
オードブリッジＤＢのプラス出力と並列回路Ｌのプラス
側入力の間に挿入したものである。
【００７１】実施例２０がトランジスタＱ1 をグランド
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 はダイオードブリッジＤＢの２
次側の高圧側に入っているため、グランド電位が変動し
ないという特徴がある。以上、実施例１７から２４ま
で、トランジスタＱ1 は電源投入後、一定時間経過後に
活性領域から飽和領域へ移行する例を示したが、いずれ
の実施例においても、実施例３等と同様入力電流値によ
り移行するタイミングを変えたり、実施例６等同様電源
電圧とキャパシタ電圧の差により移行するタイミングを
決めることもできる。
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 はダイオードブリッジＤＢの２
次側の高圧側に入っているため、グランド電位が変動し
ないという特徴がある。以上、実施例１７から２４ま
で、トランジスタＱ1 は電源投入後、一定時間経過後に
活性領域から飽和領域へ移行する例を示したが、いずれ
の実施例においても、実施例３等と同様入力電流値によ
り移行するタイミングを変えたり、実施例６等同様電源
電圧とキャパシタ電圧の差により移行するタイミングを
決めることもできる。
【００７２】更に、実施例１から２４までの全ての実施
例において、トランジスタＱ1 としてバイポーラトラン
ジスタにより説明を行ったが、ＭＯＳＦＥＴやＩＧＢＴ
等を用いることができる。なお、ＭＯＳＦＥＴを用いた
場合、実施例１から２４の実施例の説明中、活性領域を
飽和領域、飽和領域を非飽和領域と読み換えるものとす
る。
例において、トランジスタＱ1 としてバイポーラトラン
ジスタにより説明を行ったが、ＭＯＳＦＥＴやＩＧＢＴ
等を用いることができる。なお、ＭＯＳＦＥＴを用いた
場合、実施例１から２４の実施例の説明中、活性領域を
飽和領域、飽和領域を非飽和領域と読み換えるものとす
る。
【００７３】また、いずれの負荷についても突入電流の
原因となる平滑キャパシタを含む機器であれば、いずれ
の負荷においても本発明を適用できることはもちろんで
ある。
原因となる平滑キャパシタを含む機器であれば、いずれ
の負荷においても本発明を適用できることはもちろんで
ある。
【００７４】
【発明の効果】本発明によれば、交流電源を整流した脈
流あるいは直流電源と、平滑キャパシタを含む負荷回路
との間に制御端子を有し完全にオンする領域とそうでな
い領域を有する半導体素子を挿入し、上記半導体素子を
制御する制御回路とからなる電源回路において、電源投
入後、設定期間上記半導体素子を完全にオンしない領域
で動作させて負荷に流れ込む電流を設定値以下に抑制す
る突入電流抑制期間を有し、突入電流抑制期間を越える
と上記半導体素子を完全にオンする領域で動作させる制
御手段を設けたものであるから、交流電源、直流電源い
ずれの電源入力に対しても電源投入時に平滑キャパシタ
に流入する突入電流を抑制することができる。さらに、
大型の抵抗素子が不要で、信頼性の確保、機器の小型化
及びコストダウンが可能となるという効果を奏するもの
である。
流あるいは直流電源と、平滑キャパシタを含む負荷回路
との間に制御端子を有し完全にオンする領域とそうでな
い領域を有する半導体素子を挿入し、上記半導体素子を
制御する制御回路とからなる電源回路において、電源投
入後、設定期間上記半導体素子を完全にオンしない領域
で動作させて負荷に流れ込む電流を設定値以下に抑制す
る突入電流抑制期間を有し、突入電流抑制期間を越える
と上記半導体素子を完全にオンする領域で動作させる制
御手段を設けたものであるから、交流電源、直流電源い
ずれの電源入力に対しても電源投入時に平滑キャパシタ
に流入する突入電流を抑制することができる。さらに、
大型の抵抗素子が不要で、信頼性の確保、機器の小型化
及びコストダウンが可能となるという効果を奏するもの
である。
【００７５】また、請求項２においては、上記突入電流
抑制期間を、負荷に流れ込む電流値が設定値以上の時で
あるとしていることで、半導体素子が完全にオンしない
領域で動作させて突入電流を抑制し、設定値以下の時は
半導体素子は完全にオンする領域で動作させて、半導体
素子のロスを抑制することができる。更に、請求項３に
おいては、上記突入電流抑制期間を、上記電源電圧と上
記平滑キャパシタとの電圧差が設定値以上の時であると
していることにより、負荷が変動して突入電流の流れる
期間が変化するような場合にも対応が可能となり、ま
た、負荷電流を抑制する期間を必要最小限に制御するこ
とができる。
抑制期間を、負荷に流れ込む電流値が設定値以上の時で
あるとしていることで、半導体素子が完全にオンしない
領域で動作させて突入電流を抑制し、設定値以下の時は
半導体素子は完全にオンする領域で動作させて、半導体
素子のロスを抑制することができる。更に、請求項３に
おいては、上記突入電流抑制期間を、上記電源電圧と上
記平滑キャパシタとの電圧差が設定値以上の時であると
していることにより、負荷が変動して突入電流の流れる
期間が変化するような場合にも対応が可能となり、ま
た、負荷電流を抑制する期間を必要最小限に制御するこ
とができる。
【００７６】また、請求項４では、上記電源電圧が脈流
電圧であり、この電圧がゼロボルト付近の設定電圧にな
るときには、上記半導体素子が上記突入電流抑制期間内
であっても完全にオンする領域に移行させるようにして
いることで、直流電源では実施例１と同様に一定期間半
導体素子が完全にオンしない活性領域で動作し、突入電
流を抑制し、交流電源ではゼロクロスすると直ちに完全
にオンさせる飽和領域に移行することによって、半導体
素子が活性領域で動作する期間を短縮し、平滑用キャパ
シタの充電時間を短縮することができる。
電圧であり、この電圧がゼロボルト付近の設定電圧にな
るときには、上記半導体素子が上記突入電流抑制期間内
であっても完全にオンする領域に移行させるようにして
いることで、直流電源では実施例１と同様に一定期間半
導体素子が完全にオンしない活性領域で動作し、突入電
流を抑制し、交流電源ではゼロクロスすると直ちに完全
にオンさせる飽和領域に移行することによって、半導体
素子が活性領域で動作する期間を短縮し、平滑用キャパ
シタの充電時間を短縮することができる。
【００７７】また、請求項５においては、上記半導体素
子がチョッパ回路のスイッチング素子を兼ねたものであ
るから、半導体素子が飽和領域に移行後は、チョッパ動
作を行わせて、交流電源時に入力電流歪みを防止した
り、チョッパの働きをさせることができる。
子がチョッパ回路のスイッチング素子を兼ねたものであ
るから、半導体素子が飽和領域に移行後は、チョッパ動
作を行わせて、交流電源時に入力電流歪みを防止した
り、チョッパの働きをさせることができる。
【図１】本発明の実施例１の突入電流抑制回路の具体回
路図である。
路図である。
【図２】同上の実施例２の突入電流抑制回路の具体回路
図である。
図である。
【図３】同上の実施例３の突入電流抑制回路の具体回路
図である。
図である。
【図４】同上の実施例４の突入電流抑制回路の具体回路
図である。
図である。
【図５】同上の実施例５の突入電流抑制回路の具体回路
図である。
図である。
【図６】同上の実施例６の突入電流抑制回路の具体回路
図である。
図である。
【図７】同上の実施例７の突入電流抑制回路の具体回路
図である。
図である。
【図８】同上の実施例８の突入電流抑制回路の具体回路
図である。
図である。
【図９】同上の実施例９の突入電流抑制回路の具体回路
図である。
図である。
【図１０】同上の実施例１０の突入電流抑制回路の具体
回路図である。
回路図である。
【図１１】同上の実施例１１の突入電流抑制回路の具体
回路図である。
回路図である。
【図１２】同上の実施例１２の突入電流抑制回路の具体
回路図である。
回路図である。
【図１３】同上の実施例１３の突入電流抑制回路の具体
回路図である。
回路図である。
【図１４】同上の実施例１４の突入電流抑制回路の具体
回路図である。
回路図である。
【図１５】同上の実施例１５の突入電流抑制回路の具体
回路図である。
回路図である。
【図１６】同上の図１５の動作説明図である。
【図１７】同上の実施例１６の突入電流抑制回路の具体
回路図である。
回路図である。
【図１８】同上の実施例１７の突入電流抑制回路の具体
回路図である。
回路図である。
【図１９】同上の図１８の動作説明図である。
【図２０】同上の実施例１８の突入電流抑制回路の具体
回路図である。
回路図である。
【図２１】同上の図２０の動作説明図である。
【図２２】同上の実施例１９の突入電流抑制回路の具体
回路図である。
回路図である。
【図２３】同上の実施例２０の突入電流抑制回路の具体
回路図である。
回路図である。
【図２４】同上の実施例２１の突入電流抑制回路の具体
回路図である。
回路図である。
【図２５】同上の実施例２２の突入電流抑制回路の具体
回路図である。
回路図である。
【図２６】同上の実施例２３の突入電流抑制回路の具体
回路図である。
回路図である。
【図２７】同上の実施例２４の突入電流抑制回路の具体
回路図である。
回路図である。
【図２８】第１の従来例の突入電流抑制回路の具体回路
図である。
図である。
【図２９】第２の従来例の突入電流抑制回路の具体回路
図である。
図である。
ＰＳ 電源 ＤＢ ダイオードブリッジ Ｌ 並列回路 Ｚ 負荷 Ｃ0 平滑用キャパシタ Ｑ1 トランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】（実施例６）図６は実施例６を示すもので
ある。実施例１が電源投入後、キャパシタＣ1 、抵抗Ｒ
4 の時定数で決まる一定期間トランジスタＱ1 が突入電
流を抑制し、それ以降はトランジスタＱ1 が完全にオン
するのに対して、本実施例は、突入電流の大きさがキャ
パシタに印加される電圧と相関があることに着目して、
電源からの入力電圧Ｖｉｎと平滑用キャパシタＣ0 の電
圧ＶC0の差電圧（従って、トランジスタＱ1 のコレクタ
・エミッタ間電圧ＶCE1 ）を検出する手段を備えて、上
記電圧ＶCE1 が設定値を越えると、トランジスタＱ1 が
活性領域で動作して突入電流を抑制し、設定値以下の時
には、トランジスタＱ1 は飽和領域で動作してロスを抑
制するように動作することに特徴がある。
ある。実施例１が電源投入後、キャパシタＣ1 、抵抗Ｒ
4 の時定数で決まる一定期間トランジスタＱ1 が突入電
流を抑制し、それ以降はトランジスタＱ1 が完全にオン
するのに対して、本実施例は、突入電流の大きさがキャ
パシタに印加される電圧と相関があることに着目して、
電源からの入力電圧Ｖｉｎと平滑用キャパシタＣ0 の電
圧ＶC0の差電圧（従って、トランジスタＱ1 のコレクタ
・エミッタ間電圧ＶCE1 ）を検出する手段を備えて、上
記電圧ＶCE1 が設定値を越えると、トランジスタＱ1 が
活性領域で動作して突入電流を抑制し、設定値以下の時
には、トランジスタＱ1 は飽和領域で動作してロスを抑
制するように動作することに特徴がある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】実施例１のトランジスタＱ1 をグランド側
に接続したためグランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例９）実施例９を図９に示す。本実施例は、実施
例２でトランジスタＱ1 が並列回路Ｌのマイナス側入力
と直流電源Ｅのマイナス出力側の間に挿入されていたの
に対して、実施例８と同様直流電源Ｅのプラス出力と並
列回路Ｌのプラス側入力の間に挿入したものである。
に接続したためグランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例９）実施例９を図９に示す。本実施例は、実施
例２でトランジスタＱ1 が並列回路Ｌのマイナス側入力
と直流電源Ｅのマイナス出力側の間に挿入されていたの
に対して、実施例８と同様直流電源Ｅのプラス出力と並
列回路Ｌのプラス側入力の間に挿入したものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】実施例２がトランジスタＱ1 をグランド側
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 は直流電源Ｅのプラス側に入って
いるため、グランド電位が変動しないという特徴があ
る。 （実施例１０）図１０は実施例１０を示すものである。
本実施例は、実施例３でトランジスタＱ1 が並列回路Ｌ
のマイナス側入力とダイオードブリッジＤＢのマイナス
出力側の間に挿入されていたのに対して、実施例８と同
様ダイオードブリッジＤＢのプラス出力と並列回路Ｌの
プラス側入力の間に挿入したものである。
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 は直流電源Ｅのプラス側に入って
いるため、グランド電位が変動しないという特徴があ
る。 （実施例１０）図１０は実施例１０を示すものである。
本実施例は、実施例３でトランジスタＱ1 が並列回路Ｌ
のマイナス側入力とダイオードブリッジＤＢのマイナス
出力側の間に挿入されていたのに対して、実施例８と同
様ダイオードブリッジＤＢのプラス出力と並列回路Ｌの
プラス側入力の間に挿入したものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】実施例３がトランジスタＱ1 をグランド側
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１１）実施例１１を図１１に示す。本実施例
は、実施例４でトランジスタＱ1 が並列回路Ｌのマイナ
ス側入力と直流電源Ｅのマイナス出力側の間に挿入され
ていたのに対して、実施例８と同様直流電源Ｅのプラス
出力と並列回路Ｌのプラス側入力の間に挿入したもので
ある。
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１１）実施例１１を図１１に示す。本実施例
は、実施例４でトランジスタＱ1 が並列回路Ｌのマイナ
ス側入力と直流電源Ｅのマイナス出力側の間に挿入され
ていたのに対して、実施例８と同様直流電源Ｅのプラス
出力と並列回路Ｌのプラス側入力の間に挿入したもので
ある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】実施例４がトランジスタＱ1 をグランド側
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 は直流電源Ｅのプラス側に入って
いるため、グランド電位が変動しないという特徴があ
る。 （実施例１２）実施例１２を図１２に示す。本実施例
は、実施例５でトランジスタＱ1 が並列回路Ｌのマイナ
ス側入力とダイオードブリッジＤＢのマイナス出力側の
間に挿入されていたのに対して、実施例８と同様ダイオ
ードブリッジＤＢのプラス出力と並列回路Ｌのプラス側
入力の間に挿入したものである。
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 は直流電源Ｅのプラス側に入って
いるため、グランド電位が変動しないという特徴があ
る。 （実施例１２）実施例１２を図１２に示す。本実施例
は、実施例５でトランジスタＱ1 が並列回路Ｌのマイナ
ス側入力とダイオードブリッジＤＢのマイナス出力側の
間に挿入されていたのに対して、実施例８と同様ダイオ
ードブリッジＤＢのプラス出力と並列回路Ｌのプラス側
入力の間に挿入したものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】実施例６がトランジスタＱ1 をグランド側
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１４）実施例１４を図１４に示す。本実施例
は、実施例７でトランジスタＱ1 が並列回路Ｌのマイナ
ス側入力と直流電源Ｅのマイナス出力側の間に挿入され
ていたのに対して、実施例８と同様直流電源Ｅのプラス
出力と並列回路Ｌのプラス側入力の間に挿入したもので
ある。
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 はダイオードブリッジＤＢの２次
側の高圧側に入っているため、グランド電位が変動しな
いという特徴がある。 （実施例１４）実施例１４を図１４に示す。本実施例
は、実施例７でトランジスタＱ1 が並列回路Ｌのマイナ
ス側入力と直流電源Ｅのマイナス出力側の間に挿入され
ていたのに対して、実施例８と同様直流電源Ｅのプラス
出力と並列回路Ｌのプラス側入力の間に挿入したもので
ある。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】実施例７がトランジスタＱ1 をグランド側
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 は直流電源Ｅのプラス側に入って
いるため、グランド電位が変動しないという特徴があ
る。 （実施例１５）実施例１５を図１５に示す。本実施例
は、実施例１等と同様ＡＣ又はＤＣのいずれの電源入力
に対しても電源投入時にトランジスタＱ1 により突入電
流を抑制するものであるが、ＤＣ入力の場合には、実施
例１と同様、一定期間トランジスタＱ1 を活性領域で動
作させて突入電流を抑制し、この期間を過ぎると、トラ
ンジスタＱ1 を飽和領域で動作させてトランジスタＱ1
を完全にオンさせてロスを抑制する。
に接続したため、グランド電位が変動するが、本実施例
は、トランジスタＱ1 は直流電源Ｅのプラス側に入って
いるため、グランド電位が変動しないという特徴があ
る。 （実施例１５）実施例１５を図１５に示す。本実施例
は、実施例１等と同様ＡＣ又はＤＣのいずれの電源入力
に対しても電源投入時にトランジスタＱ1 により突入電
流を抑制するものであるが、ＤＣ入力の場合には、実施
例１と同様、一定期間トランジスタＱ1 を活性領域で動
作させて突入電流を抑制し、この期間を過ぎると、トラ
ンジスタＱ1 を飽和領域で動作させてトランジスタＱ1
を完全にオンさせてロスを抑制する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】図１６（ｂ）に示すように、ＤＣ電源のと
きは、常に抵抗Ｒ9 の両端電圧Ｖｓがゼロクロス検出閾
値よりも高いため、実施例１と同様キャパシタＣ1 は常
に、Ｒ4 ＋Ｒ5 ，Ｃ1 の時定数で充電されて、トランジ
スタＱ4 がオフしている間はトランジスタＱ1 は活性領
域で動作して突入電流を抑制し、トランジスタＱ4 がオ
ンするまでキャパシタＣ1 が充電されると、トランジス
タＱ1 は完全にオンして、トランジスタＱ1 のロスを抑
制する。
きは、常に抵抗Ｒ9 の両端電圧Ｖｓがゼロクロス検出閾
値よりも高いため、実施例１と同様キャパシタＣ1 は常
に、Ｒ4 ＋Ｒ5 ，Ｃ1 の時定数で充電されて、トランジ
スタＱ4 がオフしている間はトランジスタＱ1 は活性領
域で動作して突入電流を抑制し、トランジスタＱ4 がオ
ンするまでキャパシタＣ1 が充電されると、トランジス
タＱ1 は完全にオンして、トランジスタＱ1 のロスを抑
制する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】一方、図１６（ａ）に示すように、ＡＣ電
源のときは、抵抗Ｒ9 の両端電圧Ｖｓがゼロクロス検出
閾値よりも高いときは、トランジスタＱ6 がオンして、
キャパシタＣ1 は、Ｒ4 ＋Ｒ5 ，Ｃ1 の時定数で充電さ
れるが、抵抗Ｒ9 の両端電圧Ｖｓがゼロクロス検出閾値
よりも低くなると、ツエナーダイオードＺＤ、トランジ
スタＱ6 がオフして、トランジスタＱ5 がオンすること
によりフォトカプラＰＣ2 がオンして、キャパシタＣ1
は抵抗Ｒ4 ，キャパシタＣ1 の時定数で充電される。
源のときは、抵抗Ｒ9 の両端電圧Ｖｓがゼロクロス検出
閾値よりも高いときは、トランジスタＱ6 がオンして、
キャパシタＣ1 は、Ｒ4 ＋Ｒ5 ，Ｃ1 の時定数で充電さ
れるが、抵抗Ｒ9 の両端電圧Ｖｓがゼロクロス検出閾値
よりも低くなると、ツエナーダイオードＺＤ、トランジ
スタＱ6 がオフして、トランジスタＱ5 がオンすること
によりフォトカプラＰＣ2 がオンして、キャパシタＣ1
は抵抗Ｒ4 ，キャパシタＣ1 の時定数で充電される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】実施例１８がトランジスタＱ1 をグランド
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 はダイオードブリッジＤＢの２
次側の高圧側に入っているため、グランド電位が変動し
ないという特徴がある。 （実施例２３）実施例２３を図２６に示す。本実施例
は、実施例１９でトランジスタＱ1 が並列回路Ｌのマイ
ナス側入力と直流電源Ｅのマイナス出力側の間に挿入さ
れていたのに対して、実施例８と同様直流電源Ｅのプラ
ス出力と並列回路Ｌのプラス側入力の間に挿入したもの
である。
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 はダイオードブリッジＤＢの２
次側の高圧側に入っているため、グランド電位が変動し
ないという特徴がある。 （実施例２３）実施例２３を図２６に示す。本実施例
は、実施例１９でトランジスタＱ1 が並列回路Ｌのマイ
ナス側入力と直流電源Ｅのマイナス出力側の間に挿入さ
れていたのに対して、実施例８と同様直流電源Ｅのプラ
ス出力と並列回路Ｌのプラス側入力の間に挿入したもの
である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正内容】
【００７０】実施例１９がトランジスタＱ1 をグランド
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 は直流電源Ｅのプラス側に入っ
ているため、グランド電位が変動しないという特徴があ
る。 （実施例２４）図２７に実施例２４を示す。本実施例
は、実施例２０でトランジスタＱ1 が並列回路Ｌのマイ
ナス側入力と直流電源Ｅのマイナス出力側の間に挿入さ
れていたのに対して、実施例８と同様直流電源Ｅのプラ
ス出力と並列回路Ｌのプラス側入力の間に挿入したもの
である。
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 は直流電源Ｅのプラス側に入っ
ているため、グランド電位が変動しないという特徴があ
る。 （実施例２４）図２７に実施例２４を示す。本実施例
は、実施例２０でトランジスタＱ1 が並列回路Ｌのマイ
ナス側入力と直流電源Ｅのマイナス出力側の間に挿入さ
れていたのに対して、実施例８と同様直流電源Ｅのプラ
ス出力と並列回路Ｌのプラス側入力の間に挿入したもの
である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正内容】
【００７１】実施例２０がトランジスタＱ1 をグランド
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 は直流電源Ｅのプラス側に入っ
ているため、グランド電位が変動しないという特徴があ
る。以上、実施例１７から２４まで、トランジスタＱ1
は電源投入後、一定時間経過後に活性領域から飽和領域
へ移行する例を示したが、いずれの実施例においても、
実施例３等と同様入力電流値により移行するタイミング
を変えたり、実施例６等同様電源電圧とキャパシタ電圧
の差により移行するタイミングを決めることもできる。
側に接続したため、グランド電位が変動するが、本実施
例は、トランジスタＱ1 は直流電源Ｅのプラス側に入っ
ているため、グランド電位が変動しないという特徴があ
る。以上、実施例１７から２４まで、トランジスタＱ1
は電源投入後、一定時間経過後に活性領域から飽和領域
へ移行する例を示したが、いずれの実施例においても、
実施例３等と同様入力電流値により移行するタイミング
を変えたり、実施例６等同様電源電圧とキャパシタ電圧
の差により移行するタイミングを決めることもできる。
Claims (7)
- 【請求項１】 交流電源を整流した脈流あるいは直流電
源と、平滑キャパシタを含む負荷回路との間に制御端子
を有し完全にオンする領域とそうでない領域を有する半
導体素子を挿入し、上記半導体素子を制御する制御回路
とからなる電源回路において、電源投入後、設定期間上
記半導体素子を完全にオンしない領域で動作させて負荷
に流れ込む電流を設定値以下に抑制する突入電流抑制期
間を有し、突入電流抑制期間を越えると上記半導体素子
を完全にオンする領域で動作させる制御手段を設けたこ
とを特徴とする突入電流抑制回路。 - 【請求項２】 上記突入電流抑制期間を、負荷に流れ込
む電流値が設定値以上の時であるとしたことを特徴とす
る請求項１記載の突入電流抑制回路。 - 【請求項３】 上記突入電流抑制期間を、上記電源電圧
と上記平滑キャパシタとの電圧差が設定値以上の時であ
るとしたことを特徴とする請求項１記載の突入電流抑制
回路。 - 【請求項４】 上記電源電圧が脈流電圧であり、この電
圧がゼロボルト付近の設定電圧になるときには、上記半
導体素子が上記突入電流抑制期間内であっても完全にオ
ンする領域に移行させるようにしたことを特徴とする請
求項１記載の突入電流抑制回路。 - 【請求項５】 上記半導体素子がチョッパ回路のスイッ
チング素子を兼ねたことを特徴とする請求項１記載の突
入電流抑制回路。 - 【請求項６】 上記半導体素子がバイポーラトランジス
タであり、上記完全にオンする領域が飽和領域であり、
上記完全にオンしない領域が活性領域であるとしたこと
を特徴とする請求項１記載の突入電流抑制回路。 - 【請求項７】 上記半導体素子がＭＯＳＦＥＴであり、
上記完全にオンする領域が非飽和領域であり、上記完全
にオンしない領域が飽和領域であるとしたことを特徴と
する請求項１記載の突入電流抑制回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064193A JPH06222845A (ja) | 1993-01-26 | 1993-01-26 | 突入電流抑制回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064193A JPH06222845A (ja) | 1993-01-26 | 1993-01-26 | 突入電流抑制回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06222845A true JPH06222845A (ja) | 1994-08-12 |
Family
ID=11755846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1064193A Withdrawn JPH06222845A (ja) | 1993-01-26 | 1993-01-26 | 突入電流抑制回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06222845A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010104173A (ja) * | 2008-10-24 | 2010-05-06 | Juki Corp | モータ駆動装置 |
| JP2011004568A (ja) * | 2009-06-22 | 2011-01-06 | Mitsubishi Electric Corp | 電力変換装置 |
| JPWO2020090924A1 (ja) * | 2018-11-02 | 2021-10-07 | ローム株式会社 | 半導体ユニット、バッテリユニット、及び車両 |
| US11909329B2 (en) | 2018-11-02 | 2024-02-20 | Rohm Co., Ltd. | Semiconductor unit, semiconductor device, battery unit, and vehicle |
-
1993
- 1993-01-26 JP JP1064193A patent/JPH06222845A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010104173A (ja) * | 2008-10-24 | 2010-05-06 | Juki Corp | モータ駆動装置 |
| JP2011004568A (ja) * | 2009-06-22 | 2011-01-06 | Mitsubishi Electric Corp | 電力変換装置 |
| JPWO2020090924A1 (ja) * | 2018-11-02 | 2021-10-07 | ローム株式会社 | 半導体ユニット、バッテリユニット、及び車両 |
| US11909329B2 (en) | 2018-11-02 | 2024-02-20 | Rohm Co., Ltd. | Semiconductor unit, semiconductor device, battery unit, and vehicle |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07123709A (ja) | 電源装置 | |
| JPH06222845A (ja) | 突入電流抑制回路 | |
| JPH10257759A (ja) | スイッチング電源回路 | |
| JP2001025251A (ja) | 電源装置 | |
| JP2003333841A (ja) | スイッチング電源装置 | |
| JPH11308858A (ja) | スイッチングレギュレータ電源回路 | |
| JP2001145338A (ja) | スイッチング電源装置 | |
| US6233164B1 (en) | Protection circuit for a switched-mode power supply | |
| JPH05176541A (ja) | 補助電源回路 | |
| JP7110142B2 (ja) | 電圧レギュレータ装置 | |
| JPS644307Y2 (ja) | ||
| JP3392250B2 (ja) | 電源回路のスタンバイ消費電力低減回路 | |
| JP3454308B2 (ja) | 定電圧電源装置 | |
| JPH0756632Y2 (ja) | 自励型ｄｃ−ｄｃコンバータ | |
| JP2736159B2 (ja) | スイッチング電源装置 | |
| JPS619715A (ja) | 整流装置 | |
| JPS5930628Y2 (ja) | スイツチング電源用駆動回路 | |
| JP2532203Y2 (ja) | スイッチング電源装置 | |
| JPH062471Y2 (ja) | 電源回路 | |
| JP2566566B2 (ja) | 自動電圧切換機能付充電回路 | |
| JP3419343B2 (ja) | Ｄｃ−ｄｃコンバータ | |
| JPH0564351A (ja) | スイツチング電源装置の過電流保護回路 | |
| JP2003309972A (ja) | 自励式スイッチング電源 | |
| JPH06197532A (ja) | 電源回路 | |
| JPH05292740A (ja) | スイッチングレギュレータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |