JPH06216401A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 横型バイポーラトランジスタを利用して形成
されるダイオード素子を有する半導体集積回路装置にお
いて、前記ダイオード素子の逆耐圧現象に起因する寄生
トランジスタの動作を防止する。 【構成】 前記半導体集積回路装置において、アノード
配線１１を避けた領域にp+型半導体領域７を配置すると
共に、n-型エピタキシャル層２のp+型半導体領域８とp+
型半導体領域７との間の主面上に絶縁膜５を介してカソ
ード配線１２を配置する。また、前記ダイオード素子の
外周囲であってn-型エピタキシャル層２の主面部にp+型
半導体領域４が配置され、前記アノード配線１１はp+型
半導体領域８とp+型半導体領域４との間においてn-型エ
ピタキシャル層２の主面上に絶縁膜５を介して配置さ
れ、p+型半導体領域８とp+型半導体領域４との間であっ
てn-型エピタキシャル層２の主面部のアノード配線１１
下にn-型エピタキシャル層２と同一導電型でかつそれよ
り不純物濃度の高いn+型半導体領域６を配置する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、複数搭載された横型バイポーラトランジス
タのうち一部の横型バイポーラトランジスタの結線を変
更してダイオード素子に組み替える半導体集積回路装置
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】リニアＩＣ(半導体集積回路装置)に塔載
される複数個の横型のｐｎｐ型バイポーラトランジスタ
のうち、一部の横型のｐｎｐ型バイポーラトランジスタ
の結線パターンを組み替え、ダイオード素子として使用
する技術が知られている。例えば特開昭６２−６５３７
０号公報。

【０００３】前記横型のｐｎｐ型バイポーラトランジス
タの基本的な構造は、ｎ型ベース領域の主面にｐ型エミ
ッタ領域が配置され、前記ｎ型ベース領域の主面であっ
て前記ｐ型エミッタ領域の外周囲にｐ型コレクタ領域が
配置される。この横型のｐｎｐ型バイポーラトランジス
タをダイオード素子に組み替えるには、ｐ型エミッタ領
域をアノード領域として使用し、ｎ型ベース領域をカソ
ード領域として使用する構造が一般的である。

【０００４】前記ダイオード素子のアノード領域(ｐ型
エミッタ領域)はアノード配線の一端が接続される。ア
ノード配線は、ダイオード素子の表面上を被覆する絶縁
膜の表面上に延在し、かつ前記絶縁膜に形成された開口
を通してアノード領域に接続される。この種のリニアＩ
Ｃにおいては単層のアルミニウム配線構造が採用され、
前記アノード配線は前記単層に配置されるアルミニウム
配線で形成される。アノード配線の他端は、アノード領
域の外周囲のカソード領域(ｎ型ベース領域)、前述のｐ
型コレクタ領域の夫々の表面上を延在し、ダイオード素
子の外周囲に引き出される。

【０００５】一方、ダイオード素子のカソード領域(ｎ
型ベース領域)はカソード配線が接続される。このカソ
ード配線は、前述のアノード配線と同一層のアルミニウ
ム配線で形成され、前記ｐ型コレクタ領域の外周囲にお
いて、絶縁膜に形成された開口を通して接続される。こ
のカソード配線はカソード領域に接続されると共にｐ型
コレクタ領域にも同様に接続される。

【０００６】

【発明が解決しようとする課題】前述のリニアＩＣにお
いて、横型のｐｎｐ型バイポーラトランジスタを組み替
えて使用されるダイオード素子は、アノード配線がカソ
ード配線に対して電気的に独立しており、しかもアノー
ド配線がカソード領域の表面上をｐ型コレクタ領域を横
切り延在するので、アノード配線をゲート電極、アノー
ド領域をドレイン領域、ｐ型コレクタ領域をソース領域
とする寄生ＭＯＳＦＥＴが形成される。このため、カソ
ード配線の電位がアノード配線の電位に比べて正電位と
なり、逆耐圧がかかる(以下、逆耐圧現象と記す)。この
ような逆耐圧現象が発生し、しかも前記寄生ＭＯＳＦＥ
Ｔのスレッシュホルド電圧(しきい値電圧：Ｖth)を越え
た場合、寄生ＭＯＳＦＥＴが導通し、ソース領域(ｐ型
コレクタ領域)からドレイン領域(アノード領域)に不要
な電流が流れるという問題があった。

【０００７】本発明の目的は、横型バイポーラトランジ
スタを利用して形成されるダイオード素子を有する半導
体集積回路装置において、前記ダイオード素子の逆耐圧
現象に起因する寄生トランジスタの動作を防止すること
が可能な技術を提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１０】（１）第１導電型の第１半導体領域(ベー
ス領域)の主面に互いに離隔した領域に第２導電型の第
２半導体領域(エミッタ領域)、第３半導体領域(コレク
タ領域)の夫々を配置し、前記第２半導体領域をアノー
ド領域とし、この第２半導体領域に第１配線(アノード
配線)を接続し、前記第１半導体領域をカソード領域と
し、この第１半導体領域及び第３半導体領域に第２配線
(カソード配線)を接続してなるダイオード素子を有する
半導体集積回路装置において、前記第１配線を避けた領
域に前記第３半導体領域を配置すると共に、前記第１半
導体領域の第２半導体領域と第３半導体領域との間の主
面上に絶縁膜を介して前記第２配線を配置する。

【００１１】（２）前記ダイオード素子の外周囲であっ
て第１半導体領域の主面部に第２導電型の第４半導体領
域(素子分離領域)が配置され、前記第１配線は第２半導
体領域と第３半導体領域との間において第１半導体領域
の主面上に絶縁膜を介して配置され、第２半導体領域と
第４半導体領域との間であって前記第１半導体領域の主
面部の第１配線下に第１半導体領域と同一導電型でかつ
それより不純物濃度の高い第５半導体領域(チャネルス
トッパ領域)を配置する。

【００１２】（３）前記第２配線は第１層目の配線層に
形成され、前記第１配線は、前記第１層目の配線層と同
一層又はそれより上層に配置される第２層目の配線層若
しくはそれ以上の配線層に形成される。

【００１３】

【作用】上述した手段（１）によれば、第１配線(アノ
ード配線)を第３半導体領域（コレクタ領域）からさけ
た領域に配置し、第１配線をゲート電極、第２半導体領
域(アノード領域)をドレイン領域、第３半導体領域をソ
ース領域とする寄生ＭＯＳＦＥＴを廃止したので、ダイ
オード素子の逆耐圧現象での不要な電流が流れるのを防
止できる。

【００１４】また、第２半導体領域(アノード領域)をド
レイン領域、第３半導体領域をソース領域、第２配線
(カソード配線)をゲート電極とする寄生ＭＯＳＦＥＴの
チャネル形成領域(第１半導体領域)と第２配線との間を
短絡し、逆耐圧現象時に寄生ＭＯＳＦＥＴのゲート電極
とチャネル形成領域との電位差を廃止できるので、寄生
ＭＯＳＦＥＴの導通動作を防止し、ダイオード素子の逆
耐圧現象での不要な電流が流れるのを防止できる。

【００１５】上述した手段（２）によれば、第２半導体
領域(アノード領域)をソース領域、第４半導体領域(素
子分離領域)をドレイン領域、第１配線(アノード配線)
をゲート電極とする寄生ＭＯＳＦＥＴのチャネル形成領
域(第１半導体領域)のスレッシュホルド電圧(しきい値
電圧：Ｖth)を第５半導体領域(チャネルストッパ領域)
で高めることができるので、寄生ＭＯＳＦＥＴの導通動
作を防止し、ダイオード素子の逆耐現象での不要な電流
が流れるのを防止できる。

【００１６】上述した手段（３）によれば、第１配線
(アノード電極)をゲート電極とする寄生ＭＯＳＦＥＴの
チャネル形成領域(第１半導体領域)とゲート電極との間
のゲート絶縁膜を厚くし、ゲート電極からの電界効果を
小さくでき、チャネルの発生を低減できるので、寄生Ｍ
ＯＳＦＥＴの導通動作を防止し、ダイオード素子の逆耐
圧現象での不要な電流が流れるのを防止できる。

【００１７】以下、本発明の構成について、実施例とと
もに説明する。

【００１８】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００１９】

【実施例】（実施例１）本実施例１は、ダイオード素子
を有するリニアＩＣ(半導体集積回路装置)に本発明を適
用した、本発明の第１実施例である。

【００２０】本発明の実施例１であるリニアＩＣに塔載
されるダイオード素子の概略構成を図１(平面図)及び図
２(図１に示すＡ−Ａ切断線で切った断面図)に示す。

【００２１】図１及び図２に示すように、リニアＩＣに
塔載されるダイオード素子は、単結晶珪素からなるp-型
半導体基板１の主面上に形成されたn-型エピタキシャル
層２の主面の活性領域に構成される。この種のダイオー
ド素子は、リニアＩＣに塔載される横型バイポーラトラ
ンジスタのうち、一部の横型バイポーラトランジスタの
結線パターンを組み替えて使用される。つまり、本実施
例のリニアＩＣに塔載されるダイオード素子は、横型バ
イポーラトランジスタを利用して形成される。

【００２２】前記活性領域は、素子分離領域で周囲を囲
まれ、他の活性領域と電気的に分離される。この素子分
離領域は、主に、p-型半導体基板１及びリング形状のp+
型半導体領域４等で構成される。

【００２３】前記横型バイポーラトランジスタは、ｎ型
ベース領域の主面の互いに離隔した領域にｐ型エミッタ
領域、ｐ型コレクタ領域の夫々を配置したｐｎｐ型で構
成される。前記ｐ型エミッタ領域はp+型半導体領域８で
構成され、前記ｎ型ベース領域はn-型エピタキシャル層
２で構成され、前記ｎ型コレクタ領域はp+型半導体領域
７で構成される。このp+型半導体領域７は、主に、p+型
半導体領域８の外周囲を囲むように配置され、その一部
にp+型半導体領域８の外周囲を囲まない領域を有する。

【００２４】このように構成される横型のｐｎｐ型バイ
ポーラトランジスタを利用して形成されるダイオード素
子は、前記ｐ型エミッタ領域(p+型半導体領域８)をアノ
ード領域として使用し、前記ｎ型ベース領域(n-型エピ
タキシャル層２)をカソード領域として使用する。

【００２５】前記ダイオード素子のアノード領域(p+型
半導体領域８)はアノード配線１１の一端が接続され
る。アノード配線１１は、ダイオード素子の表面上（活
性領域の表面上）を被覆する絶縁膜５の表面上に延在
し、かつ絶縁膜５に形成された開口１０ａを通してアノ
ード領域に接続される。アノード配線１１の他端は、絶
縁膜５を介して、前記p+型半導体領域７が配置されない
領域即ちn-型エピタキシャル層２、前記素子分離領域で
あるp+型半導体領域４の夫々の表面上を延在し、ダイオ
ード素子の外周囲に引き出される(p+型半導体領域４の
外側に引き出される)。つまり、アノード配線１１は、p
+型半導体領域７を避けた領域に配置される。アノード
配線１１は、第１層目の配線層に形成され、例えばアル
ミニウム膜で形成される。絶縁膜５は例えば酸化珪素膜
で形成される。

【００２６】前記ダイオード素子のカソード領域(n-型
エピタキシャル層２)はカソード配線１２が接続され
る。このカソード配線１２は、前述のアノード配線１１
と同一層(第１層目の配線層)のアルミニウム膜で形成さ
れ、アノード配線１１に対して電気的に独立している。
つまり、本実施例のリニアＩＣは、この構造に限定され
ないが、単層配線構造で構成される。カソード配線１２
は、絶縁膜５の表面上を延在し、かつ絶縁膜５に形成さ
れた開口１０ｂを通してカソード領域に接続されると共
にp+型半導体領域７にも同様に接続される。つまり、カ
ソード配線１２は、n-型エピタキシャル層(カソード領
域)２のp+型半導体領域(アノード領域)８とp+型半導体
領域(ｐ型コレクタ領域)７との間の主面上に絶縁膜５を
介して配置される。

【００２７】なお、前記カソード配線１２は、ベースコ
ンタクト用のn+型半導体領域９を介してn-型エピタキシ
ャル層２に接続される。また、活性領域において、n-型
エピタキシャル層２とp-型半導体基板１との間には、埋
込型のn+型半導体領域３が配置される。

【００２８】このように構成されるダイオード素子は、
アノード配線１１を避けた領域にp+型半導体領域７を配
置し、アノード配線１１をゲート電極、p+型半導体領域
（アノード領域）８をドレイン領域、p+型半導体領域
(コレクタ領域)７をソース領域とする寄生ＭＯＳＦＥＴ
を廃止したので、カソード配線１２の電位がアノード配
線１１の電位に比べて正電位となる逆耐圧現象での不要
な電流(リーク電流)が流れるのを防止できる。

【００２９】また、p+型半導体領域(アノード領域)８を
ドレイン領域、p+型半導体領域（コレクタ領域）７をソ
ース領域、カソード配線１１をゲート電極とする寄生Ｍ
ＯＳＦＥＴのチャネル形成領域(n-型エピタキシャル層
２)とカソード配線１１との間を短絡し、逆耐圧現象時
に寄生ＭＯＳＦＥＴのゲート電極とチャネル形成領域と
の電位差を廃止できるので、寄生ＭＯＳＦＥＴの導通動
作を防止し、ダイオード素子の逆耐圧現象での不要な電
流が流れるのを防止できる。この結果、ベース幅で決ま
るリーチスルー電位までダイオード素子の逆耐圧を伸ば
すことが可能になる。

【００３０】前記素子分離領域であるp+型半導体領域４
は、n-型エピタキシャル層２の主面部に配置され、活性
領域の周囲を囲むように構成される。このp+型半導体領
域４はp-型半導体基板１に接続される。

【００３１】前記アノード配線１１は、p+型半導体領域
８とp+型半導体領域４との間において、n-型エピタキシ
ャル層２の主面上に絶縁膜５を介して配置される。ま
た、前記p+型半導体領域８とp+型半導体領域４との間で
あって、前記n-型エピタキシャル層２の主面部のアノー
ド配線１１下には、このアノード配線１１を横切るn+型
半導体領域(チャネルストッパ領域)６が配置される。こ
のn+型半導体領域６は、n-型エピタキシャル層２に比べ
て高い不純物濃度に設定される。

【００３２】このように構成されるダイオード素子は、
p+型半導体領域(アノード領域)８をソース領域、素子分
離領域であるp+型半導体領域４をドレイン領域、アノー
ド配線１１をゲート電極とする寄生ＭＯＳＦＥＴのチャ
ネル形成領域（n-型エピタキシャル層２）１３のスレッ
シュホルド電圧(しきい値電圧：Ｖth)をn+型半導体領域
(チャネルストッパ領域)６で高めることができるので、
ダイオード素子の逆耐圧現象での不要な電流が流れるの
を防止できる。

【００３３】なお、図３(平面図)及び図４(図３に示す
Ｂ−Ｂ切断線で切った断面図)に示すように、ダイオー
ド素子は、p+型半導体領域４の内側のn-型エピタキシャ
ル層２の主面部に、n+型半導体領域３に接続するn+型半
導体領域１４を設けた構成にしてもよい。この場合、ダ
イオード素子は、順方向での基板に流れるリーク電流を
低減できる。

【００３４】（実施例２）本実施例２は、ダイオード素
子を有するリニアＩＣ(半導体集積回路装置)に本発明を
適用した、本発明の第２実施例である。

【００３５】本発明の実施例２であるリニアＩＣに塔載
されるダイオード素子の概略構成を図５(平面図)及び図
６(図１に示すＣ−Ｃ切断線で切った断面図)に示す。

【００３６】図５及び図６に示すように、リニアＩＣに
塔載されるダイオード素子は、前述の実施例１と同様
に、ｐ型エミッタ領域をp+型半導体領域８で構成し、ｎ
型ベース領域をn-型エピタキシャル層２で構成し、ｐ型
コレクタ領域をp+型半導体領域７で構成した横型のｐｎ
ｐ型バイポーラトランジスタを利用して形成される。つ
まり、ダイオード素子は、前記ｐ型エミッタ領域(p+型
半導体領域８)をアノード領域として使用し、前記ｎ型
ベース領域(n-型エピタキシャル層２)をカソード領域と
して使用する。

【００３７】前記カソード領域(n-型エピタキシャル層
２)、p+型半導体領域７の夫々には、絶縁膜５に形成さ
れた開口１０ｂを通してカソード配線１２が接続され
る。このカソード配線１２は第１層目の配線層に形成さ
れる。前記アノード領域（p+型半導体領域８）には、層
間絶縁膜１５に形成された開口１５ａを通してアノード
配線１１が接続される。このアノード配線１１は第２層
目の配線層に形成される。つまり、本実施例のリニアＩ
Ｃは２層配線構造で構成される。

【００３８】このように構成されるダイオード素子は、
アノード配線１１をゲート電極とする寄生ＭＯＳＦＥＴ
のチャネル形成領域(n-型エピタキシャル層２)とゲート
電極との間のゲート絶縁膜を厚くし、ゲート電極からの
電界効果を小さくでき、チャネルの発生を低減できるの
で、寄生ＭＯＳＦＥＴの導通動作を防止し、ダイオード
素子の逆耐圧現象での不要な電流が流れるのを防止でき
る。

【００３９】また、チャネルの発生を低減できるので、
前述の実施例１におけるn+型半導体領域６を省略でき
る。

【００４０】なお、前記アノード配線１１は、少なくと
もp+型半導体領域８とp+型半導体領域４との間のn-型エ
ピタキシャル層２の主面上において、第２層目の配線層
若しくはそれ以上の配線層に形成されていればよい。

【００４１】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００４３】横型バイポーラトランジスタを利用して形
成されるダイオード素子を有する半導体集積回路装置に
おいて、前記ダイオード素子の逆耐圧現象に起因する寄
生トランジスタの動作を防止できる。

【図面の簡単な説明】

【図１】 本発明の実施例１であるリニアＩＣに塔載さ
れるダイオード素子の平面図。

【図２】 図１に示すＡ−Ａ切断線で切った断面図。

【図３】 本発明の実施例１の変形例を示すダイオード
素子の平面図。

【図４】 図３に示すＢ−Ｂ切断線で切った断面図。

【図５】 本発明の実施例２であるリニアＩＣに塔載さ
れるダイオード素子の平面図。

【図６】 図５に示すＣ−Ｃ切断線で切った断面図。

【符号の説明】

１…p-型半導体基板、２…n-型エピタキシャル層(カソ
ード領域)、３…埋込型のn+型半導体領域、４…p+型半
導体領域(素子分離領域)、５…絶縁膜、６…n+型半導体
領域(チャネルストッパ領域)、７…p+型半導体領域(ア
ノード領域)、８…p+型半導体領域、９…ベースコンタ
クト用のn+型半導体領域、１０ａ…接続孔、１０ｂ…接
続孔、１１…アノード配線、１２…カソード配線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73 8427−4Ｍ Ｈ０１Ｌ 29/72

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１導電型の第１半導体領域の主面の互
   いに離隔した領域に第２導電型の第２半導体領域、第３
   半導体領域の夫々を配置し、前記第２半導体領域に第１
   配線を接続し、前記第１半導体領域、第３半導体領域の
   夫々に第２配線を接続してなるダイオード素子を有する
   半導体集積回路装置において、前記第１配線を避けた領
   域に前記第３半導体領域を配置すると共に、前記第１半
   導体領域の第２半導体領域と第３半導体領域との間の主
   面上に絶縁膜を介して前記第２配線を配置したことを特
   徴とするダイオード素子を有する半導体集積回路装置。
2. 【請求項２】 前記ダイオード素子の外周囲であって第
   １半導体領域の主面部に第２導電型の第４半導体領域が
   配置され、前記第１配線は第２半導体領域と第４半導体
   領域との間において第１半導体領域の主面上に絶縁膜を
   介して配置され、第２半導体領域と第４半導体領域との
   間であって前記第１半導体領域の主面部の第１配線下に
   第１半導体領域と同一導電型でかつそれより不純物濃度
   の高い第５半導体領域を配置したことを特徴とする請求
   項１に記載のダイオード素子を有する半導体集積回路装
   置。
3. 【請求項３】 前記第２配線は第１層目の配線層に形成
   され、前記第１配線は、前記第１層目の配線層と同一層
   又はそれより上層に配置される第２層目の配線層若しく
   はそれ以上の配線層に形成されることを特徴とする請求
   項１に記載のダイオード素子を有する半導体集積回路装
   置。