JPH0621299A - 半導体製造装置 - Google Patents
半導体製造装置Info
- Publication number
- JPH0621299A JPH0621299A JP4197830A JP19783092A JPH0621299A JP H0621299 A JPH0621299 A JP H0621299A JP 4197830 A JP4197830 A JP 4197830A JP 19783092 A JP19783092 A JP 19783092A JP H0621299 A JPH0621299 A JP H0621299A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- semiconductor device
- mold
- molding die
- die
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、切断・リード成形工程において、
リードの導通検査を行うことができ、後の選別テスティ
ング工程の簡略化を図ることができる半導体製造装置を
提供する。 【構成】 本発明の半導体製造装置１は、切断型により
リードフレームから分離されて供給される半導体デバイ
ス１５を成形型９に受け入れてこの半導体デバイス１５
の接地端子や電源端子等に接続されたリード１６を折り
曲げ下方に突出した状態に成形し、型搬送手段により成
形型９をリード受具４側に搬送し、成形型９から突出し
ている半導体デバイス１５のリード１６をリード受具４
に設けた接点部５に装着し、導通検査手段８のテスタ７
により、半導体デバイス１５の接地端子間や電源端子間
の導通検査を行うようにしたものである。これにより、
リード成形とともに導通検査手段８により半導体デバイ
ス１５の導通検査を行う。
リードの導通検査を行うことができ、後の選別テスティ
ング工程の簡略化を図ることができる半導体製造装置を
提供する。 【構成】 本発明の半導体製造装置１は、切断型により
リードフレームから分離されて供給される半導体デバイ
ス１５を成形型９に受け入れてこの半導体デバイス１５
の接地端子や電源端子等に接続されたリード１６を折り
曲げ下方に突出した状態に成形し、型搬送手段により成
形型９をリード受具４側に搬送し、成形型９から突出し
ている半導体デバイス１５のリード１６をリード受具４
に設けた接点部５に装着し、導通検査手段８のテスタ７
により、半導体デバイス１５の接地端子間や電源端子間
の導通検査を行うようにしたものである。これにより、
リード成形とともに導通検査手段８により半導体デバイ
ス１５の導通検査を行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体製造装置に関
し、より詳しくは、ＬＳＩ等の半導体デバイス製造にお
ける切断・リード成形工程に用いる半導体製造装置に関
するものである。
し、より詳しくは、ＬＳＩ等の半導体デバイス製造にお
ける切断・リード成形工程に用いる半導体製造装置に関
するものである。
【０００２】
【従来の技術】従来、半導体デバイス製造の後工程組立
て段階における切断・リード成形工程は、その前工程で
あるモールド工程まで複数個連なっている半導体デバイ
スをリードフレームから１個単位に切り離し、各半導体
デバイスの電極となるリード外観を所定の形状に成形す
るものである。このような切断・リード成形工程を含む
半導体デバイスの組立て工程の概要を図５に示す。この
組立て工程は、ダイシング・治具詰工程、ペレット付け
工程、ワイヤボンディング工程、モールド工程、上述し
た切断・リード成形工程、半田コート工程、マーク工
程、エージング工程、選別テスティング工程、最終外観
検査工程等を含んでいる。
て段階における切断・リード成形工程は、その前工程で
あるモールド工程まで複数個連なっている半導体デバイ
スをリードフレームから１個単位に切り離し、各半導体
デバイスの電極となるリード外観を所定の形状に成形す
るものである。このような切断・リード成形工程を含む
半導体デバイスの組立て工程の概要を図５に示す。この
組立て工程は、ダイシング・治具詰工程、ペレット付け
工程、ワイヤボンディング工程、モールド工程、上述し
た切断・リード成形工程、半田コート工程、マーク工
程、エージング工程、選別テスティング工程、最終外観
検査工程等を含んでいる。
【０００３】ところで、上述したような工程における組
み立て作業中のハンドリングやモールド処理の際に加え
られる圧力により、ワイヤーショート、ワイヤーオープ
ン（断線）等の不良が発生する。したがって、特に接地
端子や電源端子が２個以上形成された半導体デバイスに
ついては、ワイヤーショート、ワイヤーオープン（断
線）等の不良品を除去するために、導通検査を行う必要
がある。従来は、かかる不良となった半導体デバイス
は、選別テスティング工程においてＩＣテスタにより検
査され、信頼性不良モードも含む他の電気的特性不良品
と一緒に検査・除去される。
み立て作業中のハンドリングやモールド処理の際に加え
られる圧力により、ワイヤーショート、ワイヤーオープ
ン（断線）等の不良が発生する。したがって、特に接地
端子や電源端子が２個以上形成された半導体デバイスに
ついては、ワイヤーショート、ワイヤーオープン（断
線）等の不良品を除去するために、導通検査を行う必要
がある。従来は、かかる不良となった半導体デバイス
は、選別テスティング工程においてＩＣテスタにより検
査され、信頼性不良モードも含む他の電気的特性不良品
と一緒に検査・除去される。
【０００４】図６は、ＩＣテスタを用いたワイヤーショ
ート、ワイヤーオープンの検査工程の概要を示す図であ
る。図６に示す検査工程は、半導体デバイス３０の接地
端子GND１乃至 GND４から導出した各リード３１のう
ち、一本は接地し、他の３本は各々リレー３２を介して
ＩＣテスタ３３のコンパレータ３４等に接続して、各接
地端子 GND１乃至 GND４間のワイヤーショート、ワイヤ
ーオープンを検査するものである。
ート、ワイヤーオープンの検査工程の概要を示す図であ
る。図６に示す検査工程は、半導体デバイス３０の接地
端子GND１乃至 GND４から導出した各リード３１のう
ち、一本は接地し、他の３本は各々リレー３２を介して
ＩＣテスタ３３のコンパレータ３４等に接続して、各接
地端子 GND１乃至 GND４間のワイヤーショート、ワイヤ
ーオープンを検査するものである。
【０００５】尚、半導体デバイス３０の他のピンも同様
にリレー３２を介してＩＣテスタ３３のコンパレータ３
４等に接続され、他の電気的特性が検査される。このよ
うな検査工程を採用することにより、半導体デバイス３
０のすべての不良モードが除去可能となる。
にリレー３２を介してＩＣテスタ３３のコンパレータ３
４等に接続され、他の電気的特性が検査される。このよ
うな検査工程を採用することにより、半導体デバイス３
０のすべての不良モードが除去可能となる。
【０００６】
【発明が解決しようとする課題】しかしながら、半導体
デバイス３０の微細化が進み、動作速度が高速化し、消
費電力の増大に対処するために電源用のピン数を増設し
た場合には、上述した検査工程におけるリレー３２を用
いた方法では、リレーのチャタリング等の影響を受けや
すくなり、特に、検査工程で入力スレショルドの動作保
証を行うことが困難になるという問題がある。
デバイス３０の微細化が進み、動作速度が高速化し、消
費電力の増大に対処するために電源用のピン数を増設し
た場合には、上述した検査工程におけるリレー３２を用
いた方法では、リレーのチャタリング等の影響を受けや
すくなり、特に、検査工程で入力スレショルドの動作保
証を行うことが困難になるという問題がある。
【０００７】本発明は上記事情に基づいてなされたもの
であり、切断・リード成形工程において、各接地端子間
や電源端子間等のリードの導通検査を行うことができ、
後の選別テスティング工程の簡略化を図ることが可能な
半導体製造装置を提供することを目的とする。
であり、切断・リード成形工程において、各接地端子間
や電源端子間等のリードの導通検査を行うことができ、
後の選別テスティング工程の簡略化を図ることが可能な
半導体製造装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め本発明の半導体製造装置は、切断型によりリードフレ
ームから分離されて供給される半導体デバイスを受け入
れてこの半導体デバイスのリードを折り曲げ下方に突出
する状態に成形する成形型と、前記成形型の近傍に配置
された前記半導体デバイスのリードが挿入可能な接点部
を具備するリード受具及びこのリード受具の接点部に接
続したテスタからなる導通検査手段と、前記成形型を前
記リード受具側に搬送し、前記成形型から突出している
半導体デバイスのリードを前記リード受具の接点部に装
着する型搬送手段とを有する。
め本発明の半導体製造装置は、切断型によりリードフレ
ームから分離されて供給される半導体デバイスを受け入
れてこの半導体デバイスのリードを折り曲げ下方に突出
する状態に成形する成形型と、前記成形型の近傍に配置
された前記半導体デバイスのリードが挿入可能な接点部
を具備するリード受具及びこのリード受具の接点部に接
続したテスタからなる導通検査手段と、前記成形型を前
記リード受具側に搬送し、前記成形型から突出している
半導体デバイスのリードを前記リード受具の接点部に装
着する型搬送手段とを有する。
【０００９】
【作用】以下に、本発明の半導体製造装置の作用を説明
する。この半導体製造装置の成形型は、切断型によりリ
ードフレームから分離されて供給される半導体デバイス
を受け入れて、この半導体デバイスの接地端子や電源端
子等に接続されたリードを折り曲げ下方に突出する。次
に、型搬送手段は、前記成形型を前記リード受具側に搬
送し、前記成形型から突出している半導体デバイスのリ
ードを導通検査手段のリード受具に設けた接点部に装着
する。これにより、成形型によるリード成形とともに導
通検査手段のテスタにより半導体デバイスのリードを介
して接地端子や電源端子等の導通検査を行うことができ
る。
する。この半導体製造装置の成形型は、切断型によりリ
ードフレームから分離されて供給される半導体デバイス
を受け入れて、この半導体デバイスの接地端子や電源端
子等に接続されたリードを折り曲げ下方に突出する。次
に、型搬送手段は、前記成形型を前記リード受具側に搬
送し、前記成形型から突出している半導体デバイスのリ
ードを導通検査手段のリード受具に設けた接点部に装着
する。これにより、成形型によるリード成形とともに導
通検査手段のテスタにより半導体デバイスのリードを介
して接地端子や電源端子等の導通検査を行うことができ
る。
【００１０】
【実施例】以下に、本発明の一実施例である半導体製造
装置について図面を参照して説明する。図１は本発明の
一実施例である半導体製造装置の概略構成図、図４はそ
の半導体制御装置の制御系を示すブロック図である。図
１及び図４に示す半導体製造装置１は、切断型２によ
り、搬送系３で搬送されてくる図示しないリードフレー
ムから半導体デバイス１５を切断分離するとともに、こ
の切断型２からの半導体デバイス１５を受け入れてこの
半導体デバイス１５の接地端子や電源端子等に接続され
たリード１６を折り曲げ下方に突出した状態に成形する
成形型９と、この成形型９の近傍に配置された半導体デ
バイス１５のリード１６が挿入可能な接点部５を具備す
るリード受具４及びこのリード受具４の接点部５に接続
した導体ケーブル６を介して接続したテスタ７からなる
導通検査手段８と、成形型９をリード受具４側に搬送
し、成形型９から突出している半導体デバイス１５のリ
ード１６をリード受具４の接点部５に装着する型搬送手
段１０とを有している。
装置について図面を参照して説明する。図１は本発明の
一実施例である半導体製造装置の概略構成図、図４はそ
の半導体制御装置の制御系を示すブロック図である。図
１及び図４に示す半導体製造装置１は、切断型２によ
り、搬送系３で搬送されてくる図示しないリードフレー
ムから半導体デバイス１５を切断分離するとともに、こ
の切断型２からの半導体デバイス１５を受け入れてこの
半導体デバイス１５の接地端子や電源端子等に接続され
たリード１６を折り曲げ下方に突出した状態に成形する
成形型９と、この成形型９の近傍に配置された半導体デ
バイス１５のリード１６が挿入可能な接点部５を具備す
るリード受具４及びこのリード受具４の接点部５に接続
した導体ケーブル６を介して接続したテスタ７からなる
導通検査手段８と、成形型９をリード受具４側に搬送
し、成形型９から突出している半導体デバイス１５のリ
ード１６をリード受具４の接点部５に装着する型搬送手
段１０とを有している。
【００１１】成形型９は、半導体デバイス１５を受け入
れリード１６が水平状態に突出するように保持するとと
もにリード受具４によりガイドされるガイド片１１を下
方に突出した下型９Ａと、この下型９Ａに対し上下動可
能に配置され、下型９Ａに保持されている半導体デバイ
ス１５のリード１６を下方に折り曲げてこの下型９Ａよ
りも下方に突出させる折り曲げ片１０を有する上型９Ｂ
とを具備する。この成形型９は、型搬送手段１０によ
り、リード受具４に接近する位置まで搬送され、またリ
ード受具４から離れる位置まで復帰するようになってい
る。
れリード１６が水平状態に突出するように保持するとと
もにリード受具４によりガイドされるガイド片１１を下
方に突出した下型９Ａと、この下型９Ａに対し上下動可
能に配置され、下型９Ａに保持されている半導体デバイ
ス１５のリード１６を下方に折り曲げてこの下型９Ａよ
りも下方に突出させる折り曲げ片１０を有する上型９Ｂ
とを具備する。この成形型９は、型搬送手段１０によ
り、リード受具４に接近する位置まで搬送され、またリ
ード受具４から離れる位置まで復帰するようになってい
る。
【００１２】図４は、半導体製造装置１の制御系を示す
ものであり、補助制御部２１及び主制御部２２からなる
制御手段２０を具備し、補助制御部２１により、切断型
２、搬送系３、型搬送手段１０、成形型９を各々制御す
るとともに、主制御部２２によりテスタ７の導通テスト
の制御を行う。
ものであり、補助制御部２１及び主制御部２２からなる
制御手段２０を具備し、補助制御部２１により、切断型
２、搬送系３、型搬送手段１０、成形型９を各々制御す
るとともに、主制御部２２によりテスタ７の導通テスト
の制御を行う。
【００１３】図２及び図３は本実施例装置の動作を説明
するための図である。以下、本実施例装置の作用につい
て図２、図３をも参照して説明する。本実施例の半導体
製造装置１の成形型９は、切断型２によりリードフレー
ムから分離されて供給される半導体デバイス１５を図１
に示すように受け入れて、下型９Ａによりリード１６が
水平状態に突出するように保持する。
するための図である。以下、本実施例装置の作用につい
て図２、図３をも参照して説明する。本実施例の半導体
製造装置１の成形型９は、切断型２によりリードフレー
ムから分離されて供給される半導体デバイス１５を図１
に示すように受け入れて、下型９Ａによりリード１６が
水平状態に突出するように保持する。
【００１４】次に、補助制御部２１の制御の下で、上型
９Ｂが図２に示すように下降し、折り曲げ片１０でリー
ド１６を押して半導体デバイス１５の接地端子や電源端
子等に接続されたリード１６を折り曲げ下方に突出した
状態に成形する。次に、型搬送手段１０は、補助制御部
２１の制御の下で、図３に示すように、成形型９をリー
ド受具４側に搬送し、成形型９から突出している半導体
デバイス１５のリード１６を導通検査手段８のリード受
具４に設けた接点部５に装着する。
９Ｂが図２に示すように下降し、折り曲げ片１０でリー
ド１６を押して半導体デバイス１５の接地端子や電源端
子等に接続されたリード１６を折り曲げ下方に突出した
状態に成形する。次に、型搬送手段１０は、補助制御部
２１の制御の下で、図３に示すように、成形型９をリー
ド受具４側に搬送し、成形型９から突出している半導体
デバイス１５のリード１６を導通検査手段８のリード受
具４に設けた接点部５に装着する。
【００１５】これにより、成形型９によるリード成形と
ともに導通検査手段８のテスタ７により半導体デバイス
１５のリード１６を介して接地端子間や電源端子間の導
通検査を行うことができる。この導通検査が終了する
と、成形型９は型搬送手段１０により初期位置まで上昇
駆動され、さらに上型９Ｂが上昇して半導体デバイス１
５は、次の処理工程に搬送される。
ともに導通検査手段８のテスタ７により半導体デバイス
１５のリード１６を介して接地端子間や電源端子間の導
通検査を行うことができる。この導通検査が終了する
と、成形型９は型搬送手段１０により初期位置まで上昇
駆動され、さらに上型９Ｂが上昇して半導体デバイス１
５は、次の処理工程に搬送される。
【００１６】このように、本実施例装置によれば、切断
・リード成形工程において、導通検査手段８により導通
検査を行うことができる。したがって、後工程の選別テ
スティング工程において、接地端子間や電源端子間の導
通テストが不要となり、全ての接地端子や電源端子をリ
レーを介さないで直接、電源Ｖccやグランドに接続する
ことができるので、リレーのチャタリング等の影響を受
けることなく、容易に、しかも精度良く動作保証を行う
ことができる。
・リード成形工程において、導通検査手段８により導通
検査を行うことができる。したがって、後工程の選別テ
スティング工程において、接地端子間や電源端子間の導
通テストが不要となり、全ての接地端子や電源端子をリ
レーを介さないで直接、電源Ｖccやグランドに接続する
ことができるので、リレーのチャタリング等の影響を受
けることなく、容易に、しかも精度良く動作保証を行う
ことができる。
【００１７】なお、上記の実施例では、接地端子間や電
源端子間の導通テストを行う場合について説明したが、
本発明はこれに限定されるものではなく、他の共通端子
間の導通テストを行ってもよい。更に、本発明は、上記
の実施例に限定されるものではなく、その要旨の範囲内
で種々の変形が可能である。
源端子間の導通テストを行う場合について説明したが、
本発明はこれに限定されるものではなく、他の共通端子
間の導通テストを行ってもよい。更に、本発明は、上記
の実施例に限定されるものではなく、その要旨の範囲内
で種々の変形が可能である。
【００１８】
【発明の効果】以上詳述したように本発明によれば、半
導体デバイスの切断・リード成形工程において、各接地
端子間や電源端子間の導通検査を行うことができ、した
がって後の選別テスティング工程の簡略化を図り、更に
同工程の信頼性の向上をも図ることが可能な半導体製造
装置を提供することができる。
導体デバイスの切断・リード成形工程において、各接地
端子間や電源端子間の導通検査を行うことができ、した
がって後の選別テスティング工程の簡略化を図り、更に
同工程の信頼性の向上をも図ることが可能な半導体製造
装置を提供することができる。
【図１】本発明の一実施例である半導体製造装置の概略
構成図である。
構成図である。
【図２】本発明の一実施例である半導体製造装置の動作
説明図である。
説明図である。
【図３】本発明の一実施例である半導体製造装置の動作
説明図である。
説明図である。
【図４】本発明の一実施例である半導体製造装置の制御
系のブロック図である。
系のブロック図である。
【図５】半導体デバイスの組み立て工程図である。
【図６】半導体デバイスの導通検査を示す回路図であ
る。
る。
１ 半導体製造装置 ２ 切断型 ４ リード受具 ７ テスタ ８ 導通検査手段 １０ 型搬送手段 １５ 半導体デバイス １６ リード
Claims (1)
- 【請求項１】 切断型によりリードフレームから分離さ
れて供給される半導体デバイスを受け入れてこの半導体
デバイスのリードを折り曲げ下方に突出する状態に成形
する成形型と、前記成形型の近傍に配置された前記半導
体デバイスのリードが挿入可能な接点部を具備するリー
ド受具及びこのリード受具の接点部に接続したテスタか
らなる導通検査手段と、前記成形型を前記リード受具側
に搬送し、前記成形型から突出している半導体デバイス
のリードを前記リード受具の接点部に装着する型搬送手
段とを有することを特徴とする半導体製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197830A JPH0621299A (ja) | 1992-06-30 | 1992-06-30 | 半導体製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197830A JPH0621299A (ja) | 1992-06-30 | 1992-06-30 | 半導体製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621299A true JPH0621299A (ja) | 1994-01-28 |
Family
ID=16381055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4197830A Withdrawn JPH0621299A (ja) | 1992-06-30 | 1992-06-30 | 半導体製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621299A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0257175A1 (de) * | 1986-08-12 | 1988-03-02 | Balcke-Dürr AG | Verfahren und Vorrichtung zur Befestigung von Teilen auf einem Hohlkörper |
| US4848627A (en) * | 1986-10-21 | 1989-07-18 | Toyota Jidosha Kabushiki Kaisha | Storage box for vehicles |
| KR20180030596A (ko) | 2015-08-11 | 2018-03-23 | 제이에프이 스틸 가부시키가이샤 | 소결광의 제조 방법 |
| KR20180072810A (ko) | 2015-11-30 | 2018-06-29 | 제이에프이 스틸 가부시키가이샤 | 소결광의 제조 방법 |
-
1992
- 1992-06-30 JP JP4197830A patent/JPH0621299A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0257175A1 (de) * | 1986-08-12 | 1988-03-02 | Balcke-Dürr AG | Verfahren und Vorrichtung zur Befestigung von Teilen auf einem Hohlkörper |
| US4848627A (en) * | 1986-10-21 | 1989-07-18 | Toyota Jidosha Kabushiki Kaisha | Storage box for vehicles |
| KR20180030596A (ko) | 2015-08-11 | 2018-03-23 | 제이에프이 스틸 가부시키가이샤 | 소결광의 제조 방법 |
| KR20180072810A (ko) | 2015-11-30 | 2018-06-29 | 제이에프이 스틸 가부시키가이샤 | 소결광의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5670429A (en) | Process of conveying an encapsulated electronic component by engaging an integral resin projection | |
| JPH0621299A (ja) | 半導体製造装置 | |
| US6720786B2 (en) | Lead formation, assembly strip test, and singulation system | |
| US5159266A (en) | Test socket and method for failure analysis of plastic quad flat pack devices | |
| US7294853B2 (en) | Substrate for mounting a semiconductor | |
| US6521468B1 (en) | Lead formation, assembly strip test and singulation method | |
| JPH09312190A (ja) | 自動車用ワイヤーハーネス製造における電線圧接プレス機 | |
| KR102175111B1 (ko) | 복합 굴곡부를 구비하는 fpcb용 검사장치 및 이를 이용하는 fpcb 검사방법 | |
| KR102162813B1 (ko) | 탄성 지지형 fpcb 검사장치 및 이를 이용하는 fpcb 검사방법 | |
| JPH06174784A (ja) | 半導体装置のバーンイン装置および方法 | |
| JPH1098060A (ja) | 電子部品の製造方法及びその電子部品の検査方法 | |
| JPH1079455A (ja) | Ｉｃ挿入抜取装置 | |
| JP2634286B2 (ja) | 半導体装置の電気特性検査用ハンドラ装置 | |
| JP2004055765A (ja) | Ｉｃパッケージの製造方法およびリードフレーム | |
| KR100796939B1 (ko) | 반도체 패키지의 개별화 공정에서의 검사장치 및 검사방법 | |
| JP3261723B2 (ja) | 半導体ウェーハのペレット検査方法 | |
| JPH09113576A (ja) | 小型素子の電気特性検査方法及び装置 | |
| KR100257982B1 (ko) | 바코드 웨이퍼 고유번호의 프레임 부착기능을 구비한 웨이퍼 마운팅 장치 | |
| KR19990084927A (ko) | 에스.아이.피(sip) 패키지 모듈 검사용 콘택터 및 이를 이용한 검사방법 | |
| JPH03184356A (ja) | リードフレーム | |
| KR20030008641A (ko) | 반도체 패키지의 소켓 | |
| JPH0722798A (ja) | 実装回路の実装方法および実装回路 | |
| JPS59123247A (ja) | 半導体装置の製造方法 | |
| JPH05312901A (ja) | Ｉｃのテスト方法 | |
| KR20010015630A (ko) | 결함있는 전자 장치 식별 시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |