JPH0621299A - 半導体製造装置 - Google Patents

半導体製造装置

Info

Publication number
JPH0621299A
JPH0621299A JP4197830A JP19783092A JPH0621299A JP H0621299 A JPH0621299 A JP H0621299A JP 4197830 A JP4197830 A JP 4197830A JP 19783092 A JP19783092 A JP 19783092A JP H0621299 A JPH0621299 A JP H0621299A
Authority
JP
Japan
Prior art keywords
lead
semiconductor device
mold
molding die
die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4197830A
Other languages
English (en)
Inventor
Kenji Yamamoto
賢治 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
Priority to JP4197830A priority Critical patent/JPH0621299A/ja
Publication of JPH0621299A publication Critical patent/JPH0621299A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】 【目的】 本発明は、切断・リード成形工程において、
リードの導通検査を行うことができ、後の選別テスティ
ング工程の簡略化を図ることができる半導体製造装置を
提供する。 【構成】 本発明の半導体製造装置1は、切断型により
リードフレームから分離されて供給される半導体デバイ
ス15を成形型9に受け入れてこの半導体デバイス15
の接地端子や電源端子等に接続されたリード16を折り
曲げ下方に突出した状態に成形し、型搬送手段により成
形型9をリード受具4側に搬送し、成形型9から突出し
ている半導体デバイス15のリード16をリード受具4
に設けた接点部5に装着し、導通検査手段8のテスタ7
により、半導体デバイス15の接地端子間や電源端子間
の導通検査を行うようにしたものである。これにより、
リード成形とともに導通検査手段8により半導体デバイ
ス15の導通検査を行う。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体製造装置に関
し、より詳しくは、LSI等の半導体デバイス製造にお
ける切断・リード成形工程に用いる半導体製造装置に関
するものである。
【0002】
【従来の技術】従来、半導体デバイス製造の後工程組立
て段階における切断・リード成形工程は、その前工程で
あるモールド工程まで複数個連なっている半導体デバイ
スをリードフレームから1個単位に切り離し、各半導体
デバイスの電極となるリード外観を所定の形状に成形す
るものである。このような切断・リード成形工程を含む
半導体デバイスの組立て工程の概要を図5に示す。この
組立て工程は、ダイシング・治具詰工程、ペレット付け
工程、ワイヤボンディング工程、モールド工程、上述し
た切断・リード成形工程、半田コート工程、マーク工
程、エージング工程、選別テスティング工程、最終外観
検査工程等を含んでいる。
【0003】ところで、上述したような工程における組
み立て作業中のハンドリングやモールド処理の際に加え
られる圧力により、ワイヤーショート、ワイヤーオープ
ン(断線)等の不良が発生する。したがって、特に接地
端子や電源端子が2個以上形成された半導体デバイスに
ついては、ワイヤーショート、ワイヤーオープン(断
線)等の不良品を除去するために、導通検査を行う必要
がある。従来は、かかる不良となった半導体デバイス
は、選別テスティング工程においてICテスタにより検
査され、信頼性不良モードも含む他の電気的特性不良品
と一緒に検査・除去される。
【0004】図6は、ICテスタを用いたワイヤーショ
ート、ワイヤーオープンの検査工程の概要を示す図であ
る。図6に示す検査工程は、半導体デバイス30の接地
端子GND1乃至 GND4から導出した各リード31のう
ち、一本は接地し、他の3本は各々リレー32を介して
ICテスタ33のコンパレータ34等に接続して、各接
地端子 GND1乃至 GND4間のワイヤーショート、ワイヤ
ーオープンを検査するものである。
【0005】尚、半導体デバイス30の他のピンも同様
にリレー32を介してICテスタ33のコンパレータ3
4等に接続され、他の電気的特性が検査される。このよ
うな検査工程を採用することにより、半導体デバイス3
0のすべての不良モードが除去可能となる。
【0006】
【発明が解決しようとする課題】しかしながら、半導体
デバイス30の微細化が進み、動作速度が高速化し、消
費電力の増大に対処するために電源用のピン数を増設し
た場合には、上述した検査工程におけるリレー32を用
いた方法では、リレーのチャタリング等の影響を受けや
すくなり、特に、検査工程で入力スレショルドの動作保
証を行うことが困難になるという問題がある。
【0007】本発明は上記事情に基づいてなされたもの
であり、切断・リード成形工程において、各接地端子間
や電源端子間等のリードの導通検査を行うことができ、
後の選別テスティング工程の簡略化を図ることが可能な
半導体製造装置を提供することを目的とする。
【0008】
【課題を解決するための手段】上記の目的を達成するた
め本発明の半導体製造装置は、切断型によりリードフレ
ームから分離されて供給される半導体デバイスを受け入
れてこの半導体デバイスのリードを折り曲げ下方に突出
する状態に成形する成形型と、前記成形型の近傍に配置
された前記半導体デバイスのリードが挿入可能な接点部
を具備するリード受具及びこのリード受具の接点部に接
続したテスタからなる導通検査手段と、前記成形型を前
記リード受具側に搬送し、前記成形型から突出している
半導体デバイスのリードを前記リード受具の接点部に装
着する型搬送手段とを有する。
【0009】
【作用】以下に、本発明の半導体製造装置の作用を説明
する。この半導体製造装置の成形型は、切断型によりリ
ードフレームから分離されて供給される半導体デバイス
を受け入れて、この半導体デバイスの接地端子や電源端
子等に接続されたリードを折り曲げ下方に突出する。次
に、型搬送手段は、前記成形型を前記リード受具側に搬
送し、前記成形型から突出している半導体デバイスのリ
ードを導通検査手段のリード受具に設けた接点部に装着
する。これにより、成形型によるリード成形とともに導
通検査手段のテスタにより半導体デバイスのリードを介
して接地端子や電源端子等の導通検査を行うことができ
る。
【0010】
【実施例】以下に、本発明の一実施例である半導体製造
装置について図面を参照して説明する。図1は本発明の
一実施例である半導体製造装置の概略構成図、図4はそ
の半導体制御装置の制御系を示すブロック図である。図
1及び図4に示す半導体製造装置1は、切断型2によ
り、搬送系3で搬送されてくる図示しないリードフレー
ムから半導体デバイス15を切断分離するとともに、こ
の切断型2からの半導体デバイス15を受け入れてこの
半導体デバイス15の接地端子や電源端子等に接続され
たリード16を折り曲げ下方に突出した状態に成形する
成形型9と、この成形型9の近傍に配置された半導体デ
バイス15のリード16が挿入可能な接点部5を具備す
るリード受具4及びこのリード受具4の接点部5に接続
した導体ケーブル6を介して接続したテスタ7からなる
導通検査手段8と、成形型9をリード受具4側に搬送
し、成形型9から突出している半導体デバイス15のリ
ード16をリード受具4の接点部5に装着する型搬送手
段10とを有している。
【0011】成形型9は、半導体デバイス15を受け入
れリード16が水平状態に突出するように保持するとと
もにリード受具4によりガイドされるガイド片11を下
方に突出した下型9Aと、この下型9Aに対し上下動可
能に配置され、下型9Aに保持されている半導体デバイ
ス15のリード16を下方に折り曲げてこの下型9Aよ
りも下方に突出させる折り曲げ片10を有する上型9B
とを具備する。この成形型9は、型搬送手段10によ
り、リード受具4に接近する位置まで搬送され、またリ
ード受具4から離れる位置まで復帰するようになってい
る。
【0012】図4は、半導体製造装置1の制御系を示す
ものであり、補助制御部21及び主制御部22からなる
制御手段20を具備し、補助制御部21により、切断型
2、搬送系3、型搬送手段10、成形型9を各々制御す
るとともに、主制御部22によりテスタ7の導通テスト
の制御を行う。
【0013】図2及び図3は本実施例装置の動作を説明
するための図である。以下、本実施例装置の作用につい
て図2、図3をも参照して説明する。本実施例の半導体
製造装置1の成形型9は、切断型2によりリードフレー
ムから分離されて供給される半導体デバイス15を図1
に示すように受け入れて、下型9Aによりリード16が
水平状態に突出するように保持する。
【0014】次に、補助制御部21の制御の下で、上型
9Bが図2に示すように下降し、折り曲げ片10でリー
ド16を押して半導体デバイス15の接地端子や電源端
子等に接続されたリード16を折り曲げ下方に突出した
状態に成形する。次に、型搬送手段10は、補助制御部
21の制御の下で、図3に示すように、成形型9をリー
ド受具4側に搬送し、成形型9から突出している半導体
デバイス15のリード16を導通検査手段8のリード受
具4に設けた接点部5に装着する。
【0015】これにより、成形型9によるリード成形と
ともに導通検査手段8のテスタ7により半導体デバイス
15のリード16を介して接地端子間や電源端子間の導
通検査を行うことができる。この導通検査が終了する
と、成形型9は型搬送手段10により初期位置まで上昇
駆動され、さらに上型9Bが上昇して半導体デバイス1
5は、次の処理工程に搬送される。
【0016】このように、本実施例装置によれば、切断
・リード成形工程において、導通検査手段8により導通
検査を行うことができる。したがって、後工程の選別テ
スティング工程において、接地端子間や電源端子間の導
通テストが不要となり、全ての接地端子や電源端子をリ
レーを介さないで直接、電源Vccやグランドに接続する
ことができるので、リレーのチャタリング等の影響を受
けることなく、容易に、しかも精度良く動作保証を行う
ことができる。
【0017】なお、上記の実施例では、接地端子間や電
源端子間の導通テストを行う場合について説明したが、
本発明はこれに限定されるものではなく、他の共通端子
間の導通テストを行ってもよい。更に、本発明は、上記
の実施例に限定されるものではなく、その要旨の範囲内
で種々の変形が可能である。
【0018】
【発明の効果】以上詳述したように本発明によれば、半
導体デバイスの切断・リード成形工程において、各接地
端子間や電源端子間の導通検査を行うことができ、した
がって後の選別テスティング工程の簡略化を図り、更に
同工程の信頼性の向上をも図ることが可能な半導体製造
装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の一実施例である半導体製造装置の概略
構成図である。
【図2】本発明の一実施例である半導体製造装置の動作
説明図である。
【図3】本発明の一実施例である半導体製造装置の動作
説明図である。
【図4】本発明の一実施例である半導体製造装置の制御
系のブロック図である。
【図5】半導体デバイスの組み立て工程図である。
【図6】半導体デバイスの導通検査を示す回路図であ
る。
【符号の説明】
1 半導体製造装置 2 切断型 4 リード受具 7 テスタ 8 導通検査手段 10 型搬送手段 15 半導体デバイス 16 リード

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 切断型によりリードフレームから分離さ
    れて供給される半導体デバイスを受け入れてこの半導体
    デバイスのリードを折り曲げ下方に突出する状態に成形
    する成形型と、前記成形型の近傍に配置された前記半導
    体デバイスのリードが挿入可能な接点部を具備するリー
    ド受具及びこのリード受具の接点部に接続したテスタか
    らなる導通検査手段と、前記成形型を前記リード受具側
    に搬送し、前記成形型から突出している半導体デバイス
    のリードを前記リード受具の接点部に装着する型搬送手
    段とを有することを特徴とする半導体製造装置。
JP4197830A 1992-06-30 1992-06-30 半導体製造装置 Withdrawn JPH0621299A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4197830A JPH0621299A (ja) 1992-06-30 1992-06-30 半導体製造装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4197830A JPH0621299A (ja) 1992-06-30 1992-06-30 半導体製造装置

Publications (1)

Publication Number Publication Date
JPH0621299A true JPH0621299A (ja) 1994-01-28

Family

ID=16381055

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4197830A Withdrawn JPH0621299A (ja) 1992-06-30 1992-06-30 半導体製造装置

Country Status (1)

Country Link
JP (1) JPH0621299A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0257175A1 (de) * 1986-08-12 1988-03-02 Balcke-Dürr AG Verfahren und Vorrichtung zur Befestigung von Teilen auf einem Hohlkörper
US4848627A (en) * 1986-10-21 1989-07-18 Toyota Jidosha Kabushiki Kaisha Storage box for vehicles
KR20180030596A (ko) 2015-08-11 2018-03-23 제이에프이 스틸 가부시키가이샤 소결광의 제조 방법
KR20180072810A (ko) 2015-11-30 2018-06-29 제이에프이 스틸 가부시키가이샤 소결광의 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0257175A1 (de) * 1986-08-12 1988-03-02 Balcke-Dürr AG Verfahren und Vorrichtung zur Befestigung von Teilen auf einem Hohlkörper
US4848627A (en) * 1986-10-21 1989-07-18 Toyota Jidosha Kabushiki Kaisha Storage box for vehicles
KR20180030596A (ko) 2015-08-11 2018-03-23 제이에프이 스틸 가부시키가이샤 소결광의 제조 방법
KR20180072810A (ko) 2015-11-30 2018-06-29 제이에프이 스틸 가부시키가이샤 소결광의 제조 방법

Similar Documents

Publication Publication Date Title
US5670429A (en) Process of conveying an encapsulated electronic component by engaging an integral resin projection
JPH0621299A (ja) 半導体製造装置
US6720786B2 (en) Lead formation, assembly strip test, and singulation system
US7294853B2 (en) Substrate for mounting a semiconductor
US6521468B1 (en) Lead formation, assembly strip test and singulation method
JPH09312190A (ja) 自動車用ワイヤーハーネス製造における電線圧接プレス機
KR102175111B1 (ko) 복합 굴곡부를 구비하는 fpcb용 검사장치 및 이를 이용하는 fpcb 검사방법
KR102162813B1 (ko) 탄성 지지형 fpcb 검사장치 및 이를 이용하는 fpcb 검사방법
JPH06174784A (ja) 半導体装置のバーンイン装置および方法
JPH1098060A (ja) 電子部品の製造方法及びその電子部品の検査方法
JPH1079455A (ja) Ic挿入抜取装置
JP2634286B2 (ja) 半導体装置の電気特性検査用ハンドラ装置
KR102212615B1 (ko) 역전 지지형 fpcb 검사장치 및 이를 이용하는 fpcb 검사방법
JP2004055765A (ja) Icパッケージの製造方法およびリードフレーム
JP3261723B2 (ja) 半導体ウェーハのペレット検査方法
JPH09113576A (ja) 小型素子の電気特性検査方法及び装置
KR100257982B1 (ko) 바코드 웨이퍼 고유번호의 프레임 부착기능을 구비한 웨이퍼 마운팅 장치
KR19990084927A (ko) 에스.아이.피(sip) 패키지 모듈 검사용 콘택터 및 이를 이용한 검사방법
JPH03184356A (ja) リードフレーム
KR20030008641A (ko) 반도체 패키지의 소켓
JPH11118878A (ja) Ic固定治具
JPH0618612A (ja) 半導体検査方法
JPS59123247A (ja) 半導体装置の製造方法
JPH05312901A (ja) Icのテスト方法
KR20010015630A (ko) 결함있는 전자 장치 식별 시스템

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990831