JPH0621184A - 半導体装置の故障解析方法 - Google Patents
半導体装置の故障解析方法Info
- Publication number
- JPH0621184A JPH0621184A JP17805892A JP17805892A JPH0621184A JP H0621184 A JPH0621184 A JP H0621184A JP 17805892 A JP17805892 A JP 17805892A JP 17805892 A JP17805892 A JP 17805892A JP H0621184 A JPH0621184 A JP H0621184A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- etching
- memory cell
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 積層容量型メモリセルの不良の観察を簡単な
ものとする。 【構成】 保護膜１２をドライエッチングにより除去す
る。アルミニウム合金膜１１を温度６０℃のリン酸にて
エッチング除去する。層間絶縁膜１０をオーバエッチン
グをする。ビット線９とポリサイド膜及びセルプレート
電極８とをエッチング除去する。エッチングには、アル
カリ水溶液、例えば水温８０℃のＫＯＨ：Ｈ2Ｏ＝１：
１０の水酸化カリウム水溶液によりエッチングした。残
った層間絶縁膜１０を電荷蓄積電極６の表面が露出する
までエッチングをする。
ものとする。 【構成】 保護膜１２をドライエッチングにより除去す
る。アルミニウム合金膜１１を温度６０℃のリン酸にて
エッチング除去する。層間絶縁膜１０をオーバエッチン
グをする。ビット線９とポリサイド膜及びセルプレート
電極８とをエッチング除去する。エッチングには、アル
カリ水溶液、例えば水温８０℃のＫＯＨ：Ｈ2Ｏ＝１：
１０の水酸化カリウム水溶液によりエッチングした。残
った層間絶縁膜１０を電荷蓄積電極６の表面が露出する
までエッチングをする。
Description
【０００１】
【産業上の利用分野】本発明は、積層容量型メモリセル
を有する半導体装置の故障解析方法に関するものであ
る。
を有する半導体装置の故障解析方法に関するものであ
る。
【０００２】
【従来の技術】半導体メモリ素子の微細化および高密度
集積化に伴い、メモリセル構造はプレナー型メモリセル
から、狭い領域内に容量の大きいキャパシタを形成でき
る積層容量型メモリセルへと推移してきている（以下積
層容量型メモリセルをＳＴＣメモリセルと呼ぶ）。しか
し、このＳＴＣメモリセルでは、これに特有のパターン
不良が発生する。このＳＴＣメモリセルの故障解析や量
産工程での不良原因を解析する技術が求められている。
集積化に伴い、メモリセル構造はプレナー型メモリセル
から、狭い領域内に容量の大きいキャパシタを形成でき
る積層容量型メモリセルへと推移してきている（以下積
層容量型メモリセルをＳＴＣメモリセルと呼ぶ）。しか
し、このＳＴＣメモリセルでは、これに特有のパターン
不良が発生する。このＳＴＣメモリセルの故障解析や量
産工程での不良原因を解析する技術が求められている。
【０００３】以下に従来の半導体装置の故障解析方法に
ついて、ＳＴＣメモリセルで多く発生するブリッジした
パターン不良の解析方法を図面を参照しながら説明す
る。
ついて、ＳＴＣメモリセルで多く発生するブリッジした
パターン不良の解析方法を図面を参照しながら説明す
る。
【０００４】図９は従来の半導体装置の故障解析方法を
示すフローチャートである。まず、半導体装置、例えば
ダイナミックＲＡＭを電気的測定により不良アドレスを
特定するステップ１と、つぎに半導体装置を構成する導
電膜または絶縁膜をドライエッチングまたはウエットエ
ッチングにより剥離することにより故障箇所を露出させ
るステップ２、さらには、故障箇所を走査電子顕微鏡ま
たは光学顕微鏡により観察するステップ３とから構成さ
れている。
示すフローチャートである。まず、半導体装置、例えば
ダイナミックＲＡＭを電気的測定により不良アドレスを
特定するステップ１と、つぎに半導体装置を構成する導
電膜または絶縁膜をドライエッチングまたはウエットエ
ッチングにより剥離することにより故障箇所を露出させ
るステップ２、さらには、故障箇所を走査電子顕微鏡ま
たは光学顕微鏡により観察するステップ３とから構成さ
れている。
【０００５】図１０〜図１６は従来の半導体装置の故障
解析方法を用いた時、各剥離工程でのメモリセル部の要
部断面図である。
解析方法を用いた時、各剥離工程でのメモリセル部の要
部断面図である。
【０００６】図中、１はシリコン基板、２はフィールド
酸化膜、３はゲート電極又はワード線、４は層間絶縁
膜、５は接続孔、６は電荷蓄積電極、７は誘電体膜、８
はセルプレート電極、９はビット線、１０は層間絶縁
膜、１１はアルミ合金膜、１２は保護膜である。
酸化膜、３はゲート電極又はワード線、４は層間絶縁
膜、５は接続孔、６は電荷蓄積電極、７は誘電体膜、８
はセルプレート電極、９はビット線、１０は層間絶縁
膜、１１はアルミ合金膜、１２は保護膜である。
【０００７】図１０は剥離する前の半導体装置の要部断
面図である。まず、図１１に示すように、保護膜１２、
例えば窒化珪素膜を、ドライエッチングで除去する。次
に図１２に示すように、アルミニウム合金膜１１を６０
℃のリン酸にてエッチング除去する。次に図１３に示す
ように、層間絶縁膜１０であるＢＰＳＧ（ボロンフォス
フォシリケートグラス）膜をフッ酸（ＨＦ）とフッ化ア
ンモニウム（ＮＨ4Ｆ）との混合液によりオーバエッチ
ングする。オーバエッチングは、ビット線９とポリサイ
ド膜の表面が露出するまでオーバエッチングをする。次
に図１４に示すように、ビット線９をフッ酸を含む混合
液によりエッチング除去する。次に図１５に示すよう
に、層間絶縁膜１０をフッ酸とフッ化アンモニウムとの
混合液によりエッチングする。この時の、エッチングは
セルプレート電極８が露出するまでエッチングする。次
に図１６に示すように、セルプレート電極８をフッ酸を
含む混合液により電荷蓄積電極６の表面が露出するまで
エッチングをする。このようにして、電荷蓄積電極６の
ブリッジなどの故障箇所を観察することができる。
面図である。まず、図１１に示すように、保護膜１２、
例えば窒化珪素膜を、ドライエッチングで除去する。次
に図１２に示すように、アルミニウム合金膜１１を６０
℃のリン酸にてエッチング除去する。次に図１３に示す
ように、層間絶縁膜１０であるＢＰＳＧ（ボロンフォス
フォシリケートグラス）膜をフッ酸（ＨＦ）とフッ化ア
ンモニウム（ＮＨ4Ｆ）との混合液によりオーバエッチ
ングする。オーバエッチングは、ビット線９とポリサイ
ド膜の表面が露出するまでオーバエッチングをする。次
に図１４に示すように、ビット線９をフッ酸を含む混合
液によりエッチング除去する。次に図１５に示すよう
に、層間絶縁膜１０をフッ酸とフッ化アンモニウムとの
混合液によりエッチングする。この時の、エッチングは
セルプレート電極８が露出するまでエッチングする。次
に図１６に示すように、セルプレート電極８をフッ酸を
含む混合液により電荷蓄積電極６の表面が露出するまで
エッチングをする。このようにして、電荷蓄積電極６の
ブリッジなどの故障箇所を観察することができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の方法では、フッ酸を含む混合液でセルプレート電極
８をエッチング除去する時、セルプレート電極８をエッ
チングしたと同時に電荷蓄積電極６をも除去してしまう
という欠点を有していた。そのため電荷蓄積電極６が極
薄いポリシリコン膜を含んだ状態でブリッジしている場
合、不良セル部が検出できなくなるという欠点があっ
た。
来の方法では、フッ酸を含む混合液でセルプレート電極
８をエッチング除去する時、セルプレート電極８をエッ
チングしたと同時に電荷蓄積電極６をも除去してしまう
という欠点を有していた。そのため電荷蓄積電極６が極
薄いポリシリコン膜を含んだ状態でブリッジしている場
合、不良セル部が検出できなくなるという欠点があっ
た。
【０００９】本発明は、上記従来の問題点を解決するも
ので、積層容量型メモリセルの不良の観察を簡単にでき
る方法を提供することを目的とする。
ので、積層容量型メモリセルの不良の観察を簡単にでき
る方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の解析方法では、容量型メモリセ
ルの不良箇所を電気的に特定する工程と、前記メモリセ
ルの絶縁膜をウエットエッチングで除去する工程と、前
記メモリセルのビット線及びセルプレート電極を同時に
アルカリ水溶液によりエッチング除去し、前記不良箇所
を露出する工程と、前記不良箇所を荷電ビーム装置によ
り解析する工程とからなる。
に本発明の半導体装置の解析方法では、容量型メモリセ
ルの不良箇所を電気的に特定する工程と、前記メモリセ
ルの絶縁膜をウエットエッチングで除去する工程と、前
記メモリセルのビット線及びセルプレート電極を同時に
アルカリ水溶液によりエッチング除去し、前記不良箇所
を露出する工程と、前記不良箇所を荷電ビーム装置によ
り解析する工程とからなる。
【００１１】
【作用】この構成によって、アルカリ水溶液によるＳｉ
Ｏ2のエッチング速度はＳｉのそれの１／１０００以下
となる。このため、電荷蓄積電極上に形成された誘電体
膜及び電荷蓄積電極はエッチングされない。このよう
に、電荷蓄積電極をエッチングすることなく電荷蓄積電
極のブリッジなどの不良箇所を観察することができ、Ｓ
ＴＣメモリーセルの良否を識別することができる。
Ｏ2のエッチング速度はＳｉのそれの１／１０００以下
となる。このため、電荷蓄積電極上に形成された誘電体
膜及び電荷蓄積電極はエッチングされない。このよう
に、電荷蓄積電極をエッチングすることなく電荷蓄積電
極のブリッジなどの不良箇所を観察することができ、Ｓ
ＴＣメモリーセルの良否を識別することができる。
【００１２】
【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。図１は本発明のために用いたダイナミ
ックＲＡＭの要部断面図である。図１において、１はシ
リコン基板、２はフィールド酸化膜、３はゲート電極又
はワード線、４は層間絶縁膜、５は接続孔、６は電荷蓄
積電極、７は誘電体膜、８はセルプレート電極、９はビ
ット線、１０は層間絶縁膜、１１はアルミニウム合金
膜、１２は保護膜である。
ながら説明する。図１は本発明のために用いたダイナミ
ックＲＡＭの要部断面図である。図１において、１はシ
リコン基板、２はフィールド酸化膜、３はゲート電極又
はワード線、４は層間絶縁膜、５は接続孔、６は電荷蓄
積電極、７は誘電体膜、８はセルプレート電極、９はビ
ット線、１０は層間絶縁膜、１１はアルミニウム合金
膜、１２は保護膜である。
【００１３】図２は、本発明のために用いた、ワード線
方向に劈開したダイナミックＲＡＭの要部断面図であ
る。図２において、２１が電荷蓄積電極がブリッジした
不良箇所である。
方向に劈開したダイナミックＲＡＭの要部断面図であ
る。図２において、２１が電荷蓄積電極がブリッジした
不良箇所である。
【００１４】本発明の半導体装置の故障解析方法は、半
導体装置例えばダイナミックＲＡＭを電気的測定により
不良アドレスを特定するステップ１と、次に半導体装置
を構成する導電膜または絶縁膜をドライエッチングまた
はウエットエッチングにより剥離することにより故障箇
所を露出させるステップ２と、さらには故障箇所を走査
電子顕微鏡または光学顕微鏡により観察するステップ３
とで構成されている。
導体装置例えばダイナミックＲＡＭを電気的測定により
不良アドレスを特定するステップ１と、次に半導体装置
を構成する導電膜または絶縁膜をドライエッチングまた
はウエットエッチングにより剥離することにより故障箇
所を露出させるステップ２と、さらには故障箇所を走査
電子顕微鏡または光学顕微鏡により観察するステップ３
とで構成されている。
【００１５】図３〜図８は本発明の半導体装置の故障解
析方法の各剥離工程でのメモリセル部の要部断面図であ
る。
析方法の各剥離工程でのメモリセル部の要部断面図であ
る。
【００１６】図３は、剥離する前の半導体装置の要部断
面図である。まず、図４に示すように、保護膜１２をド
ライエッチングにより除去する。保護膜１２には、例え
ば膜厚０．９μｍのプラズマＣＶＤ法により成膜した窒
化珪素膜を用いた。この時、ドライエッチングはフレオ
ン（ＣＦ4）と酸素との混合ガスを混合比９：１の条件
でエッチングした。
面図である。まず、図４に示すように、保護膜１２をド
ライエッチングにより除去する。保護膜１２には、例え
ば膜厚０．９μｍのプラズマＣＶＤ法により成膜した窒
化珪素膜を用いた。この時、ドライエッチングはフレオ
ン（ＣＦ4）と酸素との混合ガスを混合比９：１の条件
でエッチングした。
【００１７】次に図５に示すように、アルミニウム合金
膜１１を６０℃のリン酸にてエッチング除去する。アル
ミニウム合金膜１１には、例えば膜厚０．９μｍ、スパ
ッタ法により成膜したＡｌ−Ｓｉ−Ｃｕ合金膜を用い
た。
膜１１を６０℃のリン酸にてエッチング除去する。アル
ミニウム合金膜１１には、例えば膜厚０．９μｍ、スパ
ッタ法により成膜したＡｌ−Ｓｉ−Ｃｕ合金膜を用い
た。
【００１８】次に図６に示すように、層間絶縁膜１０を
オーバエッチングをする。ここで、層間絶縁膜１０に
は、例えば、常圧ＣＶＤ法により成膜したＢＰＳＧ（ボ
ロンフォスフォシリケートグラス）膜を用いた。またオ
ーバエッチングのエッチング液には、フッ酸（ＨＦ）と
フッ化アンモニウム（ＮＨ4Ｆ）とを容量比１：５とな
る混合液によりセルプレート電極８の表面が露出するま
でエッチングした。
オーバエッチングをする。ここで、層間絶縁膜１０に
は、例えば、常圧ＣＶＤ法により成膜したＢＰＳＧ（ボ
ロンフォスフォシリケートグラス）膜を用いた。またオ
ーバエッチングのエッチング液には、フッ酸（ＨＦ）と
フッ化アンモニウム（ＮＨ4Ｆ）とを容量比１：５とな
る混合液によりセルプレート電極８の表面が露出するま
でエッチングした。
【００１９】次に図７に示すように、ビット線９とポリ
サイド膜及びセルプレート電極８とをエッチング除去す
る。
サイド膜及びセルプレート電極８とをエッチング除去す
る。
【００２０】ビット線９は、例えば、膜厚０．２０μ
ｍ、減圧ＣＶＤ法により成膜した多結晶シリコンと、膜
厚０．２５μｍ、減圧ＣＶＤ法により成膜したＷシリサ
イドからなるポリサイド膜である。また、セルプレート
電極８は、例えば膜厚０．１６μｍ、減圧ＣＶＤ法によ
り成膜した多結晶シリコンである。エッチングには、ア
ルカリ水溶液、例えば水温８０℃のＫＯＨ：Ｈ2Ｏ＝
１：１０の水酸化カリウム水溶液によりエッチングし
た。
ｍ、減圧ＣＶＤ法により成膜した多結晶シリコンと、膜
厚０．２５μｍ、減圧ＣＶＤ法により成膜したＷシリサ
イドからなるポリサイド膜である。また、セルプレート
電極８は、例えば膜厚０．１６μｍ、減圧ＣＶＤ法によ
り成膜した多結晶シリコンである。エッチングには、ア
ルカリ水溶液、例えば水温８０℃のＫＯＨ：Ｈ2Ｏ＝
１：１０の水酸化カリウム水溶液によりエッチングし
た。
【００２１】この時、酸化膜のエッチング速度は、シリ
コンのそれの１／１０００以下である。このため、電荷
蓄積電極６上に誘電体膜７である酸化膜又は酸化窒化珪
素膜（ＳｉＮＯ）膜が存在するので、誘電体膜７及び電
荷蓄積電極６はエッチングされない。
コンのそれの１／１０００以下である。このため、電荷
蓄積電極６上に誘電体膜７である酸化膜又は酸化窒化珪
素膜（ＳｉＮＯ）膜が存在するので、誘電体膜７及び電
荷蓄積電極６はエッチングされない。
【００２２】次に図８に示すように、残った層間絶縁膜
１０であるＢＰＳＧ（ボロンフォスフォシリケートグラ
ス）膜をフッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ4
Ｆ）との混合液（容量比１：５）により電荷蓄積電極６
の表面が露出するまでエッチングをする。このようにす
ることで、電荷蓄積電極６をエッチングすることなく電
荷蓄積電極６のブリッジなどの故障箇所を観察すること
ができる。
１０であるＢＰＳＧ（ボロンフォスフォシリケートグラ
ス）膜をフッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ4
Ｆ）との混合液（容量比１：５）により電荷蓄積電極６
の表面が露出するまでエッチングをする。このようにす
ることで、電荷蓄積電極６をエッチングすることなく電
荷蓄積電極６のブリッジなどの故障箇所を観察すること
ができる。
【００２３】本実施例ではポリサイド膜やセルプレート
電極のエッチング液として水酸化カリウム水溶液を用い
たが、その他例えば水酸化ナトリウム水溶液などのアル
カリ水溶液を用いても同様の効果があることを確認し
た。
電極のエッチング液として水酸化カリウム水溶液を用い
たが、その他例えば水酸化ナトリウム水溶液などのアル
カリ水溶液を用いても同様の効果があることを確認し
た。
【００２４】
【発明の効果】以上のように本発明は、簡単に故障箇所
が識別でき、故障箇所の詳細な観察や組成分析を可能に
する。また剥離工程を短縮することから解析時間を短縮
でき、故障原因を迅速に半導体装置製造工程あるいは半
導体装置開発工程へフィードバックでき、半導体装置の
歩留まり安定あるいは早期開発への効果が期待できる。
が識別でき、故障箇所の詳細な観察や組成分析を可能に
する。また剥離工程を短縮することから解析時間を短縮
でき、故障原因を迅速に半導体装置製造工程あるいは半
導体装置開発工程へフィードバックでき、半導体装置の
歩留まり安定あるいは早期開発への効果が期待できる。
【図１】本発明の半導体装置の故障解析方法を説明する
ダイナミックＲＡＭの要部断面図
ダイナミックＲＡＭの要部断面図
【図２】本発明の半導体装置の故障解析方法を説明する
ダイナミックＲＡＭの断面図
ダイナミックＲＡＭの断面図
【図３】本発明の半導体装置の故障解析方法のメモリセ
ル部の工程順断面図
ル部の工程順断面図
【図４】本発明の半導体装置の故障解析方法のメモリセ
ル部の工程順断面図
ル部の工程順断面図
【図５】本発明の半導体装置の故障解析方法のメモリセ
ル部の工程順断面図
ル部の工程順断面図
【図６】本発明の半導体装置の故障解析方法のメモリセ
ル部の工程順断面図
ル部の工程順断面図
【図７】本発明の半導体装置の故障解析方法のメモリセ
ル部の工程順断面図
ル部の工程順断面図
【図８】本発明の半導体装置の故障解析方法のメモリセ
ル部の工程順断面図
ル部の工程順断面図
【図９】従来の半導体装置の故障解析方法を示すフロー
チャート
チャート
【図１０】従来の半導体装置の故障解析方法のメモリセ
ル部の工程順断面図
ル部の工程順断面図
【図１１】従来の半導体装置の故障解析方法のメモリセ
ル部の工程順断面図
ル部の工程順断面図
【図１２】従来の半導体装置の故障解析方法のメモリセ
ル部の工程順断面図
ル部の工程順断面図
【図１３】従来の半導体装置の故障解析方法のメモリセ
ル部の工程順断面図
ル部の工程順断面図
【図１４】従来の半導体装置の故障解析方法のメモリセ
ル部の工程順断面図
ル部の工程順断面図
【図１５】従来の半導体装置の故障解析方法のメモリセ
ル部の工程順断面図
ル部の工程順断面図
【図１６】従来の半導体装置の故障解析方法のメモリセ
ル部の工程順断面図
ル部の工程順断面図
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート電極又はワード線 ４ 層間絶縁膜 ５ 接続孔 ６ 電荷蓄積電極 ７ 誘電体膜 ８ セルプレート電極 ９ ビット線 １０ 層間絶縁膜 １１ アルミニウム合金膜 １２ 保護膜
Claims (1)
- 【請求項１】容量型メモリセルの不良箇所を電気的に特
定する工程と、前記メモリセルの絶縁膜をウエットエッ
チングで除去する工程と、前記メモリセルのビット線及
びセルプレート電極を同時にアルカリ水溶液によりエッ
チング除去し、前記不良箇所を露出する工程と、前記不
良箇所を荷電ビーム装置により解析する工程とからなる
ことを特徴とする半導体装置の故障解析方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17805892A JPH0621184A (ja) | 1992-07-06 | 1992-07-06 | 半導体装置の故障解析方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17805892A JPH0621184A (ja) | 1992-07-06 | 1992-07-06 | 半導体装置の故障解析方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621184A true JPH0621184A (ja) | 1994-01-28 |
Family
ID=16041874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17805892A Pending JPH0621184A (ja) | 1992-07-06 | 1992-07-06 | 半導体装置の故障解析方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621184A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7056146B2 (en) | 2004-04-05 | 2006-06-06 | J.S.T. Mfg. Co., Ltd. | Insulation displacement contact and electric connector using the same |
| CN113675083A (zh) * | 2021-10-25 | 2021-11-19 | 江山季丰电子科技有限公司 | 暴露绝缘体上硅器件有源区的方法、应用和失效分析方法 |
| US11192202B2 (en) | 2018-02-06 | 2021-12-07 | Illinois Tool Works Inc. | Gas diffuser assemblies for nozzle assemblies having multiple attachment methods |
-
1992
- 1992-07-06 JP JP17805892A patent/JPH0621184A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7056146B2 (en) | 2004-04-05 | 2006-06-06 | J.S.T. Mfg. Co., Ltd. | Insulation displacement contact and electric connector using the same |
| US11192202B2 (en) | 2018-02-06 | 2021-12-07 | Illinois Tool Works Inc. | Gas diffuser assemblies for nozzle assemblies having multiple attachment methods |
| CN113675083A (zh) * | 2021-10-25 | 2021-11-19 | 江山季丰电子科技有限公司 | 暴露绝缘体上硅器件有源区的方法、应用和失效分析方法 |
| CN113675083B (zh) * | 2021-10-25 | 2021-12-21 | 江山季丰电子科技有限公司 | 暴露绝缘体上硅器件有源区的方法、应用和失效分析方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6232232B1 (en) | High selectivity BPSG to TEOS etchant | |
| JPH03161930A (ja) | 耐熱金属のエツチング・プロセス | |
| US5716535A (en) | Methods and etchants for etching oxides of silicon with low selectivity | |
| JP2790110B2 (ja) | 半導体装置の製造方法 | |
| US6169009B1 (en) | Methods of etching platinum group metal film and forming lower electrode of capacitor | |
| JP3088178B2 (ja) | ポリシリコン膜のエッチング方法 | |
| US5998259A (en) | Method of fabricating dual cylindrical capacitor | |
| JPH0621184A (ja) | 半導体装置の故障解析方法 | |
| JPH11145281A (ja) | 半導体装置の製造方法 | |
| US6495418B2 (en) | Method of manufacturing a semiconductor device having a capacitor | |
| US20060105537A1 (en) | Method for forming storage electrode of semiconductor device | |
| JP2712926B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2799566B2 (ja) | 半導体装置の製造方法 | |
| KR20010059284A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| JPH0621181A (ja) | 絶縁膜欠陥検出方法 | |
| JP2003197776A (ja) | 電荷貯蔵電極の形成方法 | |
| JP2599485B2 (ja) | 半導体素子の評価方法 | |
| US5242852A (en) | Method for manufacturing a semiconductor memory device | |
| KR100353807B1 (ko) | 고유전체 캐패시터의 하부전극 형성방법 | |
| CN101399221A (zh) | 降低接触电阻的接触窗的制造方法 | |
| JPH1012839A (ja) | 半導体装置およびその製造方法 | |
| KR100278912B1 (ko) | 핀형 저장전극 제조방법 | |
| US20080242096A1 (en) | Method for preparing bottle-shaped deep trenches | |
| KR20000025529A (ko) | 마스크 디멘션 변경에 의한 백금 식각 방법 | |
| KR100330571B1 (ko) | 반도체소자의캐패시터형성방법 |