JPH0621071A

JPH0621071A - 半導体装置の製造方法

Info

Publication number: JPH0621071A
Application number: JP17804592A
Authority: JP
Inventors: Shigeki Sawada; 茂樹澤田
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1992-07-06
Filing date: 1992-07-06
Publication date: 1994-01-28
Anticipated expiration: 2016-04-23
Also published as: JP3159527B2

Abstract

(57)【要約】【目的】エミッタ領域、ベース電極引出し部、エミッ
タ電極引出し部を自己整合的に形成する。【構成】シリコン基板２１表面のコレクタとなるＮ型
エピタキシャル層２３上に、ベース電極となるポリシリ
コンを成長させた後、外部ベース層の不純物となるボロ
ンをイオン注入する。次にポリシリコンを開口させ、ポ
リシリコンベース電極２６を形成する。そして超高真空
ＣＶＤ法によりシリコンゲルマニウム混晶層２７を成長
させた後、酸化膜２８を全面に成長させる。全面に酸化
膜を成長させた後、熱処理によりポリシリコンベース電
極２６中のボロンを拡散させて、Ｐ形ベースコンタクト
層２９を形成する。酸化膜を異方性エッチングし、ポリ
シリコンベース電極２６の側面に酸化膜サイドウォール
３０を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に超高速動作を特長とするバイポーラ型トラン
ジスタの製造方法に係わる。

【０００２】

【従来の技術】バイポーラトランジスタの微細化が進
み、ベース厚みが薄くなるにつれて、ベース抵抗の増大
により高周波特性が劣化する。それを避けるためベース
の不純物濃度を高くすると、それ以上にエミッタの濃度
も高くする必要がある。これはエミッタバンドギャップ
を縮小することで電流注入効率が低下する、すなわち電
流増幅率の低下につながる。それを防ぐにはエミッタ材
料のバンド幅をベース材料よりも大きくすることが必要
である。このため、ヘテロ接合のバイポーラトランジス
タ構造（ＨＢＴ）が必要となる。

【０００３】ＨＢＴの中では、シリコンゲルマニウム混
晶を用いたヘテロ構造が有効である。その結晶構造の整
合性の良さから、現在、実用化が進められている。特
に、シリコンゲルマニウムをベースに用いたＨＢＴは、
ＬＳＩの分野が中心に用いられている。それはトランジ
スタ自体の高速性の点、ＧａＡｓ系のＨＢＴが優れてい
る。このため単体や小規模なＩＣにはそのようなものが
使用される。一例として、シリコンゲルマニウム型のＨ
ＢＴを実用化することが、アイ・イー・ディー・エム・
テクノロジー・ダイジェスト１９９０年第６０３ペー
ジ（ＩＥＤＭＴｅｃｈ. Ｄｉｇ.（１９９０）ｐ.６
０３）に示されている。ＬＳＩの分野に用いるために、
自己整合構造とその製造プロセスが不可欠である。ベー
ス抵抗を低減させるために、エミッタ寸法を微細化した
り、真性ベース領域とベース電極間の距離を微細化する
こと、さらに寄生容量を低減させるために各領域の微細
化を行うことが必要である。このためには、これらの微
細化を自己整合構造で実現することが重要となる。

【０００４】従来の技術による自己整合構造のシリコン
ゲルマニウムをベースとして用いたＮＰＮトランジスタ
の工程順断面図を図４に示す。

【０００５】図４ａに示すように、コレクタとなるＮ型
シリコン基板１上にベース電極となるＰ型ポリシリコン
膜２と続いて酸化膜３を形成する。この後、フォトリソ
グラフィで所定の領域にパターニングしたレジスト（図
示せず）をマスクに、酸化膜３と続いてポリシリコン膜
２をエッチング除去する。その後レジトを除去し、真性
ベースおよびエミッタを形成する領域となるシリコン基
板１を露出させると同時に、ベース電極を形成する。

【０００６】次に図４ｂのように、全面に成長した酸化
膜を異方性の高いドライエッチングで、シリコン基板１
が露出した近傍のポリシリコン膜２の側面に、酸化膜サ
イドウォール４を残す。そして熱処理でポリシリコン膜
２中のＰ型不純物をシリコン基板中１に導入し、Ｐ型外
部ベース層５を形成する。さらに超高真空ＣＶＤ法等を
用い、ベース層となるＰ型のシリコンゲルマニウム混晶
層６を全面に成長する。

【０００７】最後に図４ｃに示すように、エミッタ電極
となるＮ型ポリシリコン膜７を形成し、熱処理によりポ
リシリコン膜７中のＮ型不純物をＰ型のシリコンゲルマ
ニウム混晶層６中に導入し、Ｎ型エミッタ層８を形成す
る。

【０００８】従来の技術による自己整合構造のシリコン
ゲルマニウムをベースとして用いたＮＰＮトランジスタ
のもう一つの工程順断面図を図５に示す。

【０００９】図５ａに示すように、コレクタとなるＮ型
シリコン基板１１上にベース電極となるＰ型ポリシリコ
ン膜１２と続いて酸化膜１３を形成する。この後、フォ
トリソグラフィにより所定の領域にパターニングしたレ
ジスト（図示せず）をマスクに、酸化膜１３と続いてポ
リシリコン膜１２をエッチング除去する。その後レジト
を除去し、真性ベースおよびエミッタを形成する領域と
なるシリコン基板１１を露出させると同時に、ベース電
極を形成する。次に超高真空ＣＶＤ法等を用い、ベース
層となるＰ型のシリコンゲルマニウム混晶層１４を全面
に成長する。

【００１０】そして図５ｂのように、レジストを全面に
塗布した後エッチバックすることにより、酸化膜１３と
Ｐ型ポリシリコン膜１２をエッチング除去しシリコン基
板１１を露出させた凹部にレジスト１５を残す。このレ
ジスト１５をマスクに酸化膜１３上のシリコンゲルマニ
ウム混晶層１４をエッチング除去する。

【００１１】最後に図５ｃに示すように、レジストを除
去した後、全面に成長した酸化膜を異方性の高いドライ
エッチングで、シリコンゲルマニウム混晶層１４が露出
した近傍のポリシリコン膜１２の側面に酸化膜サイドウ
ォール１６として残す。そして熱処理でポリシリコン膜
１２中のＰ型不純物をシリコン基板中１１に導入し、Ｐ
型外部ベース層１７を形成する。さらに、エミッタ電極
となるＮ型ポリシリコン膜１８を形成し、熱処理により
ポリシリコン膜１８中のＮ型不純物をシリコンゲルマニ
ウム混晶層１４中に導入し、Ｎ型エミッタ層１９を形成
する。

【００１２】以上のようにこの方法によると、エミッタ
領域、ベース電極引出し部を自己整合的に形成できる。
フォトリソの限界を超えたエミッタ寸法の微細化や真性
ベース領域とベース電極間の距離の微細化を図ることが
でき、ベース抵抗の低減が可能となる。

【００１３】図４に示されているように、Ｐ型外部ベー
ス層５とベース層となるＰ型のシリコンゲルマニウム混
晶層６のオーバーラップが問題となる。すなわち、この
不純物同士のオーバーラップ量が不十分であれば、コレ
クタエミッタ間の耐圧低下を招く。また、十分なオーバ
ーラップを得るためにＰ型外部ベース層５を深くすれ
ば、トランジスタの周辺成分の効果等でトランジスタの
高周波特性が低下する。このような問題は、酸化膜サイ
ドウォール４の形成後にベース層となるＰ型のシリコン
ゲルマニウム混晶層６を成長する場合、避けられない問
題である。

【００１４】この問題を避けるためには、酸化膜サイド
ウォールを形成する前に、シリコンゲルマニウム層を成
長すれば良い。しかし、ポリシリコンベース電極上の酸
化膜上にもシリコンゲルマニウム層が形成されると、ポ
リシリコンエミッタ電極とポリシリコンベース電極間が
リークあるいは短絡する。この対策としては、酸化膜上
には成長せず、シリコン上にしか成長しないシリコンゲ
ルマニウムの選択成長技術を用いるか、シリコン上のシ
リコンゲルマニウム層をマスクし、酸化膜上のシリコン
ゲルマニウム層だけをエッチング除去する方法が考えら
れる。

【００１５】シリコンゲルマニウムの選択成長は、例え
ばアプライド・フィジックス・レター１９８８年第５
２巻第２２４２ページ（Ａｐｐｌ. Ｐｈｙｓ. Ｌｅ
ｔｔ.５２（１９８８）ｐ.２２４２）に示されてい
る。すなわちガスソース分子線エピタキシャル法を用い
る。また、アイ・イー・イー・イーエレクトロン・デ
バイス・レター１９８９年ＥＤＬ−１０第１５９ペ
ージ（ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＬ
ｅｔｔ. ＥＤＬ−１０（１９８９）ｐ.１５９）に示
されている。すなわちランプ加熱制御の減圧ＣＶＤ（Ｌ
ＲＰ）法を用いることで可能になる。

【００１６】

【発明が解決しようとする課題】上記従来の構成で、ガ
スソース分子線エピタキシャル法では、大量のシランガ
スを反応チャンバー内に蓄えるため、危険で同時に成長
速度が不安定である。またランプ加熱制御の減圧ＣＶＤ
法では、大口径ウエハーのランプアニール用窓を高真空
封止することが困難である等、雰囲気制御に大きな問題
がある。以上のように選択成長では工業化することが非
常に困難である。

【００１７】一方、選択性は無いが工業化に有利なもの
が、アプライド・フィジックス・レター１９８８年第
５３巻２５５５ページ（Ａｐｐｌ. Ｐｈｙｓ. Ｌｅ
ｔｔ.５３（１９８８）ｐ.２５５５）に示されてい
る。これは超高真空ＣＶＤ法を用いて、シリコンゲルマ
ニウム混晶層をベースとして用いたヘテロエミッタトラ
ンジスタを、自己整合技術により形成する。

【００１８】次に前記の従来技術の別の構成では、シリ
コン上のシリコンゲルマニウム層をマスクし、酸化膜上
のシリコンゲルマニウム層だけをエッチング除去する方
法が用いられている。しかし、この例では、エッチバッ
クでポリシリコンベース電極の凹部を埋め込んだレジス
ト１５やあるいはポリシリコン膜をマスクとしてシリコ
ンゲルマニウム混晶層１４をエッチングすると、凹部の
酸化膜１３の側面にもシリコンゲルマニウム混晶層１４
が残る。したがってその後の工程で酸化膜サイドウォー
ル１６を形成しても、ベース電極の角でベース電極とな
るＰ型ポリシリコン膜１２やシリコンゲルマニウム混晶
層１４とエミッタ電極となるポリシリコン膜１８間の絶
縁膜の膜厚が薄くなる。このため、耐圧や信頼性上の問
題が生じる。これも、ポリシリコン膜１２上の酸化膜１
３を形成した後、酸化膜サイドウォール１６を形成する
前にシリコンゲルマニウム混晶層１４を成長する場合で
も、避けられない問題である。

【００１９】

【課題を解決するための手段】以上のような課題を解決
するために本発明の半導体装置の製造方法は、第１導電
型のシリコン基板上に第２導電型の第１の多結晶シリコ
ン膜を形成する工程と、前記第１の多結晶シリコン膜の
所定の領域をエッチング除去し前記シリコン基板を露出
する工程と、前記第１の多結晶シリコン膜上と前記露出
したシリコン基板上と前記第１の多結晶シリコン膜の側
面に第２導電型のシリコンゲルマニウム層を成長する工
程と、前記第１の多結晶シリコン膜上にのみ第１の絶縁
膜を形成する工程と、全面に第２の絶縁膜を形成する工
程と、前記第１の多結晶シリコン膜の側面の前記シリコ
ンゲルマニウム層表面にのみ前記第２の絶縁膜を残す工
程と、前記第１の絶縁膜上と前記第２の絶縁膜上と前記
第２の絶縁膜上を除く前記シリコンゲルマニウム層上全
面に第１導電型の第２の多結晶シリコン膜を形成する工
程を有する。

【００２０】また、第１導電型のシリコン基板上に第１
の絶縁膜を形成する工程と、前記第１の絶縁膜上に第２
導電型の第１の多結晶シリコン膜を形成する工程と、前
記第１の多結晶シリコン膜上に第２の絶縁膜を形成する
工程と、前記第２の絶縁膜と続いて前記第１の多結晶シ
リコン膜の所定の領域をエッチング除去し前記第１の絶
縁膜を露出する工程と、前記前記露出した第１の絶縁膜
近傍で前記第１の多結晶シリコン膜の側面にのみ第３の
絶縁膜を残す工程と、前記露出した第１の絶縁膜と前記
第１の多結晶シリコン膜下の前記第１の絶縁膜をエッチ
ング除去し前記シリコン基板を露出する工程と、前記第
２の絶縁膜上と前記第３の絶縁膜上と、前記露出したシ
リコン基板上と前記第１の多結晶シリコン膜下の前記第
１の絶縁膜が除去された部分に第２導電型のシリコンゲ
ルマニウム層を成長する工程と、前記シリコンゲルマニ
ウム層上全面にエミッタ電極となる第１導電型の第２の
多結晶シリコン膜を形成する工程を有する。

【００２１】

【作用】本発明の半導体装置の製造方法によると、酸化
膜上とシリコン上に対する選択成長性のない超高真空Ｃ
ＶＤ法等により成長したシリコンゲルマニウム混晶層を
ベースとするシリコンヘテロバイポーラトランジスタ
の、ベースおよびエミッタ電極をポリシリコン膜で形成
し、またエミッタ領域、ベース電極引出し部、エミッタ
電極引出し部を自己整合的に形成できる。

【００２２】

【実施例】以下に、本発明の一実施例を図１のＮＰＮト
ランジスタの工程順断面図で詳細に説明する。

【００２３】図１ａに示されるように、比抵抗１０Ωｃ
ｍ程度で（１１１）あるいは（１００）のＰ型シリコン
基板２１の表面に、フォトリソグラフィで所定領域に窓
を開けたレジスト（図示せず）をマスクにして、砒素あ
るいはアンチモンを１〜２×１０¹⁵ｃｍ^-2のドーズ量で
４０〜６０ｋｅＶの加速エネルギーによりイオン注入す
る。そして酸素ガス中でのプラズマアッシングによりレ
ジストを除去した後、１２００℃、３０分程度の熱処理
を行い、接合深さ１〜２μｍでシート抵抗５０〜１００
Ω／□程度のＮ型埋め込みコレクタ層２２を形成する。
さらに、１０５０℃、８０Ｔｏｒｒ程度の条件でジクロ
ールシランとアルシンのガスを用い、比抵抗０.５Ωｃ
ｍ程度のＮ型エピタキシャル層２３を０.５〜１μｍ以
下の膜厚で成長する。

【００２４】次にＮ型エピタキシャル層２３上全面にＳ
ｉＨ₂Ｃｌ₂、ＮＨ₃との混合ガスを用いて減圧ＣＶＤ
で、１２０ｎｍ程度の膜厚のシリコン窒化膜（図示せ
ず）を成長させる。このシリコン窒化膜は、フォトレジ
ストで形成されたレジストパターン（図示せず）をマス
クにして、素子分離領域を除去する。除去は、フロン系
と臭素系の混合ガスを用いてＲＦエッチングする。この
後、続いてＳＦ₆ ガスを用いてＲＦドライエッチングに
よりＮ型エピタキシャル層２３にＮ型エピタキシャル層
２３の膜厚の半分程度より若干大きい、深さ０.５μｍ
程度のシリコン溝（図示せず）を形成する。この後、酸
素プラズマアッシングによりレジストを除去した後、８
気圧程度の高圧でのパイロ酸化によりシリコン窒化膜を
マスクに選択的に素子分離ＬＯＣＯＳ膜２４を厚さ１μ
ｍ程度に成長する。これによって、シリコン溝内を素子
分離ＬＯＣＯＳ膜２４で充填する。そしてリン酸液でシ
リコン窒化膜を除去する。

【００２５】次に、図１ｂのように、ベース電極となる
ポリシリコン膜をシランガスを用いた減圧ＣＶＤで形成
する。ポリシリコン膜は膜厚４００ｎｍ程度成長させた
後、ベース電極となるポリシリコン膜のシート抵抗を１
００Ω／□程度に低減するために、外部ベース層の不純
物拡散源となるボロンをドーズ量５×１０¹⁵ｃｍ^-2、エ
ネルギー４０ｋｅＶ程度のイオン注入によりベース電極
となるポリシリコン膜に導入する。ここでイオン注入時
に、ベース電極となるポリシリコン膜を突き抜けてＮ型
エピタキシャル層２３にボロンが達することによるトラ
ンジスタ特性の低下を防ぐために、ベース電極となるポ
リシリコン膜の膜厚やボロンのイオン注入エネルギーの
条件を設定する。

【００２６】次に、１μｍ程度の大きさで開口されたレ
ジストパターン（図示せず）をマスクに、ＳＦ₆ 、Ｃ₂
ＣｌＦ₅の混合ガスを用いて異方性ドライエッチングを
行い、ベース電極となるポリシリコン膜をエッチング除
去する。これによって、Ｎ型エピタキシャル層２３が露
出する。真性ベース領域２５の開口とポリシリコン膜ベ
ース電極２６の形成を行う。その後レジストを酸素プラ
ズマアッシングで除去する。

【００２７】そして、背圧１０^-9Ｔｏｒｒでホットウォ
ール形の超高真空ＣＶＤ法によりシリコンゲルマニウム
混晶層２７を全面に成長する。成長時の真空度は１０^-2
Ｔｏｒｒ程度、成長温度は５００〜６００℃、成長ガス
はシランとＧｅＨ₄ 、ドーピングガスはジボランを用い
る。ボロン不純物濃度が５×１０¹⁸ｃｍ^-3程度で、ゲル
マニウムの混晶比が２０％程度のシリコンゲルマニウム
層５０ｎｍ程度とその上にシリコン層３０ｎｍ程度の積
層構造のシリコンゲルマニウム混晶層２７を成長する。
ポリシリコンベース電極２６の表面および側面にはポリ
状に、真性ベース領域２５の開口部のエピタキシャル層
２３上に混晶層としてシリコンゲルマニウム層が形成さ
れる。

【００２８】次に図１ｃのように、シランガスと酸素ガ
スを用いた４００〜５００℃での常圧ＣＶＤ法で酸化膜
２８を５００ｎｍ程度全面に成長する。４００〜５００
℃での常圧ＣＶＤ法で成長された酸化膜８はカバレージ
が悪く、真性ベース領域２５の開口部近傍のエピタキシ
ャル層２３表面やポリシリコンベース電極２６の側面で
は、酸化膜２８の膜厚はポリシリコンベース電極２６上
の厚い部分の半分程度と薄い。その後、フッ酸によるウ
ェットエッチング等の等方性の酸化膜エッチングで、ポ
リシリコンベース電極２６上にのみ酸化膜２８が２００
ｎｍ程度残る。

【００２９】次に図１ｄに示されるように、ジクロール
シランとＮ₂Ｏの混合ガスを用いて減圧ＣＶＤにより全
面に酸化膜を３００ｎｍ程度成長した後、窒素雰囲気中
で９００℃、３０分程度の熱処理を行い、ポリシリコン
ベース電極２６中のボロン不純物を真性ベース領域２５
の開口周囲のＮ型エピタキシャル層２３に拡散させる。
これによって、接合深さが０.１μｍ程度のＰ形ベース
コンタクト層２９が形成される。

【００３０】その後、成長した酸化膜をＣＨＦ₃ と酸素
の混合ガス中で異方性エッチングを施し、ポリシリコン
ベース電極２６の側面に酸化膜サイドウォール３０を形
成する。これによって、ポリシリコンベース電極２６と
自己整合的にエミッタ電極引出し部開口３１を形成す
る。この際エミッタ電極引出し部開口３１周囲のどの位
置においても、ポリシリコンベース電極２６と２５０ｎ
ｍ程度の間隔で等距離になる。

【００３１】最後に、シランガスの減圧ＣＶＤにより２
００ｎｍ程度成長したポリシリコン膜を、所定領域を残
して露光現像したレジストパターン（図示せず）をマス
クにＳＦ₆ 、Ｃ₂ＣｌＦ₅の混合ガスでドライエッチング
し、ポリシリコンエミッタ電極３２を形成する。酸素プ
ラズマアッシングでレジストを除去した後、砒素を６０
ｋｅＶ程度で５×１０¹⁵ｃｍ^-2程度ポリシリコンエミッ
タ電極３２中にイオン注入する。その後、８５０〜９０
０℃で３０分程度以下の熱処理を窒素雰囲気中で行い、
砒素不純物をエミッタ電極引出し部開口３１を通してシ
リコンゲルマニウム混晶層２７に拡散させ、３０ｎｍ程
度の接合深さを有するＮ型エミッタ層３３を形成する。

【００３２】次に同様の製造方法での、本発明の第２の
実施例を図２のＮＰＮトランジスタの工程順断面図で説
明する。

【００３３】まず、第１の実施例と同様に、Ｐ型シリコ
ン基板４１表面にＮ型埋め込みコレクタ層４２、Ｎ型エ
ピタキシャル層４３、素子分離ＬＯＣＯＳ膜４４、ポリ
シリコンベース電極４５、シリコンゲルマニウム混晶層
４６を形成した後、図２ａに示されるように、ＳｉＨ₂
Ｃｌ₂、ＮＨ₃の混合ガスを用いて減圧ＣＶＤで全面にシ
リコン窒化膜４７を５０ｎｍ程度成長する。続いてシラ
ンガスでの減圧ＣＶＤでポリシリコン膜を全面に５００
ｎｍ程度成長した後、ＳＦ₆ 、Ｃ₂ＣｌＦ₅の混合ガスを
用いて異方性の高い条件でエッチバックし、真性ベース
領域の凹部にポリシリコン膜４８を埋め込む。

【００３４】次に図２ｂのように、真性ベース領域の凹
部に埋め込んだポリシリコン膜をマスクにポリシリコン
ベース電極４５上のシリコン窒化膜をフロン系と臭素系
の混合ガス中でＲＦエッチングにより除去する。この
後、続いてＳＦ₆ ガスを用いたＲＦドライエッチングに
より真性ベース領域の凹部に埋め込んだポリシリコン膜
を除去する。さらに、真性ベース領域の凹部に残ったシ
リコン窒化膜をマスクにポリシリコンベース電極４５表
面を９００℃のパイロ酸化法で２００ｎｍ程度の酸化膜
４９を形成し、その後リン酸液にシリコン窒化膜を除去
する。

【００３５】その後は第１の実施例と同様の工程であ
り、Ｐ型ベースコンタクト層、酸化膜サイドウォール、
エミッタ電極引出し部開口、ポリシリコンエミッタ電
極、Ｎ型エミッタ層を形成する。

【００３６】次に、以上の二つの例とは異なる第３の実
施例を、図３のＮＰＮトランジスタの工程順断面図を用
いて説明する。

【００３７】第１、２の実施例と同様に、Ｐ型シリコン
基板５１表面にＮ型埋め込みコレクタ層５２、Ｎ型エピ
タキシャル層５３、素子分離ＬＯＣＯＳ膜５４を形成し
た後、図３ａに示されるように、ＳｉＨ₂Ｃｌ₂、ＮＨ₃
の混合ガスを用いて減圧ＣＶＤで全面にシリコン窒化膜
５５を１５０ｎｍ成長する。そして、ベース電極となる
ポリシリコン膜をシランガスでの減圧ＣＶＤにより４０
０ｎｍ程度、続いてポリシリコン電極間の絶縁膜となる
酸化膜５６をジクロールシランとＮ₂Ｏの混合ガスを用
いて減圧ＣＶＤにより２００ｎｍ程度成長する。

【００３８】次に、やはり第１、２の実施例と同様に、
ベース電極となるポリシリコン膜のシート抵抗を１００
Ω／□程度に低減するために、外部ベース層の不純物拡
散源となるボロンをドーズ量１×１０¹⁶ｃｍ^-2、エネル
ギー６０ｋｅＶ程度のイオン注入によりベース電極とな
るポリシリコン膜に酸化膜５６越しに導入する。ここで
もイオン注入時に、ベース電極となるポリシリコン膜を
突き抜けてＮ型エピタキシャル層５３にボロンが達する
ことによるトランジスタ特性の低下を防ぐために、ベー
ス電極となるポリシリコン膜の膜厚やボロンのイオン注
入エネルギーの条件を設定する。

【００３９】次に、１μｍ程度の大きさで開口されたレ
ジストパターン（図示せず）をマスクに、ＣＨＦ₃ 、ア
ンモニア、酸素の混合ガス中でのドライエッチングで酸
化膜４６と、続いてＳＦ₆ 、Ｃ₂ＣｌＦ₅ガスでの異方性
ドライエッチングによりベース電極となるポリシリコン
膜をエッチング除去する。これによって、シリコン窒化
膜５５を露出させ、真性ベース領域５７の開口とポリシ
リコンベース電極５８の形成を行う。その後レジストを
酸素プラズマアッシングで除去する。

【００４０】さらに図３ｂに示されるように、ジクロー
ルシランとＮ₂Ｏとの混合ガスを用いて減圧ＣＶＤによ
り全面に膜厚３００ｎｍ程度の酸化膜を成長する。この
後、酸化膜をＣＨＦ₃ と酸素ガス中での異方性エッチ
し、ポリシリコンベース電極５８の側面に酸化膜サイド
ウォール５９を形成する。これによって、ポリシリコン
ベース電極５８と自己整合的にエミッタ電極引出し部開
口６０を形成する。これによって第１の実施例と同様
に、エミッタ電極引出し部開口６０周囲のどの位置にお
いても、ポリシリコンベース電極５８と２５０ｎｍ程度
の間隔で等距離になる。

【００４１】次に、リン酸液によるウェットエッチ等の
等方性エッチにより真性ベース領域５７の開口部のシリ
コン窒化膜５５と、さらにポリシリコンベース電極５８
下の、真性ベース領域５７の開口部近傍のポリシリコン
ベース電極５８の端から０.３μｍ程度入り込んだ部分
までの窒化膜５５を除去する。

【００４２】最後に図３ｃのように、背圧１０^-9Ｔｏｒ
ｒでホットウォール形の超高真空ＣＶＤ法によりシリコ
ンゲルマニウム混晶層６１を全面に成長する。第１、２
の実施例と同様に、成長時の真空度は１０^-2Ｔｏｒｒ程
度、成長温度は５００〜６００℃、成長ガスはシランと
ＧｅＨ₄ 、ドーピングガスはジボランを用いる。ボロン
不純物濃度が５×１０¹⁸ｃｍ^-3程度で、ゲルマニウムの
混晶比が２０％程度のシリコンゲルマニウム層５０ｎｍ
程度と、その上にシリコン層３０ｎｍ程度の積層構造の
シリコンゲルマニウム混晶層６１を成長する。

【００４３】そして、シランガスの減圧ＣＶＤにより２
００ｎｍ程度成長したポリシリコン膜を、所定領域を残
して露光現像したレジストパターン（図示せず）をマス
クにＳＦ₆ 、Ｃ₂ＣｌＦ₅の混合ガスでドライエッチング
する。これによって、ポリシリコンエミッタ電極６２を
形成する。この後、酸素プラズマアッシングでレジスト
を除去する。次に、砒素を６０ｋｅＶ程度で５×１０¹⁵
ｃｍ^-2程度ポリシリコンエミッタ電極６２中にイオン注
入する。その後、８５０〜９００℃で３０分程度以下の
熱処理を窒素雰囲気中で行い、砒素不純物をエミッタ電
極引出し部開口６０を通してシリコンゲルマニウム混晶
層６１に拡散さる。これによって、３０ｎｍ程度の接合
深さを有するＮ型エミッタ層６３を形成する。同時に、
ポリシリコンベース電極５８中のボロン不純物を真性ベ
ース領域５７の開口周囲のシリコンゲルマニウム混晶層
６１に拡散させ、接合深さが０.１μｍ程度のＰ形ベー
スコンタクト層６４を形成する。

【００４４】以上のように、シリコンゲルマニウム混晶
層をベースとするシリコンヘテロバイポーラトランジス
タの、ベースおよびエミッタ電極をポリシリコン膜で形
成し、またエミッタ領域、ベース電極引出し部、エミッ
タ電極引出し部を自己整合的に形成できる。したがっ
て、ベース抵抗低減のためのエミッタ寸法の微細化や真
性ベース領域とベース電極間の距離の微細化、また寄生
容量低減のための各領域の微細化を図ることができ、ト
ランジスタの高周波特性を大幅に向上できる。またシリ
コンゲルマニウム混晶層ベースを、酸化膜上とシリコン
上に対する選択性は無いが、工業化という面で有利な超
高真空ＣＶＤ法で成長でき、実用化やコストの面で大き
なメリットを有する。

【００４５】

【発明の効果】以上説明したように本発明の半導体装置
の製造方法によると、ベース抵抗低減のためのエミッタ
寸法の微細化や真性ベース領域とベース電極間の距離の
微細化、また寄生容量低減のための各領域の微細化を図
ることができる。このため、トランジスタの高周波特性
を大幅に向上できる。工業化という面で有利な超高真空
ＣＶＤ法で成長でき、実用化やコストの面で大きなメリ
ットを有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体装置の製造方法
を示す工程順断面図

【図２】本発明の第２の実施例の半導体装置の製造方法
を示す工程順断面図

【図３】本発明の第３の実施例の半導体装置の製造方法
を示す工程順断面図

【図４】従来技術の半導体装置の製造方法を示す工程順
断面図

【図５】従来技術の半導体装置の製造方法を示す工程順
断面図

【符号の説明】

２１シリコン基板２２埋め込みコレクタ層２３エピタキシャル層２４素子分離ＬＯＣＯＳ膜２５真性ベース領域２６ポリシリコンベース電極２７シリコンゲルマニウム混晶層２８酸化膜２９ベースコンタクト層３０酸化膜サイドウォール３１エミッタ電極引出し部開口３２ポリシリコンエミッタ電極３３エミッタ層

Claims

【特許請求の範囲】

【請求項１】第１導電型のシリコン基板上に第２導電型
の第１の多結晶シリコン膜を形成する工程と、前記第１
の多結晶シリコン膜の所定の領域をエッチング除去し前
記シリコン基板を露出する工程と、前記第１の多結晶シ
リコン膜上と前記露出したシリコン基板上と前記第１の
多結晶シリコン膜の側面に第２導電型のシリコンゲルマ
ニウム層を成長する工程と、前記第１の多結晶シリコン
膜上にのみ第１の絶縁膜を形成する工程と、全面に第２
の絶縁膜を形成する工程と、前記第１の多結晶シリコン
膜の側面の前記シリコンゲルマニウム層表面にのみ前記
第２の絶縁膜を残す工程と、前記第１の絶縁膜上と前記
第２の絶縁膜上と前記第２の絶縁膜上を除く前記シリコ
ンゲルマニウム層上全面に第１導電型の第２の多結晶シ
リコン膜を形成する工程を有する半導体装置の製造方
法。
【請求項２】第１導電型のシリコン基板上に第１の絶縁
膜を形成する工程と、前記第１の絶縁膜上に第２導電型
の第１の多結晶シリコン膜を形成する工程と、前記第１
の多結晶シリコン膜上に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜と続いて前記第１の多結晶シリコ
ン膜の所定の領域をエッチング除去し前記第１の絶縁膜
を露出する工程と、前記前記露出した第１の絶縁膜近傍
で前記第１の多結晶シリコン膜の側面にのみ第３の絶縁
膜を残す工程と、前記露出した第１の絶縁膜と前記第１
の多結晶シリコン膜下の前記第１の絶縁膜をエッチング
除去し前記シリコン基板を露出する工程と、前記第２の
絶縁膜上と前記第３の絶縁膜上と、前記露出したシリコ
ン基板上と前記第１の多結晶シリコン膜下の前記第１の
絶縁膜が除去された部分に第２導電型のシリコンゲルマ
ニウム層を成長する工程と、前記シリコンゲルマニウム
層上全面にエミッタ電極となる第１導電型の第２の多結
晶シリコン膜を形成する工程を有する半導体装置の製造
方法。
【請求項３】シリコンゲルマニウム層を１０^-7Ｔｏｒｒ
以下の背圧の１０^-1Ｔｏｒｒ以下での減圧ＣＶＤ法で形
成することを特徴とする請求項１または請求項２記載の
半導体装置の製造方法。