JPH06204740A - 発振回路 - Google Patents
発振回路Info
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- JPH06204740A JPH06204740A JP95293A JP95293A JPH06204740A JP H06204740 A JPH06204740 A JP H06204740A JP 95293 A JP95293 A JP 95293A JP 95293 A JP95293 A JP 95293A JP H06204740 A JPH06204740 A JP H06204740A
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【目的】 発振回路の起動、停止後に発生する不安定な
小振幅の発振信号を出力せず、安定した発振信号のみを
次段回路へ供給できる改良された発振回路を提供する。 【構成】 反転増幅器１０の出力側に、Ｐチャンネルト
ランジスタＴＰのゲート幅とＮチャンネルトランジスタ
ＴＮのゲート幅との比が所定値に調整されて所定の論理
しきい値を有するＣＭＯＳインバータ１２が接続されて
いる。このＣＭＯＳインバータ１２により、論理しきい
値以上の振幅の発振信号のみを次段回路に出力するリミ
ッタ回路が構成されている。
小振幅の発振信号を出力せず、安定した発振信号のみを
次段回路へ供給できる改良された発振回路を提供する。 【構成】 反転増幅器１０の出力側に、Ｐチャンネルト
ランジスタＴＰのゲート幅とＮチャンネルトランジスタ
ＴＮのゲート幅との比が所定値に調整されて所定の論理
しきい値を有するＣＭＯＳインバータ１２が接続されて
いる。このＣＭＯＳインバータ１２により、論理しきい
値以上の振幅の発振信号のみを次段回路に出力するリミ
ッタ回路が構成されている。
Description
【０００１】
【産業上の利用分野】本発明は発振回路、特に起動及び
停止後一定の時間内に発生する不安定な発振信号を出力
せず、安定な発振信号のみを次段回路に供給する改良さ
れた発振回路に関する。
停止後一定の時間内に発生する不安定な発振信号を出力
せず、安定な発振信号のみを次段回路に供給する改良さ
れた発振回路に関する。
【０００２】
【従来の技術】従来から同期式論理回路へクロック信号
を供給する等のために、各種の発振回路が使用されてい
た。これらの発振回路では、発振信号を増幅するために
増幅器が使用され、安定した発振周波数を得るために、
帰還回路に水晶振動子あるいはセラミック振動子がよく
使用されている。
を供給する等のために、各種の発振回路が使用されてい
た。これらの発振回路では、発振信号を増幅するために
増幅器が使用され、安定した発振周波数を得るために、
帰還回路に水晶振動子あるいはセラミック振動子がよく
使用されている。
【０００３】図５には、反転増幅器としてインバータが
使用され、帰還回路に抵抗と水晶振動子あるいはセラミ
ック振動子が使用される、従来の発振回路が示される。
図５の回路においては、反転増幅器１０の出力が、帰還
回路１１によって入力側に帰還され、電源電圧が与えら
れている間発振動作を行っている。この回路の場合、発
振周波数は、およそ４〜２４ＭＨｚ程度である。またこ
の回路では、帰還回路１１の両端を夫々アースと結ぶコ
ンデンサ２１が発振周波数を安定させるために使用され
ている。また次段の回路へは、増幅器２２を経由して発
振信号が供給される。
使用され、帰還回路に抵抗と水晶振動子あるいはセラミ
ック振動子が使用される、従来の発振回路が示される。
図５の回路においては、反転増幅器１０の出力が、帰還
回路１１によって入力側に帰還され、電源電圧が与えら
れている間発振動作を行っている。この回路の場合、発
振周波数は、およそ４〜２４ＭＨｚ程度である。またこ
の回路では、帰還回路１１の両端を夫々アースと結ぶコ
ンデンサ２１が発振周波数を安定させるために使用され
ている。また次段の回路へは、増幅器２２を経由して発
振信号が供給される。
【０００４】これらの発振回路によって、安定した発振
信号が次段の同期式論理回路等に供給されることによ
り、次段以降の回路が安定した動作をすることができ
る。
信号が次段の同期式論理回路等に供給されることによ
り、次段以降の回路が安定した動作をすることができ
る。
【０００５】
【発明が解決しようとする課題】しかし、発振回路の定
常の動作時とは異なり、その起動及び停止後の一定時間
においては、不安定な発振信号が発生する。例えば、波
形が乱れていたり、あるいは周波数が所定の値ではない
発振信号が発生する。この不安定な発振信号を上述のク
ロック信号として使用すると、そのクロック信号が供給
される同期式論理回路等が誤動作をする危険がある。
常の動作時とは異なり、その起動及び停止後の一定時間
においては、不安定な発振信号が発生する。例えば、波
形が乱れていたり、あるいは周波数が所定の値ではない
発振信号が発生する。この不安定な発振信号を上述のク
ロック信号として使用すると、そのクロック信号が供給
される同期式論理回路等が誤動作をする危険がある。
【０００６】つまり、同期式論理回路等は通常クロック
信号に同期して各動作を行っているので、クロック信号
の波形が乱れたり、所定の周波数ではない等の場合に、
各動作を行うタイミングがずれ、あるいは動作そのもの
ができなくなるという問題がある。これら不安定な発振
信号は、一般に発振回路の定常動作時に発生する発振信
号よりその振幅が小さいので、振幅の大小によってこれ
を検知することができる。
信号に同期して各動作を行っているので、クロック信号
の波形が乱れたり、所定の周波数ではない等の場合に、
各動作を行うタイミングがずれ、あるいは動作そのもの
ができなくなるという問題がある。これら不安定な発振
信号は、一般に発振回路の定常動作時に発生する発振信
号よりその振幅が小さいので、振幅の大小によってこれ
を検知することができる。
【０００７】本発明は上記従来の課題に鑑みなされたも
のであり、その目的は、発振回路の起動及び停止後に発
生する不安定な小振幅の発振信号を出力せず、安定した
発振信号のみを次段回路へ供給できる改良された発振回
路を提供することにある。
のであり、その目的は、発振回路の起動及び停止後に発
生する不安定な小振幅の発振信号を出力せず、安定した
発振信号のみを次段回路へ供給できる改良された発振回
路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本願の請求項１に係る発明は、発振回路を構成する
反転増幅器の出力側に接続され、Ｐチャンネルトランジ
スタのゲート幅とＮチャンネルトランジスタのゲート幅
との比が所定値に調整されて所定の論理しきい値を有す
るＣＭＯＳインバータを含むリミッタ回路を備え、この
リミッタ回路は、振幅がＣＭＯＳインバータの論理しき
い値以上の発振信号のみを出力することを特徴とする。
に、本願の請求項１に係る発明は、発振回路を構成する
反転増幅器の出力側に接続され、Ｐチャンネルトランジ
スタのゲート幅とＮチャンネルトランジスタのゲート幅
との比が所定値に調整されて所定の論理しきい値を有す
るＣＭＯＳインバータを含むリミッタ回路を備え、この
リミッタ回路は、振幅がＣＭＯＳインバータの論理しき
い値以上の発振信号のみを出力することを特徴とする。
【０００９】また、本願の請求項２に係る発明は、イネ
ーブル信号が供給され、そのイネーブル信号が高レベル
の場合に入力信号を反転増幅する反転増幅器となる第１
のＮＡＮＤゲートと、第１のＮＡＮＤゲートの出力信号
を入力側に帰還する帰還回路と、を含む発振回路におい
て、第１のＮＡＮＤゲートの出力信号が供給され、Ｐチ
ャンネルトランジスタのゲート幅とＮチャンネルトラン
ジスタのゲート幅との比が所定値に調整されて所定の論
理しきい値を有するＣＭＯＳインバータと、このＣＭＯ
Ｓインバータの出力信号がクロック入力に供給され、電
源電圧がＤ入力に供給され、前述のイネーブル信号がク
リア入力に供給され、イネーブル信号が高レベルに反転
した後、ＣＭＯＳインバータの出力信号の最初の立上が
りでＱ出力が高レベルに反転し、イネーブル信号が低レ
ベルに反転すると同時にＱ出力が低レベルに反転するデ
ィレイフリップフロップと、一方の入力に第１のＮＡＮ
Ｄゲートの出力信号が供給され、他方の入力に前述のＱ
出力が供給される第２のＮＡＮＤゲートと、を含むリミ
ッタ回路を備え、このリミッタ回路は、ＣＭＯＳインバ
ータの出力信号の振幅が論理しきい値以上の発振信号の
みを出力することを特徴とする。
ーブル信号が供給され、そのイネーブル信号が高レベル
の場合に入力信号を反転増幅する反転増幅器となる第１
のＮＡＮＤゲートと、第１のＮＡＮＤゲートの出力信号
を入力側に帰還する帰還回路と、を含む発振回路におい
て、第１のＮＡＮＤゲートの出力信号が供給され、Ｐチ
ャンネルトランジスタのゲート幅とＮチャンネルトラン
ジスタのゲート幅との比が所定値に調整されて所定の論
理しきい値を有するＣＭＯＳインバータと、このＣＭＯ
Ｓインバータの出力信号がクロック入力に供給され、電
源電圧がＤ入力に供給され、前述のイネーブル信号がク
リア入力に供給され、イネーブル信号が高レベルに反転
した後、ＣＭＯＳインバータの出力信号の最初の立上が
りでＱ出力が高レベルに反転し、イネーブル信号が低レ
ベルに反転すると同時にＱ出力が低レベルに反転するデ
ィレイフリップフロップと、一方の入力に第１のＮＡＮ
Ｄゲートの出力信号が供給され、他方の入力に前述のＱ
出力が供給される第２のＮＡＮＤゲートと、を含むリミ
ッタ回路を備え、このリミッタ回路は、ＣＭＯＳインバ
ータの出力信号の振幅が論理しきい値以上の発振信号の
みを出力することを特徴とする。
【００１０】
【作用】従って、本願の請求項１に係る発明によれば、
所定の論理しきい値を有するＣＭＯＳインバータを含む
リミッタ回路が、ＣＭＯＳインバータの論理しきい値以
上の振幅の発振信号のみを出力するので、発振信号の振
幅が小さい間は、発振信号の次段回路への出力を行わな
い。
所定の論理しきい値を有するＣＭＯＳインバータを含む
リミッタ回路が、ＣＭＯＳインバータの論理しきい値以
上の振幅の発振信号のみを出力するので、発振信号の振
幅が小さい間は、発振信号の次段回路への出力を行わな
い。
【００１１】また、本願の請求項２に係る発明によれ
ば、第１のＮＡＮＤゲートに供給されるイネーブル信号
を低レベルとして発振回路の発振動作を停止する場合
は、そのイネーブル信号がディレイフリップフロップの
クリア入力にも供給されているので、イネーブル信号の
低レベルへの反転と同時にディレイフリップフロップの
Ｑ出力が低レベルへ反転し、このＱ出力が供給される第
２のＮＡＮＤゲートの出力が高レベルに固定される。一
方、イネーブル信号を高レベルとして発振回路の発振動
作を起動後所定の時間内は、発振信号の振幅が小さいの
でＣＭＯＳインバータの出力が高レベルに固定され、こ
のためディレイフリップフロップのＱ出力は反転せず低
レベルのままとなって、このＱ出力が供給される第２の
ＮＡＮＤゲートの出力が高レベルに固定される。
ば、第１のＮＡＮＤゲートに供給されるイネーブル信号
を低レベルとして発振回路の発振動作を停止する場合
は、そのイネーブル信号がディレイフリップフロップの
クリア入力にも供給されているので、イネーブル信号の
低レベルへの反転と同時にディレイフリップフロップの
Ｑ出力が低レベルへ反転し、このＱ出力が供給される第
２のＮＡＮＤゲートの出力が高レベルに固定される。一
方、イネーブル信号を高レベルとして発振回路の発振動
作を起動後所定の時間内は、発振信号の振幅が小さいの
でＣＭＯＳインバータの出力が高レベルに固定され、こ
のためディレイフリップフロップのＱ出力は反転せず低
レベルのままとなって、このＱ出力が供給される第２の
ＮＡＮＤゲートの出力が高レベルに固定される。
【００１２】以上により、発振回路の起動、停止後の一
定時間に発生する小振幅信号の次段回路への出力を確実
に停止することができる。
定時間に発生する小振幅信号の次段回路への出力を確実
に停止することができる。
【００１３】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００１４】図１には、本発明の第１の実施例が示さ
れ、前述した図５における従来回路と同一部材には同一
符号を付して説明を省略する。
れ、前述した図５における従来回路と同一部材には同一
符号を付して説明を省略する。
【００１５】第１の実施例において特徴的なことは、反
転増幅器１０の出力側に、ＰチャンネルトランジスタＴ
Ｐのゲート幅とＮチャンネルトランジスタＴＮのゲート
幅との比が所定値に調整されて所定の論理しきい値を有
するＣＭＯＳインバータ１２が接続されていることであ
る。このＣＭＯＳインバータ１２により、論理しきい値
以上の振幅の発振信号のみを次段回路に出力するリミッ
タ回路が構成されている。
転増幅器１０の出力側に、ＰチャンネルトランジスタＴ
Ｐのゲート幅とＮチャンネルトランジスタＴＮのゲート
幅との比が所定値に調整されて所定の論理しきい値を有
するＣＭＯＳインバータ１２が接続されていることであ
る。このＣＭＯＳインバータ１２により、論理しきい値
以上の振幅の発振信号のみを次段回路に出力するリミッ
タ回路が構成されている。
【００１６】図２には、基板表面から見たＰチャンネル
トランジスタ及びＮチャンネルトランジスタが示され
る。図２においてＷｐ，Ｗｎは夫々Ｐチャンネルトラン
ジスタ及びＮチャンネルトランジスタのゲート幅であ
る。ＣＭＯＳインバータでは、一般にＷｐとＷｎとの比
（Ｗｐ／Ｗｎ）によって論理しきい値が定まる。すなわ
ち、電荷の移動度が低いＰチャンネルトランジスタのゲ
ート幅Ｗｐの割合を大きくしてゆき（Ｗｐ／Ｗｎ）が大
きくなると、論理しきい値が高くなる。逆に、電荷の移
動度が高いＮチャンネルトランジスタのゲート幅Ｗｎを
大きくしてゆき（Ｗｐ／Ｗｎ）が小さくなると、論理し
きい値が低くなる。従って、（Ｗｐ／Ｗｎ）を適当に調
整すればＣＭＯＳインバータの論理しきい値を所定の値
にすることができる。
トランジスタ及びＮチャンネルトランジスタが示され
る。図２においてＷｐ，Ｗｎは夫々Ｐチャンネルトラン
ジスタ及びＮチャンネルトランジスタのゲート幅であ
る。ＣＭＯＳインバータでは、一般にＷｐとＷｎとの比
（Ｗｐ／Ｗｎ）によって論理しきい値が定まる。すなわ
ち、電荷の移動度が低いＰチャンネルトランジスタのゲ
ート幅Ｗｐの割合を大きくしてゆき（Ｗｐ／Ｗｎ）が大
きくなると、論理しきい値が高くなる。逆に、電荷の移
動度が高いＮチャンネルトランジスタのゲート幅Ｗｎを
大きくしてゆき（Ｗｐ／Ｗｎ）が小さくなると、論理し
きい値が低くなる。従って、（Ｗｐ／Ｗｎ）を適当に調
整すればＣＭＯＳインバータの論理しきい値を所定の値
にすることができる。
【００１７】従って、本発明のＣＭＯＳインバータ１２
において、この論理しきい値を、およそ電源電圧の９０
％程度に調整すれば、電源電圧が例えば５Ｖの場合、
４．５Ｖ以下の入力信号では出力側が低レベルに反転せ
ず、高レベルに保持されたままとなる。
において、この論理しきい値を、およそ電源電圧の９０
％程度に調整すれば、電源電圧が例えば５Ｖの場合、
４．５Ｖ以下の入力信号では出力側が低レベルに反転せ
ず、高レベルに保持されたままとなる。
【００１８】以上より、図１に示される第１の実施例に
おいては、電源のＯＮ，ＯＦＦにより発振回路を起動及
び停止した後一定時間が経過するまでの間に発生する小
振幅信号、すなわちＣＭＯＳインバータ１２の論理しき
い値以下の振幅の発振信号では、ＣＭＯＳインバータ１
２の出力が反転しないので、小振幅の発振信号は次段回
路に供給されることがない。
おいては、電源のＯＮ，ＯＦＦにより発振回路を起動及
び停止した後一定時間が経過するまでの間に発生する小
振幅信号、すなわちＣＭＯＳインバータ１２の論理しき
い値以下の振幅の発振信号では、ＣＭＯＳインバータ１
２の出力が反転しないので、小振幅の発振信号は次段回
路に供給されることがない。
【００１９】ここで、小振幅の発振信号を次段回路に供
給しないのは、この信号が通常発振回路を起動及び停止
した後の一定時間の間に発生するので、波形が乱れてい
たりあるいは周波数が所定の値ではない場合が多いため
である。従って、振幅が小さい発振信号は不安定な発振
信号であるとして次段回路に供給しないようにし、次段
以降の回路の誤動作を防止している。
給しないのは、この信号が通常発振回路を起動及び停止
した後の一定時間の間に発生するので、波形が乱れてい
たりあるいは周波数が所定の値ではない場合が多いため
である。従って、振幅が小さい発振信号は不安定な発振
信号であるとして次段回路に供給しないようにし、次段
以降の回路の誤動作を防止している。
【００２０】尚、図１の回路においては、（Ｗｐ／Ｗ
ｎ）を調整してＣＭＯＳインバータ１２の論理しきい値
を高くしているため、その出力信号のデューティ比が５
０％ではなくなっているので、通常はデューティ比を調
整するためのインバータ１３をＣＭＯＳインバータ１２
の後段に接続し、発振信号のデューティ比を５０％に戻
す必要がある。
ｎ）を調整してＣＭＯＳインバータ１２の論理しきい値
を高くしているため、その出力信号のデューティ比が５
０％ではなくなっているので、通常はデューティ比を調
整するためのインバータ１３をＣＭＯＳインバータ１２
の後段に接続し、発振信号のデューティ比を５０％に戻
す必要がある。
【００２１】次に、図３には本発明の第２の実施例が示
される。図３においては、ＮＡＮＤゲート２０が反転増
幅器として使用されており、ＮＡＮＤゲート２０に供給
されるイネーブル信号ａが高レベルの時のみ反転増幅器
として機能する。第２の実施例において特徴的なこと
は、リミッタ回路が、ＮＡＮＤゲート２０の出力がイン
バータ１４を介して供給される、図１と同様のＣＭＯＳ
インバータ１２の他に、ＣＭＯＳインバータ１２の出力
がクロック入力ＣＫに供給され、電源電圧がＤ入力に供
給され、イネーブル信号ａがクリア入力ＣＬに供給され
るディレイフリップフロップ１５と、一方の入力にＮＡ
ＮＤゲート２０の出力がインバータ１４を介して供給さ
れ、他方の入力にディレイフリップフロップ１５のＱ出
力が供給されるＮＡＮＤゲート１６とを含んでいること
である。
される。図３においては、ＮＡＮＤゲート２０が反転増
幅器として使用されており、ＮＡＮＤゲート２０に供給
されるイネーブル信号ａが高レベルの時のみ反転増幅器
として機能する。第２の実施例において特徴的なこと
は、リミッタ回路が、ＮＡＮＤゲート２０の出力がイン
バータ１４を介して供給される、図１と同様のＣＭＯＳ
インバータ１２の他に、ＣＭＯＳインバータ１２の出力
がクロック入力ＣＫに供給され、電源電圧がＤ入力に供
給され、イネーブル信号ａがクリア入力ＣＬに供給され
るディレイフリップフロップ１５と、一方の入力にＮＡ
ＮＤゲート２０の出力がインバータ１４を介して供給さ
れ、他方の入力にディレイフリップフロップ１５のＱ出
力が供給されるＮＡＮＤゲート１６とを含んでいること
である。
【００２２】図４には、図３に示される回路各部ａ，
ｂ，ｃ，ｄ，ｅ，ｆの動作を説明するためのタイミング
チャートが示される。図４において、イネーブル信号ａ
が高レベルの時は、ＮＡＮＤゲート２０が反転増幅器と
なって、発振回路が発振信号ｂを出力している。発振信
号ｂはインバータ１４を介し、その出力信号ｃとしてＣ
ＭＯＳインバータ１２及びＮＡＮＤゲート１６に供給さ
れる。一方ディレイフリップフロップ１５のＤ入力には
電源電圧が供給されており、クリア入力ＣＬに供給され
るイネーブル信号ａは高レベルとなっているので、クロ
ック入力ＣＫに供給されるＣＭＯＳインバータ１２の出
力信号ｄに関わらずディレイフリップフロップ１５のＱ
出力ｅは高レベルに維持されている。このため、ＮＡＮ
Ｄゲート１６はインバータとして機能するので、インバ
ータ１４の出力信号ｃを反転した信号ｆを出力する。
ｂ，ｃ，ｄ，ｅ，ｆの動作を説明するためのタイミング
チャートが示される。図４において、イネーブル信号ａ
が高レベルの時は、ＮＡＮＤゲート２０が反転増幅器と
なって、発振回路が発振信号ｂを出力している。発振信
号ｂはインバータ１４を介し、その出力信号ｃとしてＣ
ＭＯＳインバータ１２及びＮＡＮＤゲート１６に供給さ
れる。一方ディレイフリップフロップ１５のＤ入力には
電源電圧が供給されており、クリア入力ＣＬに供給され
るイネーブル信号ａは高レベルとなっているので、クロ
ック入力ＣＫに供給されるＣＭＯＳインバータ１２の出
力信号ｄに関わらずディレイフリップフロップ１５のＱ
出力ｅは高レベルに維持されている。このため、ＮＡＮ
Ｄゲート１６はインバータとして機能するので、インバ
ータ１４の出力信号ｃを反転した信号ｆを出力する。
【００２３】次にイネーブル信号ａを高レベルから低レ
ベルに反転すると、ＮＡＮＤゲート２０は増幅動作を停
止するが、発振回路の発振動作はすぐには停止せず、図
４に示されるように一定時間に徐々に発振信号ｂが減衰
してゆき、やがて高レベルに固定される。このためイン
バータ１４の出力信号ｃも徐々に減衰してゆき、発振信
号ｂとは反対に低レベルに固定される。また、出力信号
ｃの振幅が小さくなるので、ＣＭＯＳインバータ１２も
反転動作を停止し、出力信号ｄは高レベルに固定され
る。
ベルに反転すると、ＮＡＮＤゲート２０は増幅動作を停
止するが、発振回路の発振動作はすぐには停止せず、図
４に示されるように一定時間に徐々に発振信号ｂが減衰
してゆき、やがて高レベルに固定される。このためイン
バータ１４の出力信号ｃも徐々に減衰してゆき、発振信
号ｂとは反対に低レベルに固定される。また、出力信号
ｃの振幅が小さくなるので、ＣＭＯＳインバータ１２も
反転動作を停止し、出力信号ｄは高レベルに固定され
る。
【００２４】ここで、ディレイフリップフロップ１５の
Ｑ出力ｅが高レベルに維持されていると、ＮＡＮＤゲー
ト１６はインバータとして機能するので、その出力ｆも
徐々に減衰してゆく信号となり、次段回路に小振幅の信
号が供給されることになる。しかし、イネーブル信号ａ
は、ディレイフリップフロップ１５のクリア入力ＣＬに
も供給されているので、イネーブル信号ａの低レベルへ
の反転と同時にＱ出力ｅも低レベルへ反転する。これに
より、ＮＡＮＤゲート１６の出力ｆもイネーブル信号ａ
の低レベルへの反転と同時に高レベルに反転しそのまま
維持され、次段回路への小振幅の信号の供給も同時に停
止される。
Ｑ出力ｅが高レベルに維持されていると、ＮＡＮＤゲー
ト１６はインバータとして機能するので、その出力ｆも
徐々に減衰してゆく信号となり、次段回路に小振幅の信
号が供給されることになる。しかし、イネーブル信号ａ
は、ディレイフリップフロップ１５のクリア入力ＣＬに
も供給されているので、イネーブル信号ａの低レベルへ
の反転と同時にＱ出力ｅも低レベルへ反転する。これに
より、ＮＡＮＤゲート１６の出力ｆもイネーブル信号ａ
の低レベルへの反転と同時に高レベルに反転しそのまま
維持され、次段回路への小振幅の信号の供給も同時に停
止される。
【００２５】さらに、イネーブル信号ａを再度高レベル
に反転すると、図４に示されるように発振信号ｂの振幅
が徐々に大きくなり、それにともないインバータ１４の
出力信号ｃの振幅も徐々に大きくなる。一方ディレイフ
リップフロップ１５のクリア入力ＣＬに供給されるイネ
ーブル信号ａも高レベルになっているが、ＣＭＯＳイン
バータ１２の出力信号ｄは、出力信号ｃの振幅が論理し
きい値より低い間は反転しないので、高レベルに固定さ
れている。このため、ディレイフリップフロップ１５の
Ｑ出力ｅは低レベルのまま保持され、ＮＡＮＤゲート１
６の出力信号ｆは高レベルに保持される。従って、発振
動作再開後出力信号ｃの振幅が小さい間は、次段回路へ
小振幅の信号が供給されることはない。
に反転すると、図４に示されるように発振信号ｂの振幅
が徐々に大きくなり、それにともないインバータ１４の
出力信号ｃの振幅も徐々に大きくなる。一方ディレイフ
リップフロップ１５のクリア入力ＣＬに供給されるイネ
ーブル信号ａも高レベルになっているが、ＣＭＯＳイン
バータ１２の出力信号ｄは、出力信号ｃの振幅が論理し
きい値より低い間は反転しないので、高レベルに固定さ
れている。このため、ディレイフリップフロップ１５の
Ｑ出力ｅは低レベルのまま保持され、ＮＡＮＤゲート１
６の出力信号ｆは高レベルに保持される。従って、発振
動作再開後出力信号ｃの振幅が小さい間は、次段回路へ
小振幅の信号が供給されることはない。
【００２６】次に、出力信号ｃの振幅が論理しきい値よ
り大きくなると、ＣＭＯＳインバータ１２の出力ｄが反
転動作を再開し、その最初の立上がりでディレイフリッ
プフロップ１５のＱ出力ｅが高レベルに反転し、これに
よりＮＡＮＤゲート１６がインバータとして機能するの
で、発振信号である出力信号ｃがＮＡＮＤゲート１６を
介して次段回路へ供給される。
り大きくなると、ＣＭＯＳインバータ１２の出力ｄが反
転動作を再開し、その最初の立上がりでディレイフリッ
プフロップ１５のＱ出力ｅが高レベルに反転し、これに
よりＮＡＮＤゲート１６がインバータとして機能するの
で、発振信号である出力信号ｃがＮＡＮＤゲート１６を
介して次段回路へ供給される。
【００２７】以上により、本実施例では、イネーブル信
号ａを低レベルに反転して発振回路の発振動作を停止す
る場合と、イネーブル信号ａを高レベルに反転して発振
回路の発振動作を起動する場合に発生する小振幅の発振
信号を、より確実に次段回路に供給しないようにしてい
る。
号ａを低レベルに反転して発振回路の発振動作を停止す
る場合と、イネーブル信号ａを高レベルに反転して発振
回路の発振動作を起動する場合に発生する小振幅の発振
信号を、より確実に次段回路に供給しないようにしてい
る。
【００２８】また本実施例では、次段回路に供給される
発振信号ｆは、リミッタ回路を通過せず、インバータ１
４から直接ＮＡＮＤゲート１６に供給された信号なの
で、そのデューティ比は５０％のままであり、図１に示
される第１の実施例の場合のように、デューティ比を調
整するインバータ等は不要である。
発振信号ｆは、リミッタ回路を通過せず、インバータ１
４から直接ＮＡＮＤゲート１６に供給された信号なの
で、そのデューティ比は５０％のままであり、図１に示
される第１の実施例の場合のように、デューティ比を調
整するインバータ等は不要である。
【００２９】
【発明の効果】以上説明したように、本願の請求項１に
係る発明によれば、所定の論理しきい値を有するＣＭＯ
Ｓインバータを含むリミッタ回路が、ＣＭＯＳインバー
タの論理しきい値以上の振幅の発振信号のみを出力する
ので、発振信号の振幅が小さい間は、発振信号の次段回
路への出力を行わない。
係る発明によれば、所定の論理しきい値を有するＣＭＯ
Ｓインバータを含むリミッタ回路が、ＣＭＯＳインバー
タの論理しきい値以上の振幅の発振信号のみを出力する
ので、発振信号の振幅が小さい間は、発振信号の次段回
路への出力を行わない。
【００３０】また、本願の請求項２に係る発明によれ
ば、第１のＮＡＮＤゲートに供給されるイネーブル信号
を低レベルとして発振回路の発振動作を停止する場合
は、そのイネーブル信号がディレイフリップフロップの
クリア入力にも供給されているので、イネーブル信号の
低レベルへの反転と同時にディレイフリップフロップの
Ｑ出力が低レベルへ反転し、このＱ出力が供給される第
２のＮＡＮＤゲートの出力が高レベルに固定される。一
方、イネーブル信号を高レベルとして発振回路の発振動
作を起動後所定の時間内は、発振信号の振幅が小さいの
でＣＭＯＳインバータの出力が高レベルに固定され、こ
のためディレイフリップフロップのＱ出力は反転せず低
レベルのままとなって、このＱ出力が供給される第２の
ＮＡＮＤゲートの出力が高レベルに固定される。
ば、第１のＮＡＮＤゲートに供給されるイネーブル信号
を低レベルとして発振回路の発振動作を停止する場合
は、そのイネーブル信号がディレイフリップフロップの
クリア入力にも供給されているので、イネーブル信号の
低レベルへの反転と同時にディレイフリップフロップの
Ｑ出力が低レベルへ反転し、このＱ出力が供給される第
２のＮＡＮＤゲートの出力が高レベルに固定される。一
方、イネーブル信号を高レベルとして発振回路の発振動
作を起動後所定の時間内は、発振信号の振幅が小さいの
でＣＭＯＳインバータの出力が高レベルに固定され、こ
のためディレイフリップフロップのＱ出力は反転せず低
レベルのままとなって、このＱ出力が供給される第２の
ＮＡＮＤゲートの出力が高レベルに固定される。
【００３１】以上により、発振回路の起動、停止後の一
定時間に発生する小振幅信号の次段回路への出力は確実
に停止されることになる。この結果、発振回路の起動及
び停止後に発生する不安定な小振幅の発振信号を出力せ
ず、安定した発振信号のみを次段回路へ供給できる改良
された発振回路を提供することができる。
定時間に発生する小振幅信号の次段回路への出力は確実
に停止されることになる。この結果、発振回路の起動及
び停止後に発生する不安定な小振幅の発振信号を出力せ
ず、安定した発振信号のみを次段回路へ供給できる改良
された発振回路を提供することができる。
【図１】本発明に係る発振回路の第１の実施例を示す回
路図である。
路図である。
【図２】本発明に係るＣＭＯＳインバータのゲート幅の
説明図である。
説明図である。
【図３】本発明に係る発振回路の第２の実施例を示す回
路図である。
路図である。
【図４】図３の発振回路の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図５】従来の発振回路の一例を示す回路図である。
１０、１３、１４ インバータ １１ 帰還回路 １２ ＣＭＯＳインバータ １５ ディレイフリップフロップ １６、２０ ＮＡＮＤゲート
Claims (2)
- 【請求項１】 入力信号を反転増幅する反転増幅器と、 前記反転増幅器の出力信号を入力側に帰還する帰還回路
と、を含む発振回路において、 前記反転増幅器の出力信号が供給され、Ｐチャンネルト
ランジスタのゲート幅とＮチャンネルトランジスタのゲ
ート幅との比が所定値に調整されて所定の論理しきい値
を有するＣＭＯＳインバータを含むリミッタ回路を備
え、 前記リミッタ回路は、振幅が前記論理しきい値以上の発
振信号のみを出力することを特徴とする発振回路。 - 【請求項２】 イネーブル信号が供給され、前記イネー
ブル信号が高レベルの場合に入力信号を反転増幅する反
転増幅器となる第１のＮＡＮＤゲートと、 前記第１のＮＡＮＤゲートの出力信号を入力側に帰還す
る帰還回路と、を含む発振回路において、 前記第１のＮＡＮＤゲートの出力信号が供給され、Ｐチ
ャンネルトランジスタのゲート幅とＮチャンネルトラン
ジスタのゲート幅との比が所定値に調整されて所定の論
理しきい値を有するＣＭＯＳインバータと、 前記ＣＭＯＳインバータの出力信号がクロック入力に供
給され、電源電圧がＤ入力に供給され、前記イネーブル
信号がクリア入力に供給され、前記イネーブル信号が高
レベルに反転した後、前記ＣＭＯＳインバータの出力信
号の最初の立上がりでＱ出力が高レベルに反転し、前記
イネーブル信号が低レベルに反転すると同時に前記Ｑ出
力が低レベルに反転するディレイフリップフロップと、 一方の入力に前記第１のＮＡＮＤゲートの出力信号が供
給され、他方の入力に前記Ｑ出力が供給される第２のＮ
ＡＮＤゲートと、を含むリミッタ回路を備え、 前記リミッタ回路は、振幅が前記論理しきい値以上の発
振信号のみを出力することを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP95293A JPH06204740A (ja) | 1993-01-07 | 1993-01-07 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP95293A JPH06204740A (ja) | 1993-01-07 | 1993-01-07 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204740A true JPH06204740A (ja) | 1994-07-22 |
Family
ID=11488016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP95293A Pending JPH06204740A (ja) | 1993-01-07 | 1993-01-07 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204740A (ja) |
-
1993
- 1993-01-07 JP JP95293A patent/JPH06204740A/ja active Pending
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