KR19980024457A - 발진기 동작개시 회로 - Google Patents

발진기 동작개시 회로 Download PDF

Info

Publication number
KR19980024457A
KR19980024457A KR1019970046386A KR19970046386A KR19980024457A KR 19980024457 A KR19980024457 A KR 19980024457A KR 1019970046386 A KR1019970046386 A KR 1019970046386A KR 19970046386 A KR19970046386 A KR 19970046386A KR 19980024457 A KR19980024457 A KR 19980024457A
Authority
KR
South Korea
Prior art keywords
oscillator
signal
circuit
power
coupled
Prior art date
Application number
KR1019970046386A
Other languages
English (en)
Inventor
유제네 제이 마
Original Assignee
젠스키 레이몬드 에이
휴렛트-팩카드 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 젠스키 레이몬드 에이, 휴렛트-팩카드 캄파니 filed Critical 젠스키 레이몬드 에이
Publication of KR19980024457A publication Critical patent/KR19980024457A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/354—Astable circuits
    • H03K3/3545—Stabilisation of output, e.g. using crystal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0307—Stabilisation of output, e.g. using crystal

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명의 동작개시(start-up)회로는 발진기(oscillator)가 신뢰성 있게 발진(oscillation)을 시작 및 지속하도록 하기 위해 발진기(101)에 결합된다. 발진 신호(oscillation signal)의 크기는 임계값(threshold value)과 비교되며, 임계값을 초과할 때에 발진기 신호가 부하(load)에 결합된다.

Description

발진기 동작개시 회로
본 발명은 전반적으로 전자 발진기(electronic oscillator)를 위한 동작개시 회로에 관한 것으로서, 특히, 발진기가 신뢰성 있게 발진(oscillation)을 시작 및 지속할 수 있도록 집적 회로 발진기와 연관되어 사용되는 전자 회로에 관한 것이다.
발진기 회로는 실제 장치에 사용될 때 종종 발진을 시작 및 지속할 수 없음으로 인해 문제가 되어왔다. 예를 들어, 응용 주문형 집적 회로(Application Specific Integrated Circuit; ASIC)에서, 발진 회로는 마이크로프로세서, 그 주변 장치 회로, 드라이버, 및 다른 회로와 동일한 반도체 기판내에 형성되며, 그들과 동일한 집적 회로(Intergrated Circuit; IC) 입/출력 접속 장치를 통하여 외부 세계와 상호접속된다. 전원이 ASIC에 인가되면, 다수의 IC 회로들은 방금 접속된 전원으로부터 전류를 소비하는 활성 또는 준활성(quasi-active) 상태로 된다. 이러한 전류 소비(drain)는 전원의 상호접속 리드(lead)에 전압 강하를 일으켜 발진기 회로에 이용될 수 있는 공급 전압을 감소시킨다.
설상 가상으로, 버퍼 및 클럭 분배 증폭기(clock distribution amplifier)는 활성 또는 부분적 활성 상태가 될 수 있으며, 이에 의해 발진 회로의 출력상에 비교적 큰 부하가 제공된다. 이상 두 가지 경우의 조합은 발진기의 동작개시시에 불안정을 초래하며, 종종 발진기가 발진을 지속할 수 없게 한다.
불안정한 동작개시의 문제점을 극복하기 위한 방법으로서, 발진기에 분리된 전원 접속 장치를 제공하거나, 발진기의 임피던스(impedance)를 후속하는 이득 스테이지(gain stages)와는 다르게 하거나, 발진기 피드백 루프(feedback loop)내에 추가적인 리액티브 요소를 도입하는 등의 방법들이 있다. 이들은 당면한 문제점들을 해결할 수는 있었지만, 다수의 입/출력 및 큰 클럭 신호 버퍼 스트링을 갖는 밀집하게 팩(pack)된 ASIC에서 발진기에 대한 요구는 적절하게 해소하지 못하였다.
발진기 동작개시 회로는 발진기에 결합되며, 발진기 신호 크기 센서를 포함한다. 발진기 신호 크기 센서는 발진기 신호의 크기가 임계값을 초과할 때 검출 신호를 발생한다. 또한, 동작개시 회로는 발진기에 결합된 스위치를 포함하며, 이 스위치는 발진기 신호의 크기가 임계값을 초과할 때에 검출 신호에 응답하여 발진기의 신호를 신호 싱크(a signal sink)에 결합한다.
도 1은 본 발명의 바람직한 실시예의 간략화된 개략도.
도 2는 본 발명에서 사용될 수 있는 발진기 회로, 버퍼, 및 NAND 회로의 개략도.
도 3은 본 발명에서 사용될 수 있는 발진기 신호 크기 센서, 증폭기, 및 래치의 개략도.
도 4는 본 발명에서 사용될 수 있는 전원-온(power-on) 검출기의 개략도.
도 5는 본 발명의 바람직한 실시예의 성능을 도시하는 전압 대 시간 타이밍도.
도면의 주요부분에 대한 부호의 설명
101 : 발진기 회로 103, 111 : 버퍼 증폭기
105 : 클럭 버퍼 증폭기 107 : NAND 게이트
109 : 슈미트 트리거 113 : 래치 회로
115 : 전원-온 검출기
통상 ASIC 회로는 집적된 클럭 발진기 및 클럭 분배 회로를 이용한다. 클럭 분배 회로는 전형적으로 집적 회로의 전역에 걸쳐 분포되어 있는 다수의 버퍼 증폭기로 구성되어 있다. 전원이 동작개시 되면, 이러한 버퍼 증폭기들은 그들의 동작중 고 이득 선형 영역의 바이어스 레벨(bias level)로 놓이게 되며, 따라서, 전원으로부터 전류를 소비함은 물론, 발진기의 출력에 부하를 발생한다. 이러한 부하의 변화는 발진기 증폭기의 정상적인 dc 특성을 변화시켜, 시작하려고 하던 소정의 발진을 소멸시킬 수 있다. 클럭 버퍼 회로를 고정된 긴 리셋 시간 동안 사용할 수 없게 만들수도 있지만, 이러한 리셋 시간 발생기는 보통 긴 리셋 시간이 달성될 수 있도록 집적 회로의 외부 구성 요소를 사용하여 실현된다. 더욱이, 대부분의 발진기, 특히, 크리스탈 제어형 발진기는 Q가 높으므로, 수 밀리세컨드(millisecond) 정도의 동작개시 시간이 소요된다. Q 이외의 다른 변수들, 예를 들면, 프로세스, 전압 및, 온도는 발진기가 동작개시하는데 필요한 시간의 길이에 영향을 미칠 수 있기 때문에 동작개시에 요구되는 시간의 길이를 특성화하는 것은 어려우므로, 고정된 시간의 리셋에 충분한 마진(margin)이 고려되어야 한다. 이러한 어려움들을 극복하기 위해, 사전결정된 크기의 발진 진폭이 얻어질 때까지 발진기로부터 클럭 버퍼를 언로딩(unloading)하는 동작개시 회로가 구현된다.
이제 도 1을 참조하면, 발진기 회로(101)는 버퍼 증폭기(103)를 통해, 집적 회로의 전역에 걸쳐 분포된 버퍼 증폭기(105)와 같은 다수의 클럭 분배 버퍼 증폭기에 결합된다. NAND 게이트(107)는, 버퍼(103)를 통과한 발진기 회로(101)로부터의 발진기 출력 신호(S1)를 다른 신호가 NAND 게이트(107)에 인가될 때까지 차단(block)하기 위해 버퍼 증폭기(103)와 클럭 버퍼 증폭기(105) 사이에 배치된다.
발진기 회로(101)로부터 출력된 발진기 신호(S1)는 또한 발진기 신호의 크기를 검출하기 위해 슈미트 트리거(Schmitt trigger)(109)에 결합된다. 슈미트 트리거(109)로부터 출력된 트리거 출력 신호(S2)는 버퍼 증폭기(111) 및 래치 회로(latch circuit)(113)에 차례로 결합된다. 래치 회로(113)로부터 출력된 래치된 트리거 신호(S3)는 NAND 게이트(107)의 제 2 입력에 결합되어, 처리된 발진기 클럭 신호(S4)가 나머지 IC에 분배되기 위해 분포된 버퍼 증폭기로 보내지도록 허용하는 인에이블링 신호(enabling signal)를 제공한다. 래치 회로(113)의 출력 신호(S3)는 또한 슈미트 트리거(109)에 결합되어 슈미트 트리거의 동작을 금지시키며, 이렇게 함으로써 잡음 펄스가 NAND 게이트(107)에 결합되는 것을 방지한다. 전원-온 검출기(115)에 의해 공급되는 전원-온 검출 신호(S5)는 래치(113)의 리셋 단자에 결합된다. 전원-온 검출기(115)는 발진기 신호의 형성 및 슈미트 트리거(109)에 의한 검출 이전에 전원-온 신호를 제공하므로, 래치 회로(113)는 발진기 회로(101)가 준비되기 전에 NAND 게이트(107)가 발진기 신호를 분포된 버퍼 증폭기(105)에 결합하지 않도록 보장하는 상태에 놓인다.
이제 도 2를 참조하면, 바람직한 실시예의 발진기 회로가 보다 상세한 개략도로 도시되며, 본 바람직한 실시예에서 사용된 발진기 회로(101), 버퍼(103), 및 NAND 회로(107)가 보다 상세하게 도시되어 있다. 두 개의 전계 효과 트랜지스터(field effect transistor)인, P 채널 트랜지스터(201) 및 N 채널 트랜지스터(203)는 회로의 주요 이득 전달 요소를 형성하며, 주파수-선택 피드백은 저항(207)에 의해 세트되는 바이어스를 갖는 직렬 공진 크리스탈(205)에 의해 제공된다. 본 바람직한 실시예에서, 회로의 공진 주파수는 20MHz이며, 저항(207)의 값은 850Kohms이다. 부드럽게 깍인(보다 사인파에 가까운) 출력을 제공하기 위해, P 채널 전계 효과 트랜지스터(209)가 트랜지스터(201)의 소스(source)에 직렬로 접속되며, N 채널 전계 효과 트랜지스터(211)가 트랜지스터(203)에 직렬로 접속된다. 동작시에, 트랜지스터(201)가 턴온(turns on)되면, 트랜지스터(209)는 턴오프(turns off)되어, 출력 파형의 최대 전압이 공급 전압 VDL보다 작은 값으로 제한되며, 사인파에 좀 더 가까운 파형(덜 직각인 파형)이 실현되도록 최대 파형의 상승 시간(rise time)을 늦춘다. 마찬가지로, 트랜지스터(203)가 턴온되면, 트랜지스터(211)는 턴오프되어, 최대 파형 전압 및 하강 시간(falltime)을 제한한다. 본 바람직한 실시예에서, 발진기 회로(101)로부터 출력된 신호(S1)는 대략 1.0V P-P의 안정 상태 전압 스윙(swing)을 갖도록 세트된다. 더욱이, 발진기 회로(101)는 집적 회로상에서 실현될 것으로 기대된다. 그러나, 크리스탈(205)은 집적 회로의 외부에 위치하며, 기존의 피어스(Pierce) 발진기 구성으로 발진기 회로에 접속된다.
두 개의 전계 효과 트랜지스터인, P 채널 트랜지스터(215) 및 N 채널 트랜지스터(217)는 버퍼 증폭기(103)를 형성한다. 일반적으로, 이들 트랜지스터는 NAND 게이트(107)에 결합하기 위해 50%의 듀티 사이클(duty cycle)이 생성되도록 치수 및 배열이 정해진다.
NAND 게이트(107)는 일반적으로 두 개의 P 채널 전계 효과 트랜지스터(221, 223)와 두 개의 N 채널 전계 효과 트랜지스터(225, 227)로 구현된다. NAND 게이트(107)에 대한 제 1 입력은 버퍼 증폭기(103)로부터 출력되는 신호이다. 제 2 입력은 래치(113)로부터의 래치된 트리거 신호(S3)이다. NAND 게이트(107)는, 논리 부정 앤드(logic negative AND) 함수를 제공하는 기능에 부가하여, 발진기 클럭 신호(S4)가 분포된 버퍼 증폭기(105)에 인가될 수 있도록 전원 증폭 및 버퍼링(buffering) 기능을 더 제공한다. NAND 게이트(107)는 전원 VDD에 결합되는 반면, 발진기 회로(101) 및 버퍼 증폭기(103)는 전원 VDL에 결합된다. 두 전원의 전압 크기는 본 바람직한 실시예에서 대략 3.3V이고, 동일한 집적 회로 입력 단자로부터 공급되지만, 전원들간에 정전기적 방전 방지 및 부하 절연을 제공하기 위해 입력 포트에 이중으로 결합된다.
슈미트 트리거(109), 버퍼 증폭기(111), 및 플립플롭(flip-flop)(113)이 도 3의 개략도에 매우 상세히 도시되어 있다. 발진기 출력 신호(S1)는 세 개의 전계 효과 트랜지스터인, P 채널 트랜지스터(301) 및 N 채널 트랜지스터(303, 305)에 입력된다. 전원 증가시, 전압 공급은 발진기 출력을 따라 램핑 업(ramping up)한다. 슈미트 트리거는 발진기의 출력이 사전결정된 크기의 로우에서 하이로의 천이(transition)를 검출하기 위해 사용된다. 슈미트 트리거의 트립 포인트(trip point)는 트랜지스터(305)와 P 채널 전계 효과 트랜지스터(311)의 치수 비율에 의해 1.50Volt의 발진기 바이어스 포인트 이상에서 250mV가 되도록 세트된다. 본 바람직한 실시예에서, 트랜지스터(305)는 10μm의 게이트 폭 및 1μm의 게이트 길이를 가지며, 트랜지스터(311)는 5μm의 게이트 폭 및 1μm의 게이트 길이를 갖는다. 게이트의 길이를 1μm로 하면 짧은 채널 효과(short channel effect)가 최소화된다. 250mV 피크(peak)(500mV P-P)의 발진기 신호 전압이면 발진기의 동작개시에 바람직하지 못한 영향을 미치지 않으면서, 발진기 클럭이 나머지 ASIC 회로에 결합되도록 하기에 충분한 것으로 측정되었다. 처음에, 슈미트 트리거(109)는 활성 상태에 있으며, 트리거 출력 신호(S2)를 제공하기 위해 충분한 크기의 발진기 신호(S1)의 로우에서 하이로의 천이를 기다린다. 슈미트 트리거(109)가 활성 상태에 있을 때, P 채널 전계 효과 트랜지스터(307) 및 P 채널 전계 효과 트랜지스터(309)는 온(on) 상태로 된다. 발진기 신호(S1)의 전압 크기가 증가함에 따라, 트랜지스터(301)의 소스 대 드레인 저항은 증가하며, 트랜지스터(303 및 305)의 소스 대 드레인 저항은 감소한다. 트랜지스터(311)의 게이트에서 전압이 감소하면, 트랜지스터(311)의 소스 대 드레인 저항은 증가하고, 소스 전압은 감소한다. 임계 전압이 트랜지스터(303) 게이트의 발진기 신호(S1)의 피크(peak)와 트랜지스터(303) 소스의 전압 사이에 존재할 때, 트리거 출력 신호(S2)로서 하이에서 로우로의 천이가 출력된다. 트리거 출력 신호(S2)는 버퍼 증폭기(111)의 직렬 반전 증폭기(inverting amplifier)(313, 315)에 인가된다. 반전 증폭기(313)는 통상 슈미트 트리거(109)의 하이에서 로우로의 천이의 영향을 최대화하기 위해 강한 풀업(pull-up) 특성을 제공하도록 구성된다. 마찬가지로, 반전 증폭기(315)는 통상 반전 증폭기(313)의 로우에서 하이로의 천이의 영향을 최대화하기 위해 강한 풀다운(pull-down) 특성을 제공하도록 구성된다. 잡음 전송을 감소시키기 위해, 전계 효과 트랜지스터(319, 321)의 조합에 의해 전하 저장 장치가 제공된다. 트랜지스터(321)는, 트랜지스터(319)와 반전 증폭기(315)가 턴오프되었을 때 반전 증폭기(317)의 입력에 전압을 유지하는 전하 저장 장치로서 게이트 캐패시턴스를 이용하는 방식으로 접속된다. 반전 증폭기(317)는 제 3 신호 반전을 제공하며, 속도를 향상시키기 위해 강한 풀업 특성을 갖도록 구성된다.
본 바람직한 실시예에서, 래치 회로(113)는 D 플립플롭이다. 버퍼 증폭기(111)로부터의 출력은 D 플립플롭(113)의 클럭 입력에 인가되며, D 출력 단자는 NAND 게이트(107)에 결합되는 래치된 트리거 신호(S3)를 제공한다. 래치된 트리거 신호(S3)는 또한 슈미트 트리거(109)를 디스에이블(disable)시킨다. 래치된 트리거 신호(S3)는 슈미트 트리거(109)의 트랜지스터(307, 309)의 게이트에 결합되어, 게이트에 논리 하이를 제공함으로써, 슈미트 트리거 회로를 턴오프시킨다. 따라서, 활성 슈미트 트리거에 의해 발생될 수 있는 임의의 잡음은, 발진기의 출력 신호(S1)가 충분한 크기로 된 후에 슈미트 트리거를 오프시킴으로써 방지된다. 래치(113) 구성에 의해, 클럭 단자로의 양(positive)의 클럭 입력이 오직 D 플립플롭만을 세트하는 것이 보장된다. 일단 D 플립플롭이 세트되면, 전원이 턴오프된 후 다시 턴온되지 않는 한 리셋될 수 없다. 이렇게 전원을 턴온시키면, 전술한 바와 같이, D 플립플롭 래치(113)의 리셋 단자에 전원-온 신호가 제공된다.
전원-온 회로의 상세한 구조가 도 4에 도시되어 있다. 전원 소스 VDL은 도시된 바와 같이 전원-온 회로(115)에 인가된다. N 채널 전계 효과 트랜지스터(401)는 캐패시터로서 접속되며, 두 개의 P 채널 전계 효과 트랜지스터(403, 405)는, 본 바람직한 실시예에서, 대략 240μsec의 시정수를 갖는 타이밍 회로를 제공하기 위해 직렬 저항으로서 결합된다. 타이밍 회로의 출력은 두 개의 직렬로 결합된 반전 증폭기, 즉, P 채널 전계 효과 트랜지스터(407) 및 N 채널 전계 효과 트랜지스터(409)를 포함하는 제 1 반전 증폭기와, P 채널 전계 효과 트랜지스터(411) 및 N 채널 전계 효과 트랜지스터(413)를 포함하는 제 2 반전 증폭기에 결합된다. 두 개의 반전 증폭기의 접합부에서의 신호는 저항 형성 트랜지스터(403, 405)와 병렬 결합된 소스 대 드레인 저항을 갖는 P 채널 전계 효과 트랜지스터(415)의 게이트에 결합된다. 트랜지스터(415)의 게이트 전압이 감소함에 따라, 소스 대 드레인 저항의 저항 값은 감소되어, 타이밍 회로의 시정수는 감소되며, 전원-온 검출의 속도는 증가된다. 전원-온 검출 신호(S5)는 제 2 반전 증폭기로부터 출력되어, 래치(113)의 리셋 단자에 하이의 논리 레벨을 제공한다. 따라서, 전원 턴온시에 전원-온 검출 신호(S5)는 논리 로우이며, 리셋이 래치(113)에 인가되게 된다. 전술한 바와 같이, 래치(113)의 리셋 상태는 슈미트 검출기(109)를 인에이블시키며, NAND 게이트(107)를 디스에이블시킨다. 발진기 회로(101)로부터 출력된 임의의 신호는 분포된 버퍼 증폭기에 결합되지 않는다. 본 바람직한 실시예에서, 전원 공급 전압 VDL이, 본 바람직한 실시예에 대한 곡선(501)으로서 도시된 바와 같이 대략 2.3Volt에 이르면(RC 회로 트랜지스터(401, 403, 405)의 시정수인 대략 240μsec가 만료된 후에), 전원-온 검출 신호(S5)(본 바람직한 실시예에 대해 곡선(503)으로 도시됨)는 하이로 되어, 래치(113)가 트리거 출력 신호 래칭으로 진행하도록 한다. 본 바람직한 실시예에서, 전원-온 검출 신호는 트리거 출력 신호가 발생되리라고 기대되는 시간보다 짧은 시간에 발생된다.
수직 축상에 볼트(Volt) 단위의 신호 크기와, 수평 축상에 마이크로세컨드(microsecond) 단위의 시간을 도시하는 타이밍도가 도 5에 도시된다. 곡선(501)은 시간 0에서의 턴온으로부터 450μsec에 이르는 전원 공급 전압 VDL의 증가를 나타낸다. 곡선(503)에 의해 도시된 바와 같이, 전원-온 검출 신호(S5)는 대략 240μsec에서 논리 로우로부터 논리 하이 상태로 천이한다. 이러한 동작에 대략 이어서, 곡선(505)에 의해 도시된 발진기 신호(S1)가 뒤따르며, 대략 310μsec에서 대략 500mV의 피크간(peak-to-peak) 진폭에 도달한다. 발진기 신호(S1)가 250mV에 도달한 후 매우 짧은 시간내에, 트리거 출력 신호(S2)는 곡선(507)에 의해 도시된 바와 같이 논리 하이 상태로 상승하며, 발진기 클럭 신호(S4)의 결합을 일으키는 일련의 이벤트들(a series of event)이 트리거된다. 곡선(509)은 대략 310μsec에서 출발하는 클럭 분포된 버퍼 증폭기에 결합되는 발진기 클럭 신호(S4)를 도시한다.
따라서, 발진기 회로 출력은 발진기 신호가 임계 전압에 도달할 때 까지는 분포된 버퍼 증폭기에 결합되지 않는다. 이 때, NAND 게이트(107)가 활성화되며, 발진기 신호는 분포된 버퍼 증폭기 클럭 분배 체인중 나머지에 인가된다. 본 발명의 회로는 동일한 집적 회로상에 발진기와 완전히 일체화되며, 초기의 구성에 의해 발생된 문제점들을 극복한다.
본 발명에 따른 발진기 동작개시 회로에 따르면, 발진기(oscillator)의 발진(oscillation)이 신뢰성 있게 개시 및 지속된다.

Claims (9)

  1. 신호를 발생하는 발진기(101)에 결합된 발진기 동작개시 회로에 있어서,
    상기 발진기 신호 크기가 임계값을 초과할 때 검출 신호를 생성하는 발진기 신호 크기 센서(109)와;
    상기 발진기에 결합되어, 발진기 신호의 크기가 상기 임계값을 초과할 때에 상기 검출 신호에 응답하여, 발진기 신호를 발진기 신호 싱크에 결합하는 스위치(107, 113)를 포함하는 발진기 동작개시 회로.
  2. 제 1 항에 있어서,
    상기 스위치에 결합되어, 전원이 발진기에 인가될 때에 전원-온 신호를 발생하는 전원-온 검출기(115)를 더 포함하는 발진기 동작개시 회로.
  3. 제 2 항에 있어서,
    상기 스위치는 상기 전원-온 검출기에 결합되어, 전원이 발진기에 인가될 때에 상기 전원-온 신호에 응답하여 리셋되는 래치 회로(113)를 더 포함하는 발진기 동작개시 회로.
  4. 제 1 항에 있어서,
    상기 스위치는,
    상기 발진기 신호 크기 센서에 결합되어, 상기 발진기 신호 크기가 임계값을 초과할 때에 상기 검출 신호에 응답하여 래치된 검출 신호를 발생하는 래치 회로(113)와;
    발진기에 결합된 제 1 입력과 상기 래치 회로에 결합된 제 2 입력을 갖고, 상기 발진기 신호의 크기가 상기 임계값을 초과할 때에 상기 래치된 검출 신호에 응답하여 상기 발진기 신호를 발진기 신호 싱크에 결합시키는 NAND 게이트(107)를 더 포함하는 발진기 동작개시 회로.
  5. 제 1 항에 있어서,
    상기 임계값은 발진기에 전원소스로서 인가된 전압 값의 50%를 초과하는 값을 더 포함하는 발진기 동작개시 회로.
  6. 전원이 인가되었을 때 발진기의 동작개시를 보장하기 위해 동작개시 회로를 이용하는 집적 회로 클럭 발생 및 분배 회로에 있어서,
    발진기 신호를 발생하는 발진기 회로(101)와;
    상기 발진기 신호를 상기 집적 회로의 클럭 종속 회로들에 클럭으로서 결합하는 적어도 하나의 버퍼 증폭기(105)와;
    상기 발진기 회로에 결합되어, 상기 발진기 신호 크기가 임계값을 초과할 때에 검출 신호를 발생하는 발진기 신호 크기 센서(109)와;
    상기 발진기 회로, 상기 발진기 신호 크기 센서, 및 상기 적어도 하나의 버퍼 증폭기에 결합되어, 발진기 신호의 크기가 상기 임계값을 초과할 때에 상기 검출 신호에 응답하여 상기 발진기 신호를 상기 적어도 하나의 버퍼 증폭기에 결합시키기 위한 스위치(107, 113)를 포함하는 집적 회로 클럭 발생 및 분배 회로.
  7. 제 6 항에 있어서,
    상기 스위치에 결합되어, 전원이 상기 발진기에 인가될 때에 전원-온 신호를 발생하는 전원-온 검출기(115)를 더 포함하는 집적 회로 클럭 발생 및 분배 회로.
  8. 제 7 항에 있어서,
    상기 스위치는,
    상기 전원-온 검출기에 결합되어, 전원이 상기 발진기에 인가될 때에 상기 전원-온 신호에 응답하여 리셋되는 래치 회로(113)를 더 포함하는 집적 회로 클럭 발생 및 분배 회로.
  9. 제 6 항에 있어서,
    상기 스위치는,
    상기 발진기 신호 크기 센서에 결합되어, 상기 발진기 신호의 크기가 임계값을 초과할 때에 상기 검출 신호에 응답하여, 래치된 검출 신호를 발생되는 래치 회로(113)와;
    상기 발진기 회로에 결합된 제 1 입력과, 상기 래치 회로에 결합된 제 2 입력과, 상기 적어도 하나의 버퍼 증폭기에 결합된 출력을 갖고, 발진기 신호의 크기가 상기 임계값을 초과할 때에 상기 래치된 검출 신호에 응답하여 상기 발진기 신호를 상기 적어도 하나의 버퍼 증폭기에 결합하기 위한 NAND 게이트(107)를 더 포함하는 집적 회로 클럭 발생 및 분배 회로.
KR1019970046386A 1996-09-09 1997-09-09 발진기 동작개시 회로 KR19980024457A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US71103096A 1996-09-09 1996-09-09
US8/711,030 1996-09-09

Publications (1)

Publication Number Publication Date
KR19980024457A true KR19980024457A (ko) 1998-07-06

Family

ID=24856507

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970046386A KR19980024457A (ko) 1996-09-09 1997-09-09 발진기 동작개시 회로

Country Status (4)

Country Link
EP (1) EP0828347A2 (ko)
JP (1) JPH10107621A (ko)
KR (1) KR19980024457A (ko)
TW (1) TW341004B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4547226B2 (ja) 2004-10-01 2010-09-22 富士通セミコンダクター株式会社 発振器及び半導体装置
US9007138B2 (en) 2013-05-31 2015-04-14 Freescale Semiconductor, Inc. Oscillator with startup circuitry

Also Published As

Publication number Publication date
JPH10107621A (ja) 1998-04-24
EP0828347A2 (en) 1998-03-11
TW341004B (en) 1998-09-21

Similar Documents

Publication Publication Date Title
US5469099A (en) Power-on reset signal generator and operating method thereof
US6236249B1 (en) Power-on reset circuit for a high density integrated circuit
KR890005227B1 (ko) 지연 소자를 갖춘 인버터 루우프를 사용한 발진회로
KR100240423B1 (ko) 반도체 장치의 레벨 검출 회로
KR910001380B1 (ko) 전원절환회로
US5453719A (en) Oscillator circuit generating oscillation signal responsive to one of resonant element and external clock signal
US6388479B1 (en) Oscillator based power-on-reset circuit
US7439820B2 (en) Reducing the settling time of a crystal oscillator
JP2816508B2 (ja) 電源投入検出回路
US7042300B2 (en) Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit
US6057742A (en) Low power oscillator having fast start-up times
KR19980024457A (ko) 발진기 동작개시 회로
US5463336A (en) Supply sensing power-on reset circuit
US5923201A (en) Clock signal generating circuit
US5187453A (en) Oscillation control circuit
US6690245B2 (en) Oscillation control circuit
US6198319B1 (en) Power-on circuit built in IC
US6060955A (en) Voltage compensated oscillator and method therefor
KR100313512B1 (ko) 파워 온 검출회로
KR890004763B1 (ko) 어드레스천이 검지회로
US5602493A (en) Bias circuit for an input terminal
KR100221658B1 (ko) 다이나믹 바이어스 회로
KR940002659Y1 (ko) 반도체 칩의 불안정 방지 회로
KR100340901B1 (ko) 단안정 멀티바이브레이터
KR100278269B1 (ko) 클럭신호를이용한리셋신호검출회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination