JPH06204332A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06204332A JPH06204332A JP14593A JP14593A JPH06204332A JP H06204332 A JPH06204332 A JP H06204332A JP 14593 A JP14593 A JP 14593A JP 14593 A JP14593 A JP 14593A JP H06204332 A JPH06204332 A JP H06204332A
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Abstract
(57)【要約】
【目的】半導体装置の溝構造を有する素子分離構造体の
形成工程において工程数削減および特性変動の低下を可
能とすること。 【構成】溝を形成した後に、溝底面にのみ底面酸化シリ
コン膜１４が存在する構造にした後に、液相成長法等の
酸化シリコン膜上には堆積するがシリコン上には堆積し
ない選択成長法で絶縁膜好ましくは酸化シリコン膜１５
で溝内を充填する。
形成工程において工程数削減および特性変動の低下を可
能とすること。 【構成】溝を形成した後に、溝底面にのみ底面酸化シリ
コン膜１４が存在する構造にした後に、液相成長法等の
酸化シリコン膜上には堆積するがシリコン上には堆積し
ない選択成長法で絶縁膜好ましくは酸化シリコン膜１５
で溝内を充填する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に溝構造を有する素子分離構造体の形成法に関
する。
関し、特に溝構造を有する素子分離構造体の形成法に関
する。
【０００２】
【従来の技術】従来から半導体装置、特にシリコン基板
を用いた集積回路の素子分離手段として、選択酸化法が
用いられてきた。これはＬＯＣＯＳ（ローカル・オキサ
イデーション・オブ・シリコン（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ））法を基本として
用いられて来たものである。
を用いた集積回路の素子分離手段として、選択酸化法が
用いられてきた。これはＬＯＣＯＳ（ローカル・オキサ
イデーション・オブ・シリコン（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ））法を基本として
用いられて来たものである。
【０００３】近年半導体装置の微細化、高密度化に伴い
活性領域間の素子分離幅も縮小されるようになり、ＬＯ
ＣＯＳ法あるいはこれを基にした改良ＬＯＣＯＳ法で
は、設計寸法と出来上りの寸法との間に発生するずれが
無視できなくなってきた。そこで近年選択酸化法を用い
ずに、活性領域間の素子分離領域に溝を形成し、素子分
離を行うことが検討されている。
活性領域間の素子分離幅も縮小されるようになり、ＬＯ
ＣＯＳ法あるいはこれを基にした改良ＬＯＣＯＳ法で
は、設計寸法と出来上りの寸法との間に発生するずれが
無視できなくなってきた。そこで近年選択酸化法を用い
ずに、活性領域間の素子分離領域に溝を形成し、素子分
離を行うことが検討されている。
【０００４】この溝分離手段としては大きく分類すると
二つのタイプに分類できる。第一としては形成された溝
の埋め込み材としてポリシリコンを用いるタイプであ
る。第二としては不純物を拡散していない酸化シリコン
膜あるいはボロン、リン等の不純物を拡散した酸化シリ
コン膜等の酸化膜系を埋め込み材として用いるタイプで
ある。
二つのタイプに分類できる。第一としては形成された溝
の埋め込み材としてポリシリコンを用いるタイプであ
る。第二としては不純物を拡散していない酸化シリコン
膜あるいはボロン、リン等の不純物を拡散した酸化シリ
コン膜等の酸化膜系を埋め込み材として用いるタイプで
ある。
【０００５】第一のポリシリコンを埋め込み材として使
用する場合には第二の酸化膜系を埋め込み材として使用
する場合と比較して、ポリシリコン成長時に圧縮応力が
発生し溝内部に結晶欠陥が発生し易いこと、また酸化膜
系の埋め込み材に対してポリシリコンの誘電率が大きい
ため寄生容量が大きくなる等の欠点がある。
用する場合には第二の酸化膜系を埋め込み材として使用
する場合と比較して、ポリシリコン成長時に圧縮応力が
発生し溝内部に結晶欠陥が発生し易いこと、また酸化膜
系の埋め込み材に対してポリシリコンの誘電率が大きい
ため寄生容量が大きくなる等の欠点がある。
【０００６】そこで従来の酸化膜系の材質を埋め込み材
として用いた場合の溝型素子分離構造体の形成方法につ
いて、図面を参照して説明する。図４は酸化シリコン膜
を埋め込み材として用いた場合の従来の溝分離構造体の
形成方法（特開昭６３−８６４４９号公報に記載されて
いる）について説明するための工程順断面図である。シ
リコン基板１上に０．８μｍ程度の化学気相成長法（以
下ＣＶＤ法と称す）により形成された酸化シリコン膜２
をマスクとして、反応性イオンエッチング（以降ＲＩＥ
と称す）を行い深さ２μｍ程度の溝３を形成する（図４
（ａ））。次に図４（ｂ）に示すように、ＣＶＤ法によ
って埋め込み用酸化シリコン膜４を埋め込む。続いて１
１００℃で１％の水蒸気を含む雰囲気中で３０秒間熱処
理を行う。その後酸化シリコン膜をエッチバックし、素
子形成領域のシリコン表面を露出させ溝型素子分離構造
体の形成が完了する。
として用いた場合の溝型素子分離構造体の形成方法につ
いて、図面を参照して説明する。図４は酸化シリコン膜
を埋め込み材として用いた場合の従来の溝分離構造体の
形成方法（特開昭６３−８６４４９号公報に記載されて
いる）について説明するための工程順断面図である。シ
リコン基板１上に０．８μｍ程度の化学気相成長法（以
下ＣＶＤ法と称す）により形成された酸化シリコン膜２
をマスクとして、反応性イオンエッチング（以降ＲＩＥ
と称す）を行い深さ２μｍ程度の溝３を形成する（図４
（ａ））。次に図４（ｂ）に示すように、ＣＶＤ法によ
って埋め込み用酸化シリコン膜４を埋め込む。続いて１
１００℃で１％の水蒸気を含む雰囲気中で３０秒間熱処
理を行う。その後酸化シリコン膜をエッチバックし、素
子形成領域のシリコン表面を露出させ溝型素子分離構造
体の形成が完了する。
【０００７】この従来技術においては埋め込み用酸化シ
リコン膜４により埋め込みを行うが、この場合幅の異な
る複数の溝が共存している場合にはこれらの溝を同時に
均一に埋め込むことはできない。このような場合には以
下に記述される埋め込み法が提唱されている。
リコン膜４により埋め込みを行うが、この場合幅の異な
る複数の溝が共存している場合にはこれらの溝を同時に
均一に埋め込むことはできない。このような場合には以
下に記述される埋め込み法が提唱されている。
【０００８】図５はボロン及びリンを添加した酸化シリ
コン膜（以下ＢＰＳＧと称す）を埋め込み材として用い
た場合の従来の溝型素子分離構造体の形成方法（月刊セ
ミコンダクター・ワールド誌１９９１年３月号にに記載
されている。）について説明するための工程順断面図で
ある。まず、図５（ａ）に示すように、シリコン基板１
の所定部に深さ０．５μｍ、幅０．５μｍおよび１．５
μｍの溝３−１および３−２を形成する。異なった素子
分離幅の素子分離構造体を形成するためである。熱酸化
法により、全面に酸化シリコン膜を厚さ５０ｎｍ形成し
次に気相成長法により窒化シリコン膜６を厚さ５０ｎｍ
成長させる。次にＢＰＳＧ膜を平坦な下地上で厚さ８０
０ｎｍ堆積できる程度に成長しこれを１０００℃，乾燥
窒素雰囲気中でアニールし表面を平坦化する。つぎにフ
ッ化水素酸とフッ化アンモニウムの混合液（以下バッフ
ァードフッ酸と称す）によりＢＰＳＧ膜をウェット・エ
ッチングし、溝３−１，３−２の内部にのみ第１のＢＰ
ＳＧ膜７−１，７−２が埋設されるようにする。この時
ＢＰＳＧ膜７−１，７−２の厚さが異なるので、再度第
二のＢＰＳＧ膜を８００ｎｍ成長しアニールとウェット
エッチングを繰り返す。この作業により異なる幅の溝内
にほぼ同程度の膜厚のＢＰＳＧを残すことができる。こ
の間の事情を表現するため図５（ａ）には溝３−２にの
み第２のＢＰＳＧ膜８を示した。
コン膜（以下ＢＰＳＧと称す）を埋め込み材として用い
た場合の従来の溝型素子分離構造体の形成方法（月刊セ
ミコンダクター・ワールド誌１９９１年３月号にに記載
されている。）について説明するための工程順断面図で
ある。まず、図５（ａ）に示すように、シリコン基板１
の所定部に深さ０．５μｍ、幅０．５μｍおよび１．５
μｍの溝３−１および３−２を形成する。異なった素子
分離幅の素子分離構造体を形成するためである。熱酸化
法により、全面に酸化シリコン膜を厚さ５０ｎｍ形成し
次に気相成長法により窒化シリコン膜６を厚さ５０ｎｍ
成長させる。次にＢＰＳＧ膜を平坦な下地上で厚さ８０
０ｎｍ堆積できる程度に成長しこれを１０００℃，乾燥
窒素雰囲気中でアニールし表面を平坦化する。つぎにフ
ッ化水素酸とフッ化アンモニウムの混合液（以下バッフ
ァードフッ酸と称す）によりＢＰＳＧ膜をウェット・エ
ッチングし、溝３−１，３−２の内部にのみ第１のＢＰ
ＳＧ膜７−１，７−２が埋設されるようにする。この時
ＢＰＳＧ膜７−１，７−２の厚さが異なるので、再度第
二のＢＰＳＧ膜を８００ｎｍ成長しアニールとウェット
エッチングを繰り返す。この作業により異なる幅の溝内
にほぼ同程度の膜厚のＢＰＳＧを残すことができる。こ
の間の事情を表現するため図５（ａ）には溝３−２にの
み第２のＢＰＳＧ膜８を示した。
【０００９】埋め込み材としてＢＰＳＧを用いる場合に
後工程での熱処理によりＢＰＳＧからボロンあるいはリ
ンが外方拡散し、とくにゲート酸化工程においてこれら
のボロンあるいはリンによりＭＯＳトランジスタのしき
い値電圧が設計値から変動してしまう。これを防ぐため
に通常ＢＰＳＧを埋め込み材として用いる場合にはＢＰ
ＳＧ上に酸化シリコン膜のキャップを形成する。従来法
による酸化膜キャップは以下の方法でつくられていた。
図５（ｂ）の状態では全ての溝が必ずしも均一に埋め込
まれてはいないものとして、まず気相成長法により酸化
シリコン膜（図示せず）を成長させ、この上に気相成長
法によりＢＰＳＧ膜（図示せず）を成長させる。このＢ
ＰＳＧ膜を乾燥窒素雰囲気中で９００℃でアニールしＢ
ＰＳＧ膜表面を平坦化した後にバッファードフッ酸によ
りウェットエッチして溝内にのみ酸化シリコン膜が残る
ようにしておく。この時のバッファードフッ酸は酸化シ
リコン膜のエッチング速度がＢＰＳＧ膜のそれよりも大
きくなるような組成を選択しておく。そうすると、幅の
狭い溝３−１でまず酸化シリコン膜が露出するので、全
ての溝を埋め込む度合の均一度がよくなる。この酸化シ
リコン膜、ＢＰＳＧ膜を順次成長させバッファードフッ
酸によりエッチングする工程を必要なだけ繰り返し行な
うことにより幅の異なる全ての溝のＢＰＳＧ膜を酸化シ
リコン膜のキャップ９で被覆することができる。次にシ
リコン基板１上の窒化シリコン膜６及び酸化シリコン膜
５を順次ウェットエッチングし溝型素子分離構造体の形
成は完了する（図５（ｃ））。
後工程での熱処理によりＢＰＳＧからボロンあるいはリ
ンが外方拡散し、とくにゲート酸化工程においてこれら
のボロンあるいはリンによりＭＯＳトランジスタのしき
い値電圧が設計値から変動してしまう。これを防ぐため
に通常ＢＰＳＧを埋め込み材として用いる場合にはＢＰ
ＳＧ上に酸化シリコン膜のキャップを形成する。従来法
による酸化膜キャップは以下の方法でつくられていた。
図５（ｂ）の状態では全ての溝が必ずしも均一に埋め込
まれてはいないものとして、まず気相成長法により酸化
シリコン膜（図示せず）を成長させ、この上に気相成長
法によりＢＰＳＧ膜（図示せず）を成長させる。このＢ
ＰＳＧ膜を乾燥窒素雰囲気中で９００℃でアニールしＢ
ＰＳＧ膜表面を平坦化した後にバッファードフッ酸によ
りウェットエッチして溝内にのみ酸化シリコン膜が残る
ようにしておく。この時のバッファードフッ酸は酸化シ
リコン膜のエッチング速度がＢＰＳＧ膜のそれよりも大
きくなるような組成を選択しておく。そうすると、幅の
狭い溝３−１でまず酸化シリコン膜が露出するので、全
ての溝を埋め込む度合の均一度がよくなる。この酸化シ
リコン膜、ＢＰＳＧ膜を順次成長させバッファードフッ
酸によりエッチングする工程を必要なだけ繰り返し行な
うことにより幅の異なる全ての溝のＢＰＳＧ膜を酸化シ
リコン膜のキャップ９で被覆することができる。次にシ
リコン基板１上の窒化シリコン膜６及び酸化シリコン膜
５を順次ウェットエッチングし溝型素子分離構造体の形
成は完了する（図５（ｃ））。
【００１０】
【発明が解決しようとする課題】前述した従来の溝型素
子分離構造体の形成方法においては、前述した通り埋め
込み材として酸化シリコン膜を用いた場合には幅の異な
る溝内へは一括した埋め込みができないという欠点があ
る。またこの欠点を回避するためのＢＰＳＧを埋め込み
材として用いた場合には溝内のＢＰＳＧ上の酸化シリコ
ン膜のキャップを形成するために非常に複雑な工程を行
っており、製造工程が長くなることにより半導体装置の
コストが上昇するという欠点があり工程数が多いことに
より半導体装置の歩留まりが低下するという欠点もあ
る。また溝内部にＢＰＳＧが存在するので、このＢＰＳ
Ｇ中のボロンあるいは隣が後の熱処理工程でシリコン基
板中に拡散し、トランジスタの特性を変動させるという
危険性も含んでいる。
子分離構造体の形成方法においては、前述した通り埋め
込み材として酸化シリコン膜を用いた場合には幅の異な
る溝内へは一括した埋め込みができないという欠点があ
る。またこの欠点を回避するためのＢＰＳＧを埋め込み
材として用いた場合には溝内のＢＰＳＧ上の酸化シリコ
ン膜のキャップを形成するために非常に複雑な工程を行
っており、製造工程が長くなることにより半導体装置の
コストが上昇するという欠点があり工程数が多いことに
より半導体装置の歩留まりが低下するという欠点もあ
る。また溝内部にＢＰＳＧが存在するので、このＢＰＳ
Ｇ中のボロンあるいは隣が後の熱処理工程でシリコン基
板中に拡散し、トランジスタの特性を変動させるという
危険性も含んでいる。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面部に溝を形成する工程と、
選択的に前記溝の底部に表面が親水性の第１の絶縁膜を
形成する工程と、前記第１の絶縁膜の表面に第２の絶縁
膜を選択成長して前記溝を埋める工程とにより素子分離
構造体を形成する工程を有するというものである。
造方法は、半導体基板の表面部に溝を形成する工程と、
選択的に前記溝の底部に表面が親水性の第１の絶縁膜を
形成する工程と、前記第１の絶縁膜の表面に第２の絶縁
膜を選択成長して前記溝を埋める工程とにより素子分離
構造体を形成する工程を有するというものである。
【００１２】
【作用】溝底面の第１の絶縁膜の表面に第２の絶縁膜を
選択成長するので、溝を幅の如何にかかわらず均一に埋
め戻すことができる。
選択成長するので、溝を幅の如何にかかわらず均一に埋
め戻すことができる。
【００１３】
【実施例】次に本発明の第１の実施例について図面を参
照して説明する。
照して説明する。
【００１４】図１（ａ）〜（ｃ）、図２（ａ），（ｂ）
は本発明の第１の実施例の説明のための工程断面図であ
る。
は本発明の第１の実施例の説明のための工程断面図であ
る。
【００１５】まずシリコン基板１上に酸化シリコン膜１
０を厚さ２０ｎｍ、熱酸化法により形成し、次に窒化シ
リコン膜１１を厚さ４０ｎｍ、ＣＶＤ法により順次形成
する。次にフォトリソグラフィー法及びＲＩＥにより深
さ０．５μｍ、幅０．５μｍおよび１．５μｍの溝３−
１，３−２をそれぞれ形成する（図１ａ（ａ））。溝３
−１，３−２形成後熱酸化を行い溝内部にのみ厚さ２０
ｎｍの酸化シリコン膜１２を形成した後にＣＶＤ法によ
り４０ｎｍの窒化シリコン膜１３を形成する（図１
（ｂ））。次にＲＩＥにより窒化シリコン膜１３を全面
エッチバックする。エッチバック後には溝底面は酸化シ
リコン膜１２が存在し、溝側壁には窒化シリコン膜１３
が、また溝上部には窒化シリコン膜１１が存在する状態
となる。この状態で熱酸化を行なって窒化シリコン膜で
覆われていない溝底面のみを熱酸化し、厚さ１０ｎｍの
底面酸化シリコン膜１４を形成する（図１（ｃ））。加
熱したリン酸により窒化シリコン膜１１，１３を除去
し、フッ化水素酸を含む溶液で酸化シリコン膜１０，１
２を除去することにより、溝底面のみに底面酸化膜１４
を有する構造を得ることができる。次に、液相成長法に
より底面酸化シリコン膜１４上にＬＰＤ酸化シリコン膜
１５を堆積する（図２）。
０を厚さ２０ｎｍ、熱酸化法により形成し、次に窒化シ
リコン膜１１を厚さ４０ｎｍ、ＣＶＤ法により順次形成
する。次にフォトリソグラフィー法及びＲＩＥにより深
さ０．５μｍ、幅０．５μｍおよび１．５μｍの溝３−
１，３−２をそれぞれ形成する（図１ａ（ａ））。溝３
−１，３−２形成後熱酸化を行い溝内部にのみ厚さ２０
ｎｍの酸化シリコン膜１２を形成した後にＣＶＤ法によ
り４０ｎｍの窒化シリコン膜１３を形成する（図１
（ｂ））。次にＲＩＥにより窒化シリコン膜１３を全面
エッチバックする。エッチバック後には溝底面は酸化シ
リコン膜１２が存在し、溝側壁には窒化シリコン膜１３
が、また溝上部には窒化シリコン膜１１が存在する状態
となる。この状態で熱酸化を行なって窒化シリコン膜で
覆われていない溝底面のみを熱酸化し、厚さ１０ｎｍの
底面酸化シリコン膜１４を形成する（図１（ｃ））。加
熱したリン酸により窒化シリコン膜１１，１３を除去
し、フッ化水素酸を含む溶液で酸化シリコン膜１０，１
２を除去することにより、溝底面のみに底面酸化膜１４
を有する構造を得ることができる。次に、液相成長法に
より底面酸化シリコン膜１４上にＬＰＤ酸化シリコン膜
１５を堆積する（図２）。
【００１６】液相成長法による酸化シリコン膜の形成に
ついては、特開昭６４−２５９８６号公報やジャーナル
・オブ・エレクトロケミカル・ソサイエティ誌（Ｊｏｕ
ｎａｌ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏ
ｃｉｅｔｙ）、第１３５巻、第８号等に記載されてい
る。これは二酸化シリコンの過飽和水溶液中にウェーハ
等の基板を浸し、この過飽和水溶液の反応平衡のずれを
利用してシリコン基板上に酸化シリコン膜を堆積される
手法である。フッ化水素酸（ＨＦ）中に二酸化シリコン
（ＳｉＯ2 ）を過飽和状態で含んだケイ弗化水素酸（Ｈ
2 ＳｉＦ6 ）溶液中に半導体基板を浸す。この状態での
系内の反応平衡式は以下の（１）式の状態になってい
る。
ついては、特開昭６４−２５９８６号公報やジャーナル
・オブ・エレクトロケミカル・ソサイエティ誌（Ｊｏｕ
ｎａｌ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏ
ｃｉｅｔｙ）、第１３５巻、第８号等に記載されてい
る。これは二酸化シリコンの過飽和水溶液中にウェーハ
等の基板を浸し、この過飽和水溶液の反応平衡のずれを
利用してシリコン基板上に酸化シリコン膜を堆積される
手法である。フッ化水素酸（ＨＦ）中に二酸化シリコン
（ＳｉＯ2 ）を過飽和状態で含んだケイ弗化水素酸（Ｈ
2 ＳｉＦ6 ）溶液中に半導体基板を浸す。この状態での
系内の反応平衡式は以下の（１）式の状態になってい
る。
【００１７】
【００１８】ここにＨ3 ＢＯ3 を添加すると、
【００１９】
【００２０】なる反応がおき、水溶液中のＨＦ濃度が減
少し、反応が（１）式右方法に進行し半導体基板上に酸
化シリコン膜が形成される。
少し、反応が（１）式右方法に進行し半導体基板上に酸
化シリコン膜が形成される。
【００２１】次に、具体例について述べる。
【００２２】濃度４０重量％のケイフッ化水素酸に高純
度の二酸化シリコン粒を３５℃の温度で溶解し、ろ過し
て飽和水溶液をつくり、図３に示すように、攪拌器１０
１を備えた容器１０２に入れ、濃度０．１モル／ｌ、温
度３５℃のホウ酸水溶液１０３を２０ｍｌ／ｈ．ｌの速
さで滴下しつつ、シリコンウェーハ１０６を浸漬する
と、３０ｎｍ／ｈの速さでＬＰＤ酸化シリコン膜１５が
堆積する。深さ０．５μｍの溝を完全に埋め戻すには約
１６．６時間の堆積時間が必要である。
度の二酸化シリコン粒を３５℃の温度で溶解し、ろ過し
て飽和水溶液をつくり、図３に示すように、攪拌器１０
１を備えた容器１０２に入れ、濃度０．１モル／ｌ、温
度３５℃のホウ酸水溶液１０３を２０ｍｌ／ｈ．ｌの速
さで滴下しつつ、シリコンウェーハ１０６を浸漬する
と、３０ｎｍ／ｈの速さでＬＰＤ酸化シリコン膜１５が
堆積する。深さ０．５μｍの溝を完全に埋め戻すには約
１６．６時間の堆積時間が必要である。
【００２３】前述の特開昭６４−２５９８６号公報に
は、フォトレジスト膜などの有機物上には二酸化シリコ
ンが形成されないことが述べられている。また無機物上
には堆積されると記されているが、実際にはシリコン上
には堆積されない。二酸化シリコン膜の表面に親水性で
あるがシリコン表面は撥水性であるので、低面酸化シリ
コン膜１４上にのみ選択成長すると考えることができ
る。
は、フォトレジスト膜などの有機物上には二酸化シリコ
ンが形成されないことが述べられている。また無機物上
には堆積されると記されているが、実際にはシリコン上
には堆積されない。二酸化シリコン膜の表面に親水性で
あるがシリコン表面は撥水性であるので、低面酸化シリ
コン膜１４上にのみ選択成長すると考えることができ
る。
【００２４】このようにして形成されるＬＰＤ酸化シリ
コン膜の堆積速度は溝幅に依存せず一定であるので、異
なる幅の溝が共存していても一度の堆積により同時に均
一に埋め戻すことが可能である。
コン膜の堆積速度は溝幅に依存せず一定であるので、異
なる幅の溝が共存していても一度の堆積により同時に均
一に埋め戻すことが可能である。
【００２５】次に本発明の第２の実施例について説明す
る。第１の実施例においては二酸化シリコンを過飽和状
態で含んだケイフッ化水素酸中に浸しこの溶液中にＨ3
ＢＯ3 を滴下することによりＬＰＤ酸化シリコン膜１５
に形成したが、本実施例ではＨ3 ＢＯ3 を滴下する代わ
りにＡｌを反応系内に設置する。すなわち、体積比で
２．３％程度の板状Ａｌを用いると、Ｈ3 ＢＯ3 を用い
た場合と比較して反応速度が約４倍に大きくなる。また
Ｈ3 ＢＯ3 を用いると反応中にＨ2 Ｏが反応生成物とし
て生成され、経時的に堆積速度が低下する傾向がみられ
るがＡｌを用いた場合にはこのような体積速度の低下を
抑えることができると利点がある。
る。第１の実施例においては二酸化シリコンを過飽和状
態で含んだケイフッ化水素酸中に浸しこの溶液中にＨ3
ＢＯ3 を滴下することによりＬＰＤ酸化シリコン膜１５
に形成したが、本実施例ではＨ3 ＢＯ3 を滴下する代わ
りにＡｌを反応系内に設置する。すなわち、体積比で
２．３％程度の板状Ａｌを用いると、Ｈ3 ＢＯ3 を用い
た場合と比較して反応速度が約４倍に大きくなる。また
Ｈ3 ＢＯ3 を用いると反応中にＨ2 Ｏが反応生成物とし
て生成され、経時的に堆積速度が低下する傾向がみられ
るがＡｌを用いた場合にはこのような体積速度の低下を
抑えることができると利点がある。
【００２６】その他、ＡｌＣｌ3 やＨ2 Ｏ等を添加して
もＬＰＤ酸化シリコン膜を形成することができる。
もＬＰＤ酸化シリコン膜を形成することができる。
【００２７】
【発明の効果】以上示したように本発明の半導体装置の
製造方法は、溝型素子分離構造体の形成工程において、
溝底面にのみ酸化シリコン膜などの表面が親水性の第１
の絶縁膜を形成し、第２の絶縁膜を選択成長させて溝内
を充填することにより、幅の異なる溝型素子分離構造体
を簡単な工程で形成でき、従来の半導体装置の製造方法
に比べ工程が短縮することができる。従って、半導体装
置のコストが低減しまた歩留まりが向上する。例えば従
来例であるＢＰＳＧを用いて溝内を埋め込む場合の主要
工程ステップ数は２６ステップであるのに対し、前述の
実施例では１４ステップに減少させることができる。
製造方法は、溝型素子分離構造体の形成工程において、
溝底面にのみ酸化シリコン膜などの表面が親水性の第１
の絶縁膜を形成し、第２の絶縁膜を選択成長させて溝内
を充填することにより、幅の異なる溝型素子分離構造体
を簡単な工程で形成でき、従来の半導体装置の製造方法
に比べ工程が短縮することができる。従って、半導体装
置のコストが低減しまた歩留まりが向上する。例えば従
来例であるＢＰＳＧを用いて溝内を埋め込む場合の主要
工程ステップ数は２６ステップであるのに対し、前述の
実施例では１４ステップに減少させることができる。
【００２８】また埋め込みの絶縁膜としてＢＰＳＧを用
いる必要が無いので、このＢＰＳＧ中のボロンあるいは
リンが後の熱処理工程でシリコン基板中に拡散し、トラ
ンジスタの特性を変動させるという危険性も回避でき
る。
いる必要が無いので、このＢＰＳＧ中のボロンあるいは
リンが後の熱処理工程でシリコン基板中に拡散し、トラ
ンジスタの特性を変動させるという危険性も回避でき
る。
【図１】本発明の第１の実施例の説明のための（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
【図２】図１に対応する工程の次工程の説明するための
断面図である。
断面図である。
【図３】液相成長法の説明のための図面である。
【図４】従来の溝型素子分離構造体の形成方法の説明の
ための（ａ），（ｂ）に分図して示す工程順断面図であ
る。
ための（ａ），（ｂ）に分図して示す工程順断面図であ
る。
【図５】従来の別の例の説明のための（ａ）〜（ｃ）に
分図して示す工程順断面図である。
分図して示す工程順断面図である。
１ シリコン基板 ２ 酸化シリコン膜 ３，３−１，３−２ 溝 ４ 埋め込み用酸化シリコン膜 ５ 酸化シリコン膜 ６ 窒化シリコン膜 ７−１，７−２ 第１のＢＰＳＧ膜 ８ 第２のＢＰＳＧ膜 ９，９ａ キャップ １０ 酸化シリコン膜 １１ 窒化シリコン膜 １２ 酸化シリコン膜 １３ 窒化シリコン膜 １４ 底面酸化シリコン膜 １５ ＬＰＤ酸化シリコン膜 １６ 酸化シリコン膜
Claims (3)
- 【請求項１】 半導体基板の表面部に溝を形成する工程
と、選択的に前記溝の底部に表面が親水性の第１の絶縁
膜を形成する工程と、前記第１の絶縁膜の表面に第２の
絶縁膜を選択成長して前記溝を埋める工程とにより素子
分離構造体を形成する工程を有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 シリコン基板の表面を第１の窒化シリコ
ン膜で被覆した後溝を形成する工程と、第２の窒化シリ
コン膜を堆積しエッチバックを行なって前記溝の底部の
前記第２の窒化シリコン膜を除去し熱酸化を行い前記溝
の底面とその近傍に第１の絶縁膜として酸化シリコン膜
を形成し前記第２の窒化シリコン膜を除去する工程と、
前記酸化シリコン膜の表面に第２の絶縁膜を選択成長し
て前記溝を埋める工程とにより素子分離構造体を形成す
る工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項３】 ケイフッ化水素酸の二酸化シリコン過飽
和水溶液を用いて第１の絶縁膜の表面に第２の絶縁膜と
して酸化シリコン膜を選択液相成長させる請求項１また
は２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000145A JPH07105438B2 (ja) | 1993-01-05 | 1993-01-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000145A JPH07105438B2 (ja) | 1993-01-05 | 1993-01-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204332A true JPH06204332A (ja) | 1994-07-22 |
| JPH07105438B2 JPH07105438B2 (ja) | 1995-11-13 |
Family
ID=11465865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000145A Expired - Lifetime JPH07105438B2 (ja) | 1993-01-05 | 1993-01-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105438B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201972A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
| JPH08125008A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体装置の製造方法 |
| US5741738A (en) * | 1994-12-02 | 1998-04-21 | International Business Machines Corporation | Method of making corner protected shallow trench field effect transistor |
| DE19944740A1 (de) * | 1999-09-17 | 2001-04-19 | Infineon Technologies Ag | Abscheidung verschiedener Untergrundschichten für selektives Schichtwachstum in der Halbleiterfertigung |
| US8062979B2 (en) | 2007-03-15 | 2011-11-22 | Elpida Memory, Inc. | Semiconductor device manufacturing method having high aspect ratio insulating film |
| JP5569831B1 (ja) * | 2013-05-15 | 2014-08-13 | 国立大学法人東北大学 | マイクロ空室の内壁面処理方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04263430A (ja) * | 1991-02-18 | 1992-09-18 | Toshiba Corp | 半導体装置の製造方法 |
-
1993
- 1993-01-05 JP JP5000145A patent/JPH07105438B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04263430A (ja) * | 1991-02-18 | 1992-09-18 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201972A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置の製造方法 |
| JPH08125008A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体装置の製造方法 |
| US5741738A (en) * | 1994-12-02 | 1998-04-21 | International Business Machines Corporation | Method of making corner protected shallow trench field effect transistor |
| DE19944740A1 (de) * | 1999-09-17 | 2001-04-19 | Infineon Technologies Ag | Abscheidung verschiedener Untergrundschichten für selektives Schichtwachstum in der Halbleiterfertigung |
| DE19944740C2 (de) * | 1999-09-17 | 2001-10-25 | Infineon Technologies Ag | Abscheidung verschiedener Untergrundschichten für selektives Schichtwachstum in der Halbleiterfertigung |
| US6380074B1 (en) | 1999-09-17 | 2002-04-30 | Infineon Technologies Ag | Deposition of various base layers for selective layer growth in semiconductor production |
| US8062979B2 (en) | 2007-03-15 | 2011-11-22 | Elpida Memory, Inc. | Semiconductor device manufacturing method having high aspect ratio insulating film |
| USRE45361E1 (en) | 2007-03-15 | 2015-02-03 | Ps4 Luxco S.A.R.L. | Semiconductor device manufacturing method having high aspect ratio insulating film |
| JP5569831B1 (ja) * | 2013-05-15 | 2014-08-13 | 国立大学法人東北大学 | マイクロ空室の内壁面処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105438B2 (ja) | 1995-11-13 |
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