JPH06202848A - ０フラグ信号生成用半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 ａビットの入力信号のうち、上位または下位
からｊビット分の０フラグ信号を生成する構成簡単な半
導体集積回路装置を提供する。 【構成】 電圧源Ｂに対し直列接続したａ個のトランス
ミッションゲート１と、トランスミッションゲート１の
各相互接続点Ｎ₀ 〜Ｎ_a-1 に接続したトランスミッショ
ンゲート６より成る。各トランスミッションゲート１
は、最下位からａ−ｊ＋１番目のビットだけ１で他のビ
ットが０の制御信号Ｃ₀ 〜Ｃ_a-1 の印加によって特定の
ものがオフになる。各トランスミッションゲート６は入
力信号ビットによりオン・オフされる。オフになった特
定トランスミッションゲート１より上位の接続点に接続
されたトランスミッションゲート６の入力より上位の入
力信号ビットに応じて端子ＯＴに０フラグ信号０または
１が出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル・システムに
おける０フラグ信号を生成するための半導体集積回路装
置に、特に複数ビットから成る入力信号の最上位ビット
または最下位ビットから、制御信号によって指示された
ビット数分の０フラグ信号を生成する半導体集積回路装
置に関するものである。

【０００２】

【従来の技術】０フラグ信号ＺＦは、ａビット（以下、
ａは２以上の整数を表すものとする）から成る入力信号
Ｉの全てのビットが論理０（以下“０”と表す）のとき
は論理１（以下“１”と表す）を呈し、入力信号のうち
１ビットでも“０”でないビットが存在するときは
“０”を呈するような信号である。これを論理演算の式
で表せば、下記の数式１となる。

【０００３】

【数１】

【０００４】但し、Ｉ₀ 、Ｉ₁ 、Ｉ₂ 、・・・Ｉ_a-2 、
Ｉ_a-1 、は信号Ｉを構成するａ個のビットのそれぞれを
表す。なお、この明細書中で、以下説明される種々の信
号とそれを構成しているビットとについても上記と同様
の表記法を使用する。

【０００５】０フラグ信号生成回路は、ＭＰＵ（マイク
ロ・プロセッシング・ユニット）やＤＳＰ（デジタル・
シグナル・プロセッシング）のデータパス（演算実行
部）等において多く用いられる回路である。たとえば、
ＭＰＵのソフトウェアで、ＡとＢとを比較して、両者が
等しいか等しくないかを判断する場合がある。その様な
命令をＭＰＵで実行する場合、はじめにＡＬＵ（アリス
メティック・ロジカル・ユニット）や加算器（または減
算器）等で、Ａ−Ｂ→Ｃの演算を実行し、次にこの演算
結果Ｃを０フラグ信号生成回路に入力する。その結果、
０フラグ信号ＺＦが“１”のときはＡ＝Ｂ、０フラグ信
号ＺＦが“０”のときはＡ≠Ｂであることが判断でき
る。この様に、０フラグ信号は２つのデータの一致、不
一致等の条件判断などに有効であり、そのための０フラ
グ信号生成回路は、上記ＭＰＵその他に多用されてい
る。

【０００６】これまで、ａビットから成る入力信号Ｉ
（Ｉ_a-1 からＩ₀ まで）のうち、上位ｊビット分（以
下、ｊは０よりも大きくａ＋１より小さい整数を表すも
のとする）すなわちＩ_a-1 からＩ_a-j 、の０フラグＺＦ
を生成する回路は、最下位から数えてａ−ｊ＋１番目の
ビットだけが“１”で他のビットが全て“０”であるａ
ビットから成る制御信号Ｃ（Ｃ_a-1 からＣ₀ まで。但
し、Ｃ_a-1 からＣ₀ は各ビットを表す）から、最上位ビ
ットから数えてｊ番目のビットまでを“１”としそれ以
外ｊ＋１番目のビットから最下位ビットまでの全ビット
が“０”であるａビットから成る信号Ｙ（Ｙ_a-1 からＹ
₀ まで）を生成するデコーダ、デコーダの出力信号Ｙと
入力信号Ｉの各ビット毎のＡＮＤ演算を行って出力信号
Ｘを生成する部分（ｋを０からａ−１の整数として、Ｘ
_k ＝Ｉ_k and Ｙ_k ）、およびＡＮＤ演算の出力信号Ｘの
ビット間のＮＯＲ演算を行って０フラグ信号ＺＦを生成
する部分（ＺＦ＝Ｘ₀ nor Ｘ₁ nor Ｘ₂ nor ・・・Ｘ
_j-1 nor Ｘ_j nor Ｘ_j+1 nor ・・・Ｘ_a-2 nor Ｘ_a-1 ）
の、３つの主要部で構成されていた。

【０００７】従来例の一つとして、８ビットの入力信号
Ｉ（Ｉ₇ からＩ₀ まで）のうち、上位ｊビット分すなわ
ちＩ₇ からＩ_8-j までの０フラグ信号ＺＦを生成する回
路の一例を図１１に示す。図１１の回路は、デコーダ１
０１、ＡＮＤ演算部１０２、０フラグ生成部１０３より
成る。

【０００８】デコーダ１０１は、最下位ビットから数え
て８−ｊ＋１番目のビットだけが“１”で、他のビット
が全て“０”である８ビットの制御信号（Ｃ₇ からＣ₀
まで）によって、最上位ビットからｊ番目のビットまで
が“１”で、ｊ＋１番目のビットから最下位ビットまで
が“０”である信号Ｙ（Ｙ₇ からＹ₀ まで）を生成する
働きをする。

【０００９】このデコーダ１０１は、電源Ｂと基準電位
点（この例では接地点）との間に直列に接続された８個
のトランスミッションゲート２０４ａから２０４ｈまで
と、各トランスミッションゲートに制御信号を供給する
ための８個のインバータゲート２０５ａから２０５ｈま
で、各トランスミッションゲート２０４ａ〜２０４ｈの
電源Ｂ側の端子、すなわち各ゲートの相互接続点および
２０４ｈについては電源Ｂ側の端子である各出力ノード
Ｎ₀ 〜Ｎ₇ より成る。図１１に矩形枠で示すトランスミ
ッションゲート２０４ａ〜２０４ｈは、任意形式のもの
で良いが、一例を図１２に示す。図１２のトランスミッ
ションゲートは、いわゆるＣＭＯＳ型トランスミッショ
ンゲートであって、インバータゲート２１０、ソース−
ドレイン間チャンネルを並列接続したｎチャンネルＭＯ
Ｓトランジスタ（ＦＥＴ）２１１とｐチャンネルＭＯＳ
トランジスタ（ＦＥＴ）２１２より成り、両トランジス
タ２１１および２１２のゲートにはインバータゲート２
１０の入力および出力がそれぞれ供給されるように接続
されている。

【００１０】ＡＮＤ演算部１０２は、デコーダ１０１の
出力信号Ｙと入力信号Ｉの各対応ビットごとのＡＮＤ演
算をを行って、出力信号Ｘを生成する部分である。出力
信号Ｘは、ｋを０から７までの整数とするとき、Ｘ_k ＝
Ｉ_k and Ｙk で表される。このＡＮＤ演算部１０２は、
８組の、ＮＡＮＤゲートとインバータゲートの直列接続
体すなわちＮＡＮＤゲート２０６a とインバータゲート
２０７ａ、２０６ｂと２０７ｂ、・・・２０６ｈと２０
７ｈより成り、各ＮＡＮＤゲートの一方の入力はデコー
ダ１０１中の各対応するトランスミッションゲートの出
力ノードに、すなわち出力ノードＮ₀ がＮＡＮＤゲート
２０６ａにＮ₁ が２０６ｂに、・・・Ｎ₇ がＮＡＮＤゲ
ート２０６ｈにという具合に接続されている。各ＮＡＮ
Ｄゲート２０６ａ、・・・２０６ｈの他方の入力は、そ
れぞれ入力信号の各対応ビットＩ₀ 、Ｉ₁ ・・・Ｉ₇ の
供給線路の順番に接続されている。出力信号Ｘ_k は各イ
ンバータゲートの出力側に生じる。

【００１１】０フラグ生成部１０３は、ＡＮＤ演算部１
０２の出力信号Ｘのビット間のＮＯＲ演算を行って０フ
ラグ信号ＺＦを生成する部分である。０フラグＺＦ信号
は、ＺＦ＝Ｘ₀ nor Ｘ₁ nor Ｘ₂ nor Ｘ₃ nor ・・・Ｘ
₆ nor Ｘ₇ で表される。この０フラグ生成部１０３は、
電源ＢからｐチャンネルＭＯＳトランジスタ（ＦＥＴ）
２０９のドレイン−ソース間チャンネルを介して延びる
線路と基準電位点（接地点）との間に、それぞれのチャ
ンネルが互いに並列に接続された８個の。ｎチャンネル
ＭＯＳトランジスタ（ＦＥＴ）２０８ａ、２０８ｂ、・
・・２０８ｈより成り、各トランジスタ２０８ａ〜２０
８ｈのゲートはＡＮＤ演算部１０２の各インバータゲー
ト２０７ａ〜２０７ｈの出力にそれぞれ接続されてい
る。ＯＴは信号ＺＦの出力端子を示す。ｐチャンネルＭ
ＯＳトランジスタ２０９は、抵抗として常時オン状態で
働くもので、本来は抵抗素子を用いるべきであるが集積
化の便および原価低減を考慮して、独立した抵抗素子に
代えて用いられている。

【００１２】図１１に示した回路の動作を、８ビットの
入力信号Ｉ（Ｉ₇ からＩ₀ まで）のうち上位から５ビッ
ト分（５番目のビットまで、すなわちＩ₇ 、Ｉ₆ 、
Ｉ₅ 、Ｉ₄ 、Ｉ₃ ）の０フラグＺＦ信号を求める場合の
例について、以下デコーダ１０１、ＡＮＤ演算部１０
２、０フラグ生成部１０３の順に、説明する。

【００１３】先ず、制御信号Ｃ（Ｃ₇ からＣ₀ まで）と
して、その最下位ビットＣ₀ から４番目のビットＣ₃ だ
けが“１”で他の全ビットが“０”である信号、すなわ
ちＣ₃ ＝１、Ｃ₀ 〜Ｃ₂ ＝０、Ｃ₄ 〜Ｃ₇ ＝０である信
号を、デコーダ１０１に入力する。これらの信号は、Ｃ
₀ がインバータゲート２０５ａに、Ｃ₇ がインバータゲ
ート２０５ｈに入力するように、ビット番号の小さなも
のから大きなものへと順番に、接地点側のトランスミッ
ションゲート２０４ａの入力インバータゲート２０５ａ
から電源Ｂ側のトランスミッションゲート２０４ｈの入
力インバータゲート２０５ｈに、それぞれ印加する。

【００１４】この制御信号Ｃの印加によって、Ｃ₃ が供
給されているトランスミッションゲート２０４ｄのみが
オフ（ｏｆｆ）状態となり、他のトランスミッションゲ
ート２０４ａ〜２０４ｃおよび２０４ｅ〜２０４ｈはオ
ン（ｏｎ）状態となる。従って、オフ状態になったトラ
ンスミッションゲート２０４ｄおよびそれよりも電源Ｂ
に近い各トランスミッションゲート２０４ｅ〜２０４ｈ
の出力ノードＮ₃ 〜Ｎ₇ には、電源Ｂから電荷が供給さ
れ、各出力信号Ｙ₃ 〜Ｙ₇ としてそれぞれ“１”が出力
する。また、オフ状態となったトランスミッションゲー
ト２０４ｄよりも接地点側のトランスミッションゲート
２０４ｃ〜２０４ａの出力ノードＮ₂ 〜Ｎ₀ からは、接
地点に向かって電荷が放出され、出力信号Ｙ₂ 〜Ｙ₀ と
して、それぞれ“０”が出力する。

【００１５】なお各出力ノードＮは、各ゲートを構成す
るトランジスタ等の素子および配線等が有する固有の容
量およびそれらに付帯する寄生容量などの総合効果とし
て、それぞれ或る固有の静電容量を有し、それがトラン
スミッションゲート２０４ａ〜２０４ｈのオン・オフ状
態により、電源Ｂと接地点の間で充電および放電、すな
わち上記電荷の供給と放出、を行う。

【００１６】次にＡＮＤ演算部１０２は、デコーダ１０
１の出力Ｙ（Ｙ₇ からＹ₀ まで）と入力信号Ｉ（Ｉ₇ か
らＩ₀ まで）の各ビットごとにＡＮＤ演算を行う。すな
わち、各ＮＡＮＤゲート２０６ａ〜２０６ｈは、それぞ
れ、出力信号Ｙと入力信号Ｉを、そのビットＹ₀ とＩ₀
を２０６ａに、Ｙ₁ とＩ₀ を２０６ｂに、・・・Ｙ₇と
Ｉ₇ を２０６ｈにという具合に、下位ビットから上位ビ
ットに向かって順番に対応する位のビット対を受入れ
て、それらのＮＡＮＤ演算を行い、各出力を後続する各
インバータゲート２０７ａ〜２０７ｈに供給する。各イ
ンバータゲートの出力には、上記各ビット対のＡＮＤ演
算結果を表す出力信号Ｘ（Ｘ₀ からＸ₇ まで）が現れ
る。

【００１７】このＡＮＤ演算を式で表せば、前述の通
り、 Ｘ_K ＝Ｉ_K and Ｙ_K となる。従って、デコーダ１０１の出力信号Ｙが“１”
である４ビット目から８ビット目までについては、上式
は、 Ｘ_K ＝Ｉ_K （この場合ｋは、３、４、５、６、７） また、デコーダ１０１の出力信号Ｙが“０”である１ビ
ット目から３ビット目までについては、 Ｘ_K ＝０（この場合ｋは、０、１、２） となる。

【００１８】続いて、ＮＯＲ演算を行う０フラグ生成部
１０３の動作について説明する。ＡＮＤ演算部１０２の
上記した出力信号の各ビットＸ_k は、下位から順次ｎチ
ャンネルＭＯＳトランジスタ２０８ａ〜２０８ｈのゲー
トに印加され、それらの間のＮＯＲ演算が行われ、数式
２で表される０フラグＺＦが出力端子ＯＴに得られる。

【００１９】

【数２】

【００２０】この数式２に、上記ＡＮＤ演算部１０２の
各出力Ｘ_k を代入すれば、実際の出力端子ＯＴに得られ
る０フラグＺＦは、次の数式３となる。

【００２１】

【数３】

【００２２】すなわち、入力信号Ｉ（Ｉ₇ からＩ₀ ま
で）のうち上位から５ビット分すなわちＩ₇ からＩ₃ ま
での０フラグ信号ＺＦが得られる。

【００２３】ＡＮＤ演算部１０２の出力信号Ｘのビット
間のＮＯＲ演算を行って０フラグ信号ＺＦを生成する回
路の、他の従来例を図１３に示す。図１３において、３
０１ａと３０１ｂはそれぞれ４個の入力を有するＮＯＲ
ゲートで、その各入力には出力ビットＸ₀ からＸ₇ がそ
れぞれ供給される。３０２はＮＡＮＤゲート、３０３は
インバータゲートである。この回路は、４個のゲートの
単純な組合わせであるから動作説明は省略するが、図１
１の０フラグ生成部１０３と全く等価の動作をする。

【００２４】

【発明が解決しようとする課題】前述の通り、ａビット
の入力信号Ｉ（Ｉ_a-1 からＩ₀ まで）のうち、上位ｊビ
ット分すなわちＩ_a-1 からＩ_a-j までの０フラグＺＦを
生成する従来の回路装置は、最下位からａ−ｊ＋１番目
のビットだけが“１”で他のビットが全て“０”である
制御信号Ｃ（Ｃ_a-1 からＣ₀ まで）から、最上位ビット
からｊ番目のビットまでを“１”としてそれ以外ｊ＋１
番目のビットから最下位ビットまでが“０”である信号
Ｙ（Ｙ_a-1 からＹ₀ ）を生成するデコーダと、このデコ
ーダの出力信号Ｙと入力信号Ｉの各ビットごとのＡＮＤ
演算を行い出力信号Ｘを生成する部分と、ＡＮＤ演算の
出力信号Ｘのビット間のＮＯＲ演算を行って０フラグ信
号ＺＦを生成する部分と、の３つの部分で構成されてい
る。従って全体的に回路構成が複雑化し、それに伴って
非常に多数の回路素子を必要とするという問題があり、
特に半導体集積回路装置として具体化した場合には、半
導体チップにおける各回路素子や配線の占有面積に関す
る制限などがあるために、この問題の改善が強く要望さ
れている。

【００２５】よって、この発明は、上記の如き０フラグ
ＺＦ信号生成回路装置において、回路構成を簡単化し、
かつ回路構成に必要な回路素子数をできるだけ少なくす
ることを目的としている。

【００２６】

【課題を解決するための手段】この発明による、０フラ
グ信号を生成する半導体集積回路は、最下位からａ−ｊ
＋１番目のビットだけが“１”で他のビットが全て
“０”であるａビットの制御信号Ｃ（Ｃ_a-1 からＣ₀ ま
で）に結合されたａ個の第１のトランスミッションゲー
トを電源と基準電位点間に直列に接続して、各トランス
ミッションゲートが対応する個々の制御信号ビットによ
りそのオン・オフが制御されるようにし、更にこの直列
接続された各トランスミッションゲートの電源側端子、
すなわちこれらのゲートの相互接続点および電源に最も
近いトランスミッションゲートにあっては電源側端子で
ある各出力ノードと電源の一方の端子である基準電位点
間に、ａビットの入力信号Ｉ（Ｉ_a からＩ₀ まで）の各
ビットによってそのオン、オフが制御されるａ個の第２
のトランスミッションゲートを接続した構成とすること
によって、最上位からｊビット分の０フラグ信号ＺＦを
生成する回路の構成を著しく簡単化し、回路素子数を大
幅に減少させ得たものである。

【００２７】

【作用】この発明による０フラグ信号ＺＦを生成する回
路装置では、最下位（電圧源から最も遠い位置すなわち
接地点に最も近い位置）からａ−ｊ＋１番目のビットだ
けが“１”で他のビットが全て“０”であるａビットの
制御信号が結合される直列接続されたａ個の第１トラン
スミッションゲートのうち、上記値“１”の制御信号ビ
ットによりオフ状態とされた最下位からａ−ｊ＋１番目
の第１トランスミッションゲートおよびそれよりも上位
（電圧源により近い位置）の第１トランスミッションゲ
ートの各出力ノードに接続された第２のトランスミッシ
ョンゲートの何れかが、供給された入力信号のビットに
よりオンになることにより対応する出力ノードが放電さ
れて“０”となり、また上記第２のトランスミッション
ゲートの何れもオンにならなければ対応する出力ノード
は充電状態“１”を保ち、入力信号Ｉの上位ｊビット分
の０フラグ信号ＺＦを、前記従来例におけると同様に生
成できる。

【００２８】そして、この発明の回路装置では、従来の
回路装置におけるＡＮＤ演算部と、０フラグ生成部を形
成するＮＯＲ演算部の代わりにａ個の第２トランスミッ
ションゲート群を利用することで、所望の機能を果たし
得るので、回路は簡単になり、使用回路素子の数も減少
する。

【００２９】

【実施例】

実施例 １ ａビットの入力信号Ｉ（Ｉ_a-1 からＩ₀ まで）のうち、
上位ｊビット分（但し、ｊは０よりも大でａ＋１より小
さい整数）すなわちＩ_a-1 、Ｉ_a-2 、・・・Ｉ_a-j の０
フラグ信号ＺＦを生成する半導体集積回路装置として、
最下位からａ−ｊ＋１番目のビットだけが“１”で他の
ビットが全“０”であるａビットの制御信号Ｃ（Ｃ_a-1
からＣ₀ まで）が、直列接続されたａ個の第１のトラン
スミッションゲートのそれぞれのオン・オフの制御を行
うと共に、この第１のトランスミッションゲートの各出
力ノードに、入力信号Ｉによってオン・オフが制御され
るａ個の第２のトランスミッションゲートを接続した、
この発明の回路装置の一実施例を図１に示す。

【００３０】図１において、１はａビットの制御信号Ｃ
（Ｃ_a-1 からＣ₀ ）によってオン・オフ状態が制御され
る第１のトランスミッションゲートであって、電源Ｂと
基準電位点である接地点との間に、常時オン状態になる
ｐチャンネルＭＯＳトランジスタ３を介して直列にａ個
接続されている。各トランスミッションゲート１には、
制御信号の入力回路として、それぞれのインバータゲー
ト２が接続されている。６はａビットの入力信号Ｉによ
ってそのオン・オフが制御される第２のトランスミッシ
ョンゲートで、総計ａ個あって、それぞれ第１のトラン
スミッションゲート１の電源側端子すなわち各トランス
ミッションゲートの相互接続点である各出力ノードＮ
_a-1 、Ｎ_a-2 、・・・Ｎ_a-j+1 、Ｎ_a-j 、Ｎ_a-j-1 、・
・・Ｎ₀ と基準電位点（接地点）との間に接続されてい
る。なお出力ノードＮ_a-1 は、ｐチャンネルＭＯＳトラ
ンジスタ３と最上位（最も電源Ｂに近い位置のトランス
ミッションゲート１との間の接続点であり、この接続点
はまた０フラグ出力信号ＺＦの出力端子ＯＴとなってい
る。

【００３１】制御信号Ｃ、すなわちビットＣ_a-1 、Ｃ
_a-2 、・・・Ｃ_a-j+1 、Ｃ_a-j 、Ｃ_a-j-1 、・・・
Ｃ₂ 、Ｃ₁ 、Ｃ₀ 、および入力信号Ｉ、すなわち
Ｉ_a-1 、Ｉ_a-2 、・・・Ｉ_a-j+1 、Ｉ_a-j 、Ｉ_a-j-1 、
・・・Ｉ₂ 、Ｉ₁ 、Ｉ₀ はそれぞれ、インバータゲート
２および第２のトランスミッションゲート６に対して、
それぞれ上位（電圧源により近い位置）のゲートに上位
のビットを、下位（電圧源からより遠い位置）のゲート
に下位のビットを割当てる、という具合に順次対応する
ゲートに印加される。なお、便宜的に上記両信号の個々
のビットを単に制御信号Ｃ_a-1 および入力信号Ｉ_a-1 の
如く表記することもある。

【００３２】図１の、第１および第２のトランスミッシ
ョンゲート１および６の一例回路構成を図２に示す。こ
の回路はＣＭＯＳ型トランスミッションゲートを用いて
おり、図中、３はｐチャンネルＭＯＳトランジスタ、４
はｎチャンネルＭＯＳトランジスタで、両者のソース−
ドレイン間チャンネルは並列に接続されている。制御入
力信号は、インバータゲート５を介してトランジスタ３
のゲートにおよび直接にトランジスタ４のゲートに供給
されて、両トランジスタのオン・オフが同時に制御され
る構成である。

【００３３】図３は、図１に示すこの発明の０フラグ信
号ＺＦを生成する半導体集積回路の基本形に従い、８
（ａ＝８）ビットの入力信号Ｉ（Ｉ₇ からＩ₀ まで）の
うち上位ｊビット分（但し、この場合ｊは０より大で９
より小さな整数）の０フラグ信号ＺＦを生成するように
構成した回路装置を示す。

【００３４】具体的には、最下位から８−ｊ＋１番目の
ビットだけが“１”で、他のビットが全て“０”である
８ビットの制御信号Ｃ（Ｃ₀ からＣ₇ まで）が、電源Ｂ
と接地点間に直列接続された８個の第１のトランスミッ
ションゲート１ａ〜１ｈの各々のオン・オフを制御し、
一方これら第１のトランスミッションゲート１ａ〜１ｈ
の相互接続点である各出力ノードＮ₀ 〜Ｎ₇ と接地点間
に、１個ずつ８ビットの入力信号Ｉ（Ｉ₀ からＩ₇ ま
で）の各ビットによってそれぞれオン・オフ制御される
８個の第２のトランスミッションゲート７ａ〜７ｈを接
続した構成を持っている。出力ノードＮ₇ は０フラグ信
号ＺＦの出力端子ＯＴと同一点である。

【００３５】第１のトランスミッションゲート１ａ〜１
ｈは、たとえば図２または図１２に示すような構成を有
し、それぞれ制御信号Ｃ（Ｃ₀ 〜Ｃ₇ ）の入力回路とし
てインバータゲート２ａ〜２ｈが接続されている。第２
のトランスミッションゲート７ａ〜７ｈは、たとえばｎ
チャンネルＭＯＳトランジスタ８ａ〜８ｈによってそれ
ぞれ構成することができる。３は抵抗として働くｐチャ
ンネルＭＯＳトランジスタであり、そのゲートは接地電
位点に接続されて、常時オン状態で働く。抵抗素子の代
わりにＭＯＳトランジスタを使用することによって、集
積化が容易になる点は、図１１の回路におけるＭＯＳト
ランジスタ２０９の場合と同一である。

【００３６】この回路の動作を次に説明する。一例とし
て、８（ａ＝８）ビットの入力信号Ｉ（Ｉ₇ からＩ₀ ま
で）のうち上位から５（ｊ＝５）ビット（Ｉ₇ 、Ｉ₆ 、
Ｉ₅、Ｉ₄ 、Ｉ₃ ）分の０フラグ信号ＺＦを求める場合
の動作について説明する。

【００３７】先ず、制御信号Ｃ（Ｃ₇ 〜Ｃ₀ ）として、
最下位から４（ａ−ｊ＋１＝８−５＋１）番目のビット
だけが“１”で他のビットが全て“０”である信号、す
なわち、Ｃ₃ ＝１、Ｃ₀ 〜Ｃ₂ ＝０、Ｃ₄ 〜Ｃ₇ ＝０な
る８個のビットより成る信号を、ビットＣ₀ 、Ｃ₁ 、Ｃ
₂ 、・・・Ｃ₇ が１個ずつそれぞれインバータゲート２
ａ、２ｂ、２ｃ、・・・２ｈにという具合に順番に対応
するゲートに割当て入力するように、印加する。この制
御信号Ｃの入力によって、“１”であるビットＣ₃ が結
合されたトランスミッションゲート１ｄだけがオフとな
り、他のトランスミッションゲート１ａ〜１ｃ、１ｅ〜
１ｈはオン状態を維持する。このため、オフ状態のトラ
ンスミッションゲート１ｄよりも電源Ｂ側の出力ノード
Ｎ₇ 〜Ｎ₃ にはトランスミッションゲート１ｅ〜１ｈを
介して電源Ｂから電荷が供給され、これらの出力ノード
は高状態すなわち“１”を呈し、一方トランスミッショ
ンゲート１ｄよりも接地点側の出力ノードＮ₂ 〜Ｎ₀ は
オン状態にある一連のトランスミッションゲートを通じ
て接地点に電荷を放出して低状態すなわち“０”を示
す。

【００３８】次に、入力信号Ｉ（Ｉ₇ からＩ₀ まで）の
各ビットが、第２のトランスミッションゲート７ｈから
７ａに供給されると、トランスミッションゲート１ｄよ
りも接地点側の出力ノードＮ₂ 〜Ｎ₀ は、既に制御信号
によって低状態“０”にされているから、それらの出力
ノードに接続されているトランスミッションゲート７ｃ
〜７ａに印加される入力信号Ｉ₂ 、Ｉ₁ 、Ｉ₀ が“１”
であると“０”であるとにかかわらず、すなわちトラン
スミッションゲート７ｃ〜７ａのオン・オフの如何にか
かわらず、低状態“０”を示す。

【００３９】一方、制御信号Ｃ₃ よってオフになったト
ランスミッションゲート１ｄよりも電源Ｂ側の出力ノー
ドＮ₇ 〜Ｎ₃ は、既に高状態の“１”を呈しているが、
各ノードに接続されたトランスミッションゲート７ｅ〜
７ｈのそれぞれに印加される入力信号Ｉ₇ 〜Ｉ₃ のうち
少なくとも１つのビットが高状態すなわち“１”を示す
と、その“１”を供給されたトランスミッションゲート
がオン状態になって、出力ノードＮ₇ 〜Ｎ₃ に充電され
ていた電荷を接地点に放電させ、これらノードを全て
“０”にする。従って、出力端子ＯＴには０フラグ出力
信号ＺＦとして“０”が出力する。

【００４０】しかし、供給される入力信号ＩのビットＩ
₇ 〜Ｉ₃ がすべて“０”であれば、トランスミッション
ゲート７ｈ〜７ｄはすべてオフ状態であるから、出力ノ
ードＮ₇ 〜Ｎ₃ は、高状態の“１”を維持し、出力端子
ＯＴには０フラグ信号ＺＦとして“１”を出力する。つ
まり、入力信号Ｉ（Ｉ₇ からＩ₀ まで₎ のうち上位から
５ビット分（Ｉ₇ 〜Ｉ₃ ）の０フラグ出力信号ＺＦは次
の数式４で表され、この回路で求めることができる。

【００４１】

【数４】

【００４２】更に、具体的に説明すれば、たとえば入力
信号Ｉとして、ビットＩ₂ とＩ₅ が“１”で、他のビッ
トが全て“０”であったとすると、制御信号Ｃ₃ によっ
てオフ状態とされたトランスミッションゲート１ｄより
も接地点側の出力ノードの状態は、これらノードに接続
されているトランスミッションゲート７ａ〜７ｃに印加
される入力信号Ｉ_O 〜Ｉ₂ の値如何にかかわらず、すな
わち同ゲートのオン・オフ状態にかかわらず、元々の低
状態“０”を保っている。一方、トランスミッションゲ
ート１ｄよりも電源Ｂ側の出力ノードＮ₃ 〜Ｎ₇ は、そ
れぞれに接続されているトランスミッションゲート７ｄ
〜７ｈのうち高状態の“１”を示す入力信号Ｉ₅ を印加
されたゲート７ｆがオンになるので、このゲート７ｆを
通して接地点に電荷が放出され、これら出力ノードはす
べて低状態の“０”となって、端子ＯＴに０フラグ出力
信号ＺＦとして“０”が出力される。

【００４３】上記の実施例としては、入力信号Ｉが８ビ
ット、制御信号Ｃが８ビットの回路の例を示したが、両
信号のビット数は８に限られない。両信号のビット数
は、２以上でかつ互いに同数であることのみが必要であ
り、最小のビット数ａ＝２の場合のｊは１または２とす
ることができる。入力信号の、従って制御信号のビット
数に応じて、第１および第２のトランスミッションゲー
トの数、インバータゲートの数が増減することは、図１
の構成から自明である。

【００４４】また、上記の図１および図３に示す実施例
で、トランスミッションゲート１として、図２（または
図１２）の構成のものに代えて、図４ａに示すｐチャン
ネルＭＯＳトランジスタとインバータゲート１０の組合
せ、または図４ｂに示すｎチャンネルＭＯＳトランジス
タより成る構成のもの、或いはその他周知の構成のもの
を使用することもできる。更に、これら各種の構成をも
つゲートを混在使用することも可能である。

【００４５】更に、図１のトランスミッションゲート６
および図３のトランスミッションゲート７としては、そ
れぞれ図２に示すＣＭＯＳ型トランスミッションゲート
およびｎチャンネルＭＯＳトランジスタ８（図４ｂ）を
例示したが、これに限らず図２、図４ａ、図４ｂに示し
た３種類のトランスミッションゲートその他任意形式の
トランスミッションゲートを、随意選択的に、または混
在形式で、使用することができる。

【００４６】実施例２ ａビットの入力信号Ｉは（Ｉ_a-1 からＩ₀ まで）のう
ち、下位ｊビット分、すなわちＩ_j-1 からＩ₀ まで（Ｉ
_j-1 、Ｉ_j-2 、・・・Ｉ₁ 、Ｉ₀ ）の０フラグ信号ＺＦ
を生成する半導体集積回路装置として、最下位からａ−
ｊ＋１番目のビットだけが“１”で他のビットが全て
“０”であるａビットの制御信号Ｃ（Ｃ_a-1からＣ₀ ま
で）によって、直列接続されたａ個の第１のトランスミ
ッションゲートのそれぞれのオン・オフを制御すると共
に、直列接続された上記トランスミッションゲート相互
間の接続点すなわち各ゲートの出力ノードに、入力信号
Ｉによってオン・オフが制御されるａ個の第２のトラン
スミッションゲートを接続した形態の、この発明の回路
装置の一実施例を図５に示す。

【００４７】図５において、１はａビットの制御信号Ｃ
（Ｃ_a-1 からＣ₀ まで）によってオン・オフが制御され
る第１のトランスミッションゲートで、電源Ｂと基準電
位点（接地点）との間に、常時オン状態にあるｐチャン
ネルＭＯＳトランジスタ３を介してａ個直列に接続され
ている。各トランスミッションゲート１には制御信号Ｃ
の入力回路としてインバータ２が接続されている。６は
ａビットの入力信号Ｉによってそれぞれオン・オフが制
御される第２のトランスミッションゲートで、総計ａ個
あり、それぞれ各トランスミッションゲート１の出力ノ
ードＮ（Ｎ_a-1からＮ₀ まで）と基準電位点間に接続さ
れている。以上の構成は、前述した図１の回路の構成と
全く同一であり、ただ第１のトランスミッションゲート
１の各出力ノードを、電源Ｂ側から接地点側に向かっ
て、Ｎ₀ からＮ_a-1 と逆向きに名付けた点のみで相違す
る。各トランスミッションゲート１、６も図１のそれと
同様に選択されたものである。

【００４８】次に、動作を説明する。いま、たとえば、
ａビットの入力信号Ｉ（Ｉ_a-1 、Ｉ_a-2 、・・・Ｉ₁ 、
Ｉ₀ ）のうち、下位からｊビット分、すなわち、Ｉ₀ 、
Ｉ₁、・・・Ｉ_j-2 、Ｉ_j-1 の０フラグ信号ＺＦを求め
ようとしているものとする。そのために、先ず、制御信
号Ｃ（Ｃ_a-1 からＣ₀ まで）として、最下位からａ−ｊ
＋１番目のビットが“１”で他のビットが全て“０”の
値をとる信号、すなわちＣ_a-j ＝１、Ｃ₀ 〜Ｃ_a-j-1 ＝
０、Ｃ_a-j+1 〜Ｃ_a-1 ＝０の信号をインバータゲート２
に印加する。印加の仕方は、接地点に最も近いゲート２
にＣ₀ を、次のゲートＣ₁ をという具合に各制御信号ビ
ットを順番に対応するゲートに割当て、最後に電源Ｂに
最も近いゲート２にＣ_a-1 を割当て供給するような形に
行う。

【００４９】上記の様な制御信号Ｃの印加によって、制
御信号Ｃ_a-j が結合されたトランスミッションゲート１
のみがオフ状態となり、他のトランスミッションゲート
１は全てオン状態となる。従って、オフ状態となったト
ランスミッションゲート１よりも電源Ｂ側の出力ノード
Ｎ₀ からＮ_j-1 電源Ｂから電荷が供給され、すなわちこ
れらの出力ノードは高状態の“１”を呈する。またオフ
状態となったトランスミッションゲート１よりも接地点
側の出力ノードＮ_j からＮ_a-1 は接地点に電荷を放出し
て低状態の“０”を示す。

【００５０】第１のａ個のトランスミッションゲート１
が上記の状態にあるときに、第２のａ個のトランスミッ
ションゲート６に入力信号Ｉ（Ｉ_a-1 からＩ₀ まで）が
供給されたとする。入力信号の供給のし方は、電源Ｂに
最も近い最上位のトランスミッションゲート６に信号ビ
ットＩ_O を、次位のゲートにＩ₁ を、接地点に最も近い
ゲートにＩ_a-1 という具合に、上位のトランスミッショ
ンゲート６から下位のトランスミッションゲート６に対
して、信号Ｉ_O からＩ_a-1 を１個ずつ順番に割当てる形
で行う。この印加のし方は、図１および図３の回路にお
ける場合と信号ビットの割当順番が丁度逆の関係であ
る。

【００５１】制御信号Ｃ_a-j の印加によりオフ状態とな
ったトランスミッションゲート１より接地点側の出力ノ
ードＮ_j 〜Ｎ_a-1 は、前述の通り既に低状態すなわち
“０”となっているから、これらの出力ノードに接地さ
れている第２のトランスミッションゲート６の入力信号
Ｉ_j 〜Ｉ_a-1 の値に応じたオン或いはオフの状態の如何
にかかわらず、そのまま“０”を維持する。

【００５２】また、制御信号Ｃ_a-j によりオフ状態とな
ったトランスミッションゲート１より電源Ｂ側の出力ノ
ードＮ_j-1 〜Ｎ₀ は、そのそれぞれに接続されている第
２のトランスミッションゲート６のうち、少なくとも１
個以上のものがオン状態になると、すなわち入力信号Ｉ
_O からＩ_j-1 のうち少なくとも１つ以上の入力信号Ｉが
高状態“１”を呈して、この“１”の入力信号を受けた
トランスミッションゲートをオン状態にすること、この
オン状態となったトランスミッションゲート６を介する
放電路ができるので、出力ノードＮ_j-1 〜Ｎ₀ の電荷は
この放電路を通して接地点へ逃がされ、出力ノードＮ
_j-1 〜Ｎ₀ は低状態“０”となり、出力端子ＯＴには０
フラグ出力信号ＺＦとして“０”が出力される。

【００５３】しかし、入力信号Ｉ_O 〜Ｉ_j-1 の値がすべ
て低状態の“０”であれば、この入力信号が供給される
トランスミッションゲート６はすべてオフ状態であって
対応する出力ノードに対する放電路を作らないから、出
力ノードＮ_j-1 〜Ｎ₀ は初めの高状態“１”を維持し、
従って出力端子には０フラグ出力信号ＺＦとして“１”
が出力する。

【００５４】従って、以上の動作によって、入力信号Ｉ
_a-1 からＩ₀ のうち下位からｊビット分（Ｉ_j-1 からＩ
₀ まで）の０フラグ信号ＺＦは、次の数式５で表され、
上記回路によって求めることができる。

【００５５】

【数５】

【００５６】実施例３ ａビットの入力信号Ｉ（Ｉ_a-1 からＩ₀ まで）のうち上
位ｊビット分、すなわちＩ_a-1 〜Ｉ_a-j の０フラグ信号
ＺＦを生成する半導体集積回路装置で、前述の諸実施例
とは異なる別の実施例を、図６に示す。この回路装置
は、図１および図３に示した回路装置と、基本的な構成
および動作は同一であるが、それよりも電力消費の少な
い構成を有するものである。

【００５７】図６において、１はａビットの制御信号Ｃ
（Ｃ_a-1 からＣ₀ まで）によって、オン・オフが制御さ
れる第１のトランスミッションゲートで、電源Ｂと基準
電位点である接地点との間に、ａ個直列に接続されてい
る。２は第１のトランスミッションゲートに対する制御
信号の入力回路を構成するインバータゲート、６は第１
のトランスミッションゲート１の各々の出力ノードＮ₀
〜Ｎ_a-1 と接地点間に接続されていてａビットの入力信
号Ｉ（Ｉ_a-1 からＩ₀ まで）によってオン・オフが制御
される第２のトランスミッションゲートである。

【００５８】１１はｐチャンネルＭＯＳトランジスタ
（ＦＥＴ）、１２はｎチャンネルＭＯＳトランジスタ
（ＦＥＴ）で、両ＭＯＳトランジスタ１１、１２はドレ
イン電極同士を接続して電源Ｂと接地点間に直列に接続
され、またゲートは互いに共通入力端子に接続されて、
いわゆるＭＯＳインバータ形式に接続されていて、動作
停止制御回路を構成している。最上位の出力ノードＮ
_a-1 は０フラグ信号ＺＦの出力端子ＯＴと実質的に同一
であって、トランジスタ１１と１２のドレインの相互接
続点に接続されている。以上の構成は、図１、３、５に
示した回路におけるｐチャンネルＭＯＳトランジスタ３
に代えて、それぞれｐチャンネルおよびｎチャンネルの
ＭＯＳトランジスタ１１と１２の組合せを使用した点を
除けば、図１、３および５に示した構成と同一である。

【００５９】また、Ｉ₀ 、Ｉ₁ 、Ｉ₂ 、・・・
Ｉ_a-j-1 、Ｉ_a-j 、Ｉ_a-j+1 、・・・Ｉ_a-2、Ｉ_a-1 は
入力信号、Ｃ₀ 、Ｃ₁ 、Ｃ₂ 、・・・Ｃ_a-j-1 、
Ｃ_a-j 、Ｃ_a-j+1 、・・・Ｃ_a-2 、Ｃ_a-1 は制御信号、
ＺＦは０フラグ出力信号、ＭＥは動作停止信号である。

【００６０】次にこの回路の動作を説明する。この回路
は、動作停止信号ＭＥによって、動作状態と動作停止状
態の切換えが可能であって、たとえば動作停止信号ＭＥ
を高状態すなわち“１”にすれば一時的に動作停止状態
とし、信号ＭＥを低状態“０”とすれば動作状態に戻す
ことができる。

【００６１】先ず、動作停止信号ＭＥを高状態“１”に
すると、ｐチャンネルＭＯＳトランジスタ１１はオフ状
態に、ｎチャンネルＭＯＳトランジスタ１２はオン状態
となる。これにより、電源Ｂと出力ノードＮ_a-1 の接続
は断たれ、電源Ｂから各出力ノードへの電荷の供給は停
止する。また、オン状態となったトランジスタ１２によ
り出力ノードＮ_a-1 は接地点電位となり、入力信号Ｉ、
制御信号Ｃの値如何にかかわらず出力端子には“０”が
出力される。

【００６２】次に、動作停止信号ＭＥを低状態“０”に
すると、ｐチャンネルＭＯＳトランジスタ１１はオン状
態に、ｎチャンネルＭＯＳトランジスタ１２はオフ状態
になり、出力ノードＮ_a-1 には電源Ｂから電荷が供給さ
れる状態、すなわち動作状態、となる。

【００６３】動作停止信号ＭＥが“０”で、この回路が
上記動作状態になるとき、たとえば入力信号Ｉ（Ｉ_a-1
からＩ₀ まで）のうち最上位からｊ番目のビットまで
（Ｉ_a-1 からＩ_a-j まで）の０フラグ信号ＺＦを求める
事例を考える。制御信号Ｃとして、最下位からａ−ｊ＋
１番目のビットだけが“１”で他のビットが全て“０”
である信号を与える。すなわち、Ｃ_a-1 ＝１、Ｃ₀ 〜Ｃ
_a-j-1 ＝０、Ｃ_a-j+1 〜Ｃ_a-1 ＝０の信号制御信号とし
てインバータゲート２に供給する。供給のし方は、信号
Ｃ₀ を最下位のインバータゲート２に、Ｃ₁ を１個上位
のインバータゲート２に、以下同様にしてＣ_a-1 が最上
位のインバータゲート２に供給されるように、ビット番
号の小さいものから順番に下位のインバータゲートから
上位のゲートに供給するものとする。この供給のし方は
図１、図３の場合と同様である。

【００６４】この制御信号の供給によって、ａ個の第１
トランスミッションゲート１のうち信号Ｃ_a-j が結合さ
れたトランスミッションゲート１のみがオフ状態とな
り、他のトランスミッションゲート１は全てオン状態と
なる。従って、オフ状態となったトランスミッションゲ
ート１よりも上位（電圧源側）の出力ノードＮ_a-1 〜Ｎ
_a-j には電源Ｂより電荷が供給され、それらの出力ノー
ドは高状態“１”を呈する。一方、オフ状態となったト
ランスミッションゲート１よりも下位（接地点側）の出
力ノードＮ_a-j-1 〜Ｎ₀ は、オン状態のトランスミッシ
ョンゲート１を介して接地点に電荷を放出して、低状態
“０”となる。

【００６５】この状態で、入力信号Ｉ（Ｉ_a-1 からＩ₀
まで）が第２のトランスミッションゲート６のそれぞれ
に供給される。供給のし方は、Ｉ₀ を最下位のトランス
ミッションゲート６に、以下Ｉ₁ 、Ｉ₂ ・・・を順番に
上位のトランスミッションゲート６に、最上位の信号Ｉ
_a-1 を最上位のトランスミッションゲート６に供給する
という具合に、図１および図３の場合と同様な形式であ
る。

【００６６】すると、制御信号Ｃ_a-j によってオフ状態
となったトランスミッションゲート１よりも下位（接地
点側）の出力ノードＮ_a-j-1 〜Ｎ₀ は既に低状態“０”
であるから、入力信号Ｉ_a-j-1 〜Ｉ₀ それぞれの値如何
にかかわらず、“１”を示す。一方、制御信号Ｃ_a-j に
よってオフ状態となったトランスミッションゲート１よ
りも上位（電圧源側）の出力ノードＮ_a-j 〜Ｎ_a-1 は、
その各々に接続されている第２のトランスミッションゲ
ート６のうち少なくとも１個以上のものがオン状態にな
ると、換言すれば入力信号Ｉ_a-j 〜Ｉ_a-1 のうち少なく
とも１つ以上のもので高状態の“１”を呈して、この
“１”を入力信号として供給されたトランスミッション
ゲート６がオン状態になると、このトランスミッション
ゲートから電荷が放出され、出力ノードＮ_a-j 〜Ｎ_a-1
はすべて低状態すなわち“０”となり、０フラグ出力信
号ＺＦとしてＯＴ端子には“０”が出力する。

【００６７】しかし、入力信号Ｉ_a-j 〜Ｉ_a-1 がすべて
低状態すなわち“０”であると、それらが供給される第
２のトランスミッションゲート６はすべてオフ状態とな
り、出力ノードＮ_a-j 〜Ｎ_a-1 は充電状態すなわち高状
態を維持し、“１”を呈し、端子ＯＴには０フラグ出力
信号ＺＦとして“１”が出力される。

【００６８】この実施例回路装置におけるトランスミッ
ションゲート１、６としては、図２、図４ａ、図４ｂに
示した形式のもの、その他周知形式のものを、１種のみ
または複数種混在する形で使用することができる。

【００６９】上記の実施例３に示したが装置の回路構成
は、いわゆる非同期型であるが、その動作停止信号ＭＥ
としてクロック信号、「反転ＣＬＫ」を入力することに
よってクロック同期型の０フラグ信号生成回路とするこ
とができる。或いは、動作停止信号ＭＥとして、０フラ
グ選択信号ＳＥとクロック信号ＣＬＫのＮＡＮＤ演算の
結果を表す信号を入力することによっても、同期型の０
フラグ信号生成回路とすることができる。上記ｎａｎｄ
演算の真理値表を次表に示す。

【００７０】

【表１】

【００７１】この表から明らかなように、０フラグ選択
信号ＳＥを０にすると、クロック信号ＣＬＫの値如何に
かかわらず、ＭＥは“１”となり、前述した通り回路は
動作を停止する。また０フラグ選択信号ＳＥを“１”に
すると、クロック信号ＣＬＫに同期して、クロック信号
が“１”のときのみ動作停止信号ＭＥは“０”となり、
回路は動作状態となる。

【００７２】図１および図３に示した０フラグ信号生成
回路では、ｐチャンネルＭＯＳトランジスタ３が常時オ
ン状態にあるため、一時的にその回路動作を停止した場
合でもオン状態にあるトランスミッションゲートを介し
て貫通電流が流れ続ける不都合があるが、図６に示した
実施例の回路では、動作停止信号ＭＥとｎチャンネルＭ
ＯＳトランジスタ１２の付加により、一時的に回路動作
を停止することにより貫通電流の無用な流通を阻止する
ことができる、すなわち消費電力を低減できる。

【００７３】実施例４ ａビットの入力信号Ｉ（Ｉ_a-1 からＩ₀ まで）のうち、
下位ｊビット分すなわちＩ₀ 〜Ｉ_j-1 の０フラグ信号Ｚ
Ｆを生成する半導体集積回路として、最下位からａ−ｊ
＋１番目のビットだけが“１”で他のビットが全て
“０”であるａビットの制御信号Ｃ（Ｃ_a-1 からＣ₀ ま
で）によって、直列接続されたａ個の第１のトランスミ
ッションゲートのそれぞれのオン・オフを制御すると共
に、直列接続された上記トランスミッションゲートの各
出力ノードに１個ずつ接続されたａ個の第２のトランス
ミッションゲートのオン・オフを入力信号Ｉによって制
御する形式の、この発明による回路装置の一実施例を図
７に示す。

【００７４】図７において、１はａビットの制御信号Ｃ
（Ｃ_a-1 からＣ₀ まで）によってオン・オフが制御され
る第１のトランスミッションゲートで、電源Ｂと基準電
位点である接地点との間にａ個直列に接続されている。
２は第１のとトランスミッションゲートの制御信号入力
回路を形成するインバータゲート、６はａビットの入力
信号Ｉによってそれぞれオン・オフが制御される第２の
トランスミッションゲートで総計ａ個あり、それぞれト
ランスミッションゲート１の出力ノードＮ（Ｎ_a-1 から
Ｎ₀ まで）を接地点の間に接続されている。１１と１２
は、それぞれｐチャンネルおよびｎチャンネルのＭＯＳ
トランジスタであって、ドレイン電極同士を互いに接続
してそのソース・ドレイン電流路を直列に電源Ｂと接地
点間に接続し、またゲートは互いに共通入力端子に接続
されている。最上位の出力ノードＮ₀ 、すなわち出力端
子ＯＴは、上記ドレイン電極の相互接続点に接続されて
いる。

【００７５】また、Ｉ₀ 、Ｉ₁ 、・・・Ｉ_j-2 、
Ｉ_j-1 、Ｉ_j 、・・・Ｉ_a-2 、Ｉ_a-1 は入力信号、
Ｃ₀ 、Ｃ₁ 、・・・Ｃ_a-j-1 、Ｃ_a-j 、Ｃ_a-j+1 、・・
・Ｃ_a-2 、Ｃ_a-1 は制御信号、Ｎ₀ 、Ｎ₁ 、・・・Ｎ
_j-2 、Ｎ_j-1 、Ｎ_j 、・・・Ｎ_a-2 、Ｎ_a-1 は各トラン
スミッションゲート１の出力ノードでかつＮ₀ 以外はト
ランスミッションゲート１の相互接続点に相当する。Ｍ
Ｅは動作停止信号である。以上の構成は、出力ノードを
電源Ｂ側から接地点側へ順番にＮ₀ 、Ｎ₁ 、・・・Ｎ
_a-2 、Ｎ_a-1 と名付けた点、および入力信号Ｉ₀ 、
Ｉ₁ 、・・・Ｉ_a-2 、Ｉ_a-1 を電源Ｂに近い最上位のト
ランスミッションゲート６からその順番で最下位（接地
点側）のトランスミッションゲート６に供給する点以外
では、図６の回路構成および使用法と同一である。

【００７６】また、この回路構成と出力ノードの名付け
方および各信号の供給方法は、ｐチャンネルＭＯＳトラ
ンジスタ３の代わりにｐチャンネルおよびｎチャンネル
ＭＯＳトランジスタ１１および１２の組合せから成る動
作停止制御回路を使用した点を除き、図５の回路装置と
同じである。

【００７７】ｐチャンネルＭＯＳトランジスタ３を使用
した図５の回路装置では、一時的に０フラグ信号生成回
路の動作を停止しても、電源Ｂからオン状態にあるトラ
ンスミッションゲートを通して貫通電流が流れ続ける不
都合があるが、図７の実施例回路では、動作停止信号Ｍ
Ｅで制御される動作停止制御回路を設けたことによっ
て、上記の様な貫通電流の流通を防ぐことができる。す
なわち、消費電力を低減させることができる。

【００７８】次にこの回路の動作を説明する。この回路
は、動作停止制御回路に供給する動作停止信号ＭＥの値
を、高状態“１”および低状態“０”の間で切換えるこ
とによって、動作停止状態と動作状態を自由に切換える
ことができる。

【００７９】先ず、この回路の０フラグ信号生成動作を
一時的に停止する場合を説明する。すなわち、この様な
場合には、供給される動作停止信号ＭＥを高状態すなわ
ち“１”にする。これによって、ｎチャンネルＭＯＳト
ランジスタ１２はオン状態となり、ｐチャンネルＭＯＳ
トランジスタ１１はオフ状態になる。従って、電源Ｂか
ら出力ノードＮ₀ に対する電荷の供給は断たれ、またオ
ン状態となったｎチャンネルＭＯＳトランジスタ１２に
より出力ノードＮ₀ 、従って出力端子ＯＴは接地され
る。このため、制御信号Ｃ、入力信号Ｉの値如何にかか
わらず、出力端子ＯＴには０フラグ出力信号ＺＦとして
“０”が出力され、すなわち０フラグ信号生成機能を完
全に失った動作停止状態となる。

【００８０】次に、動作停止信号ＭＥを低状態の“０”
とすると、ｎチャンネルＭＯＳトランジスタ１２はオフ
状態、ｐチャンネルＭＯＳトランジスタ１１はオン状態
となり、出力端子Ｎ₀ には電源から電荷が供給される形
となる。

【００８１】この状態で、例えば、入力信号Ｉ（Ｉ_a-1
からＩ₀ まで）のうち下位からｊビット分（Ｉ_j-1 から
Ｉ₀ まで）の０フラグ信号ＺＦを求めるものとする。そ
のため、制御信号Ｃ（Ｃ_a-1 からＣ₀ まで）として、最
下位からａ−ｊ＋１番目のビットだけが“１”で他のビ
ットが全て“０”の信号、すなわち、Ｃ_a-j ＝１、Ｃ₀
〜Ｃ_a-j-1 ＝０、Ｃ_a-j+1 〜Ｃ_a-1 ＝０の信号を、対応
するインバータゲート２に入力する。これによって、制
御信号Ｃ_a-j が結合されたトランスミッションゲート１
のみがオフ状態となり、他のトランスミッションゲート
１は全てオン状態となる。

【００８２】従って、オフ状態となったトランスミッシ
ョンゲート１よりも電源側にある出力ノードＮ₀ 〜Ｎ
_j-1 には電源Ｂから電荷が供給され、これらの出力ノー
ドは高状態の“１”を呈することになる。一方、オフ状
態となったトランスミッションゲート１よりも接地点側
にある出力ノードＮ_j 〜Ｎ_a-1 は、オン状態となった直
列のトランスミッションゲート１を介して接地点に電荷
を放出して、低状態“０”となる。

【００８３】ここで、第２のトランスミッションゲート
６に入力信号Ｉ_a-1 からＩ₀ までが供給されると、制御
信号Ｃ_a-j によってオフ状態になった第１のトランスミ
ッションゲート１よりも接地点側にある出力ノードＮ_j
〜Ｎ_a-1 は、上記の通り既に“０”となっているから、
これら出力ノードに接続されているトランスミッション
ゲート６が入力信号によってオン或いはオフの状態にな
ると否とにかかわらず、そのまま“０”を維持する。

【００８４】一方、制御信号Ｃ_a-j によってオフ状態に
なった上記トランスミッションゲート１よりも電源側に
ある出力ノードＮ_j-1 〜Ｎ₀ は、それらに接続されてい
る第２のトランスミッションゲート６のうち少なくとも
１個またはそれ以上のものがオン状態になると、すなわ
ち、入力信号Ｉ_j-1 からＩ₀ のうち少なくとも１つ以上
の信号が高状態の“１”を呈し、“１”の信号を入力し
たトランスミッションゲートをオン状態にすると、この
オン状態となったトランスミッションゲート６を介して
接地点への放電路が形成され、上記出力ノードＮ_j-1 〜
Ｎ₀ の電荷はすべてこの放電路を介して接地点に逃がさ
れる。従って、出力ノードＮ_j-1 〜Ｎ₀は全て低状態と
なり、出力端子ＯＴフラグ出力信号ＺＦとして“０”が
現れる。

【００８５】逆に、信号ビットＩ_j-1 からＩ₀ までが全
て“０”である様な入力信号が入力されると、それを受
けた第２のトランスミッションゲート６は全てオフ状態
となり、対応する各出力ノードＮ_j-1 〜Ｎ₀ に対する放
電路は作らずそれらノードの状態には影響を与えない。
従って、これら出力ノードは当初の高状態を維持し、出
力端子ＯＴには０フラグ出力信号ＺＦとして“１”が出
力する。

【００８６】なお、この実施例回路におけるトランスミ
ッションゲート１および６としては、図１、図３、図５
および図６におけると同じく、図２、図４ａ、図４ｂ、
その他任意形式のものを、１種のみまたは多種混用する
ことができる。また、図７の構成は非同期型であるが、
動作停止信号ＭＥとしてクロック信号「反転ＣＬＫ」を
用いることにより同期型の動作をさせることができる。
或いは、０フラグ選択信号ＳＥとクロック信号ＣＬＫの
ＮＡＮＤ演算を行った結果の信号を動作停止信号ＭＥと
して使用しても、同期型動作をさせることができる。こ
の後者の形は、表１を参照した実施例３の説明から容易
に理解されよう。

【００８７】実施例５ ａビットの入力信号Ｉ（Ｉ_a-1 からＩ₀ まで）のうち、
上位ｊビット分、すなわちＩ_a-1 〜Ｉ_a-j 、の０フラグ
信号ＺＦを生成する半導体集積回路装置として、最下位
からａ−ｊ＋１番目のビットだけが“１”で他のビット
が全て“０”であるａビットの制御信号Ｃ（Ｃ_a-1 から
Ｃ₀ まで）によって、直列接続されたａ個の第１のトラ
ンスミッションゲートのそれぞれのオン・オフを制御す
ると共に、直列接続されたこのａ個のトランスミッショ
ンゲートの各出力ノードに１個ずつ入力信号Ｉ（Ｉ_a-1
からＩ₀ まで）によってオン・オフが制御されるトラン
スミッションゲートを接続し、更に同じ出力ノードにク
ロック信号でＣＬＫによって制御されるトランジスタを
接続した形式の、この発明による回路装置がまた別の実
施例を図８に示す。

【００８８】図８において、１はａビットの制御信号Ｃ
（Ｃ_a-1 からＣ₀ まで）の各ビットによってそれぞれオ
ン・オフが制御される第１のトランスミッションゲート
でａ個直列に接続されている。２は各トランスミッショ
ンゲート１に対する制御信号の入力回路を構成するイン
バータゲート、７は入力信号Ｉ（Ｉ_a-1 からＩ₀ まで）
の各ビットによってそれぞれオン・オフが制御される第
２のトランスミッションゲートで、それぞれ第１のとト
ランスミッションゲート１の各出力ノードＮ_a-1 からＮ
₀ までに１個ずつ接続されている。８はトランスミッシ
ョンゲート７を構成するｎチャンネルＭＯＳトランジス
タである。１３は電源Ｂと各出力ノードＮ_a-1 からＮ₀
との間にそれぞれ接続されたｐチャンネルＭＯＳトラン
ジスタ、１４Ｃと１４ＩはｎチャンネルＭＯＳトランジ
スタであって、それぞれ最下位（接地点側）のトランス
ミッションゲート１および７と接地点間に接続されてい
る。ｐチャンネルおよびｎチャンネルの各ＭＯＳトラン
ジスタの１３および１４Ｃ、１４Ｉのゲート電極は共通
に接続されて、クロック信号ＣＬＫを供給される。両ト
ランジスタ１３、１４Ｃ、１４Ｉは動作停止制御回路を
構成している。

【００８９】また、Ｉ₀ 、Ｉ₁ 、Ｉ₂ 、・・・
Ｉ_a-j-1 、Ｉ_a-j 、Ｉ_a-j+1 、・・・Ｉ_a-2、Ｉ_a-1 は
入力信号、Ｃ₀ 、Ｃ₁ 、Ｃ₂ 、・・・Ｃ_a-j-1 、
Ｃ_a-j 、Ｃ_a-j+1 、・・・Ｃ_a-2 、Ｃ_a-1 は制御信号、
ＺＦは０フラグ出力信号、Ｎ₀ 、Ｎ₁ 、Ｎ₂、・・・Ｎ
_a-j-1 、Ｎ_a-j 、Ｎ_a-j+1 、・・・Ｎ_a-2 、Ｎ_a-1 はト
ランスミッションゲート１の相互接続点であり出力ノー
ドを形成している。但しノードＮ_ａ−１は最上位のトラ
ンスミッションゲート１の電源Ｂ側端子であり、出力端
子ＯＴと同一点である。

【００９０】図１および図３に示した０フラグ信号生成
回路は非同期型構成であって、ｐチャンネルＭＯＳトラ
ンジスタ３が常時オン状態であるため、電源Ｂからオン
状態にあるトランスミッションゲートを介して常時貫通
電流が流れているが、図８に示す上記の回路は同期型構
成であるから貫通電流の流れる時間を短くすることで、
電力消費の低減を図ることができる。

【００９１】以下、図９に示すタイミング図を参照しな
がら図８の回路の動作を説明する。先ず、ＣＬＫ信号が
低状態で“０”であるとする。この時、ｐチャンネルＭ
ＯＳトランジスタ１３はすべてオン状態となり、各出力
ノードＮ_０ 、Ｎ₁ 、・・・Ｎ_a-2 、Ｎ_a-1 には電源Ｂ
から電荷が供給され、またｎチャンネルＭＯＳトランジ
スタ１４Ｃ、１４Ｉはオフ状態となるので、入力信号Ｉ
制御信号Ｃの値如何にかかわらず各出力ノードからは電
荷が放出されない。従って、各出力ノードは充電状態に
あり、“１”を呈する。それにより、出力端子ＯＴには
“１”が出力する。

【００９２】次に、ＣＬＫ信号が高状態の“１”になる
と、ｎチャンネルＭＯＳトランジスタ１４Ｃ、１４Ｉは
オン状態となり、ｐチャンネルＭＯＳトランジスタ１３
がオフ状態となる。この場合、たとえば、入力信号Ｉの
うち上位からｊビット分（Ｉ_a-1 からＩ_a-j まで）の０
フラグ信号ＺＦを求めるとする。そのために、制御信号
Ｃとして最下位からａ−ｊ＋１番目のビットだけが
“１”で他のビットが全て“０”である信号を与える。
すなわち、Ｃ_a-j ＝１、Ｃ₀ 〜Ｃ_a-j-1 ＝０、Ｃ_a-j+1
〜Ｃ_a-1 ＝０の信号を制御信号として第１のトランスミ
ッションゲート１に、インバータゲート２を介して、入
力する。

【００９３】この入力制御信号によって、制御信号Ｃ
_a-j が結合されたトランスミッションゲート１のみがオ
フ状態となり、他のトランスミッションゲート１は全て
オン状態となる。このため、オフ状態となったトランス
ミッションゲート１よりも電源Ｂに近い出力ノードＮ
_a-1 〜Ｎ_a-j は充電状態にあって高状態“１”を示し、
一方オフ状態となったトランスミッションゲート１より
接地点側の出力ノード、すなわち Ｎ_a-j-1 〜Ｎ₀ はオ
ン状態となったトランスミッションゲート１およびｎチ
ャンネルＭＯＳトランジスタ１４Ｃを介して電荷を放出
して、低状態の“０”となる。

【００９４】この状態で入力信号Ｉがａ個の第２のトラ
ンスミッションゲート７に供給される。制御信号Ｃ_a-j
によってオフ状態となった第１のトランスミッションゲ
ート１よりも接地点側の出力ノードＮ_a-j-1 〜Ｎ₀ は、
上記の通り低状態の“０”になっているので、そこに接
続されている第２のトランスミッションゲート７は供給
される入力信号Ｉ_a-j-1 〜Ｉ₀ の値如何にかかわらず、
すなわちオン、オフ何れの状態をとろうとも、対応する
出力ノードＮ_a-j-1 〜Ｎ₀ の状態に影響せず、すなわち
これら出力ノードは低状態“０”を示す。

【００９５】また、上記オフ状態となった第１のトラン
スミッションゲート１よりも電圧源側にある出力ノード
Ｎ_a-j 〜Ｎ_a-1 は、それらに接続されている第２のトラ
ンスミッションゲート７のうち少なくとも１つまたはそ
れ以上のものがオン状態になると、すなわち、入力信号
Ｉ_a-j 〜Ｉ_a-1 のうち少なくとも１個またはそれ以上の
ものが高状態の“１”をとってそれらを入力するトラン
スミッションゲート７がオン状態になると、そのオン状
態になったトランスミッションゲート７およびｎチャン
ネルＭＯＳトランジスタ１４Ｉを介しての放電路が形成
されることによって、電荷が放出されて低状態となり、
出力端子ＯＴには０フラグ出力信号ＺＦとして“０”が
出力する。

【００９６】これに反し、入力信号Ｉ_a-j 〜Ｉ_a-1 が全
て低状態の値０を持つ信号Ｉが入力すると、このＩ_a-j
〜Ｉ_a-1 が結合された第２のトランスミッションゲート
７は全てオフ状態となる。従って、このオフ状態となっ
たトランスミッションゲート７は、対応する出力ノード
Ｎ_a-j 〜Ｎ_a-1 の電荷に影響を与えずその高状態“１”
を維持させる。これにより、出力端子ＯＴには高状態
“１”の０フラグ出力信号が出力する。

【００９７】上記説明の例では、同期動作の制御にクロ
ック信号ＣＬＫのみを使用しているが、代わりに０フラ
グ選択信号ＳＥとクロック信号ＣＬＫのａｎｄ演算を行
った結果をｐチャンネルＭＯＳトランジスタ１３および
ｎチャンネルＭＯＳトランジスタ１４Ｃ、１４Ｉ、のゲ
ート電極に印加しても、同様な同期型動作を行うことが
できる。

【００９８】なお、各トランスミッションゲート１およ
び７としては、図２、図４ａ、図４ｂその他周知の形式
のものを、１種のみまたは複数種混在する形で任意に使
用することができる。

【００９９】実施例６ ａビットの入力信号Ｉ（Ｉ_a-1 からＩ₀ まで）のうち、
下位ｊビット分すなわちＩ_a-1 〜Ｉ_a-j 、の０フラグ信
号ＺＦを生成する半導体集積回路装置として、最下位か
らａ−ｊ＋１番目のビットだけが“１”で他のビットが
全て“０”であるａビットの制御信号Ｃ（Ｃ_a-1 からＣ
₀ まで）によって、直列接続されたａ個のトランスミッ
ションゲートのそれぞれのオン・オフを行うと共に、そ
れらトランスミッションゲートの各出力ノードに１個ず
つａ個の入力信号Ｉ（Ｉ_a-1 からＩ₀ まで）によってオ
ン・オフが制御されるトランスミッションゲートを接続
し、更に同じ出力ノードにクロック信号によって制御さ
れるトランジスタを接続した形式の、この発明による回
路装置の更に別の実施例を図１０に示す。

【０１００】図１０において、１はａビットの制御信号
Ｃ（Ｃ_a-1 からＣ₀ まで）の各ビットによってそれぞれ
オン・オフが制御される第１のトランスミッションゲー
トでａ個直列に接続されている。２は各トランスミッシ
ョンゲート１に対する制御信号の入力回路を構成するイ
ンバータゲート、７は入力信号Ｉの各ビットによりそれ
ぞれオン・オフが制御される第２のトランスミッション
ゲートで、それぞれ第１のトランスミッションゲート１
の相互接続点である各出力ノードすなわちＮ_a-1 からＮ
₀ までに１個ずつ接続されている。８はトランスミッシ
ョンゲート７を構成するｎチャンネルＭＯＳトランジス
タである。

【０１０１】１３は電源Ｂと各出力ノードＮ_a-1 〜Ｎ₀
との間にそれぞれ接続されたａ個のｐチャンネルＭＯＳ
トランジスタ、１４Ｃと１４Ｉはそれぞれ最下位（接地
点側）のトランスミッションゲート１および７と接地点
間に接続されたｎチャンネルＭＯＳトランジスタであ
り、これらｐチャンネルおよびｎチャンネルのＭＯＳト
ランジスタの１３および１４Ｃ、１４Ｉのゲート電極は
共通に接続されて、クロック信号ＣＬＫを供給される。
これらのＭＯＳトランジスタは動作停止制御回路を構成
している。

【０１０２】また、Ｉ₀ 、Ｉ₁ 、・・・Ｉ_j-2 、
Ｉ_j-1 、Ｉ_j 、・・・Ｉ_a-2 、Ｉ_a-1 は入力信号、
Ｃ₀ 、Ｃ₁ 、Ｃ₂ 、・・・Ｃ_a-j-1 、Ｃ_a-j 、
Ｃ_a-j+1 、・・・Ｃ_a-2、Ｃ_a-1 は制御信号、ＺＦは０
フラグ出力信号、Ｎ₀ 、Ｎ₁ 、・・・Ｎ_j-2 、Ｎ_j-1 、
Ｎ_j 、・・・Ｎ_a-3 、Ｎ_a-2 、Ｎ_a-1 は直列接続された
ａ個の第１トランスミッションゲート１相互の接続点で
かつ各トランスミッションゲート１の出力ノードであ
る。但し、ノードＮ_a-1 は最上位のトランスミッション
ゲート１の電源側端子であり、出力端子ＯＴと同一点で
ある。ＣＬＫはクロック信号である。以上の構成は、図
８の構成と実質的に同一であるが、ただ各出力ノードを
電圧源から接地点側に向かって順番にＮ₀ 、Ｎ₁ 、・・
・Ｎ_a-2 、Ｎ_a-1 というように図８の場合と逆の順番に
名付けた点、および入力信号Ｉの各ビットＩ_a-1 、Ｉ
_a-2 、・・・Ｉ₀ をそれぞれ最下位のトランスミッショ
ンゲート７から順番に上位のゲート７に対して逆の順列
で印加する点のみが異なる。

【０１０３】次に、図１０の回路の動作を説明する。先
ず、クロック信号ＣＬＫが低状態“０”であるとする。
このとき、ｐチャンネルＭＯＳトランジスタ１３はオン
状態となるので、各出力ノードＮ₀ 、Ｎ₁ 、・・・Ｎ
_j-2 、Ｎ_j-1 、Ｎ_j 、・・・Ｎ_a-3 、Ｎ_a-2 、Ｎ_a-1 に
は電源Ｂから電荷が供給される。またｎチャンネルＭＯ
Ｓトランジスタ１４Ｃ、１４Ｉはオフ状態となるので、
制御信号Ｃ、入力信号Ｉの各ビットの値如何にかかわら
ず、上記各出力ノードに供給された電荷は放出されなく
なる。従って上記各出力ノードは充電状態すなわち高状
態となり値“１”を示す。これにより、出力端子ＯＴに
は０フラグ出力ノードＺＦとして“１”が出力する。

【０１０４】次に、クロック信号ＣＬＫは高状態“１”
になる。ＣＬＫが“１”になると、ｐチャンネルＭＯＳ
トランジスタ１３はオフ状態となり、一方ｎチャンネル
ＭＯＳトランジスタ１４Ｃ、１４Ｉはオン状態となる。
この状態で、たとえば入力信号Ｉ（Ｉ_a-1 からＩ₀ ま
で）のうち下位からｊビット分すなわちＩ_j-1 、Ｉ₀ ま
での０フラグ信号ＺＦを求めるものとする。そのため、
制御信号Ｃ（Ｃ_a-1 からＣ₀ まで）として最下位からａ
−ｊ＋１番目のビットだけが“１”で他のすべてのビッ
トが“０”の信号、すなわち、Ｃ_a-j ＝１、Ｃ₀ 〜Ｃ
_a-j-1 ＝０、Ｃ_a-j+1 〜Ｃ_a-1 ＝０の信号を入力させ
る。

【０１０５】すると、制御信号Ｃ_a-j が結合された第１
のトランスミッションゲート１のみがオフ状態となり、
他のトランスミッションゲート１はオン状態となる。従
って、オフ状態となったトランスミッションゲート１よ
りも電源Ｂに近い出力ノードＮ₀ 〜Ｎ_j-1 は、既にＣＬ
Ｋが“０”のときに電荷が充電されているので、高状態
“１”を示す。一方、オフ状態となったトランスミッシ
ョンゲート１よりも接地点側の出力ノードＮ_j 〜Ｎ_a-1
は、オン状態となったトランスミッションゲート１とｎ
チャンネルＭＯＳトランジスタ１４Ｃを介して電荷を放
出して低状態“０”となる。

【０１０６】この状態で、入力信号Ｉによってオン・オ
フを制御される第２のトランスミッションゲート７の動
作を検討する。制御信号Ｃ_a-j によってオフ状態になっ
た第１のトランスミッションゲート１よりも接地点側の
出力ノードに接続されている第２のトランスミッション
ゲート７は、入力信号Ｉ_j 〜Ｉ_a-1 の値に応じてオン・
オフ制御されるが、既に低状態の“０”となっている出
力ノードＮ_j 〜Ｎ_ａ−ｊの状態には何の影響も与えな
い。

【０１０７】しかし、上記制御信号Ｃ_ａ−ｊ によって
オフ状態となった第１トランスミッションゲート１より
も電源Ｂ側にある出力ノードＮ_j-1 〜Ｎ₀ に接続されて
いる第２のトランスミッションゲート７の１個またはそ
れ以上がオン状態になると、すなわち入力信号Ｉ_j-1 〜
Ｉ₀ のうちの１つ以上のものが高状態の値“１”を示し
てそれが入力するトランスミッションゲート７がオン状
態になると、このオン状態となったトランスミッション
ゲート７および“１”ＣＬＫ信号により既にオン状態に
なっているｎチャンネルＭＯＳトランジスタ１４Ｉを介
して、上記出力ノードＮ_j-1 〜Ｎ₀ から接地点に電荷を
放出する。従って、これら出力ノードは低状態“０”と
なり、出力端子ＯＴには０フラグ出力信号ＺＦとして
“０”が出力する。

【０１０８】しかし、若し入力信号Ｉ_j-1 〜Ｉ₀ がすべ
て低状態“０”であると、これを入力信号とする第２の
トランスミッションゲート７は、全てオフ状態を維持す
る。従って、出力ノードＮ_j-1 〜Ｎ₀ には放電路が形成
されず、これら各ノードは充電電荷を放出することなく
元の高状態“１”を保つ。これによって、出力端子には
０フラグ出力信号ＺＦとして“１”が出力する。

【０１０９】上記の回路装置では、同期動作の制御にク
ロック信号ＣＬＫを直接使用しているが、代わりに０フ
ラグ選択信号ＳＥとクロック信号ＣＬＫのＡＮＤ演算を
行った結果得られる信号を使用して同期動作をさせるこ
ともできる。また、トランスミッションゲート１、７と
しては、図２、図４ａ、図４ｂに例示した形式その他周
知の形式のものを１種または複数種混在する形で使用す
ることができる。

【０１１０】

【発明の効果】以上説明したように、ａビットから成る
入力信号Ｉの上位または下位ｊビット分（但し、０＜ｊ
≦ａ）の０フラグ信号ＺＦの生成を目的としたこの発明
の半導体集積回路装置は、最下位からａ−ｊ＋１番目の
ビットだけが“１”で他のビットが全て“０”であるａ
ビットの制御信号によって、直列に接続されたａ個の第
１トランスミッションゲートの各々のオン・オフを行う
と共に、この直列接続されたトランスミッションゲート
相互の接続点および最上位のトランスミッションゲート
にあっては電圧源側接続点に、それぞれ接続されたａ個
の第２のトランスミッションゲートのオン・オフを入力
信号Ｉによって制御する構成によって、目的を達成し得
るので、回路全体の構成が簡単化されると共に、必要と
する回路素子数の低減および半導体基板上のレイアウト
面積の大幅な削減が可能となる。

【図面の簡単な説明】

【図１】ａビットの入力信号Ｉのうち上位ｊビット分の
０フラグ信号ＺＦを生成するための、この発明による０
フラグ信号生成用半導体集積回路装置の一実施例構成を
示す図である。

【図２】図１に示す回路装置におけるトランスミッショ
ンゲートの一例の具体的構成図である。

【図３】図１の０フラグ信号生成用半導体集積回路装置
として、入力信号Ｉを８ビット、制御信号を８ビットと
した場合の回路構成を示す図である。

【図４】ａ図およびｂ図は、何れも図１に示す回路装置
におけるトランスミッションゲートのまた別の実施例構
成を示す図である。

【図５】ａビットの入力信号Ｉのうち下位ｊビット分の
０フラグ信号ＺＦを生成するための、この発明による０
フラグ信号生成用半導体集積回路装置の一実施例構成を
示す図である。

【図６】ａビットの入力信号Ｉのうち上位ｊビット分の
０フラグ信号ＺＦを生成するこの発明による半導体集積
回路装置として、動作停止制御機能を有する回路装置の
一実施例構成を示す図である。

【図７】ａビットの入力信号Ｉのうち下位ｊビット分の
０フラグ信号ＺＦを生成するこの発明による半導体集積
回路装置として、動作停止制御機能を有する回路装置の
一実施例構成を示す図である。

【図８】ａビットの入力信号Ｉのうち上位ｊビット分の
０フラグ信号ＺＦを生成するこの発明による半導体集積
回路装置として、クロック信号による動作停止機能を有
する同期型の回路装置の一実施例構成を示す図である。

【図９】図８に示す回路の動作タイミングを示す図であ
る。

【図１０】ａビットの入力信号Ｉのうち下位ｊビット分
の０フラグ信号ＺＦを生成するこの発明による半導体回
路装置として、クロック信号による動作停止機能を有す
る同期型の回路装置の一実施例構成を示す図である。

【図１１】従来形式の、ａビットの入力信号Ｉのうち上
位ｊビット分の０フラグ信号ＺＦを生成する回路装置の
一般的構成を示す図である。

【図１２】図１１に示す回路装置で用いられるトランス
ミッションゲートの一例構成として、ＣＭＯＳ型トラン
スミッションゲートの詳細な構成を示す図である。

【図１３】図１１に示す回路構成中のＮＯＲ演算を行う
回路の、また別の従来例の構成を示す図である。

【符号の説明】

１ トランスミッションゲート ２ インバータゲート ３ ｐチャンネルＭＯＳトランジスタ ４ ｎチャンネルＭＯＳトランジスタ ５ インバータゲート ６ トランスミッションゲート ７ トランスミッションゲート ８ ｎチャンネルＭＯＳトランジスタ ９ ｐチャンネルＭＯＳトランジスタ １０ インバータゲート １１ ｐチャンネルＭＯＳトランジスタ １２ ｎチャンネルＭＯＳトランジスタ １３ ｐチャンネルＭＯＳトランジスタ １４Ｃ、１４Ｉ ｎチャンネルＭＯＳトランジスタ Ｂ 電源 ＯＴ 出力端子 Ｎ₀ 〜Ｎ_a-1 出力ノード Ｃ₀ 、Ｃ₁ 、Ｃ₂ 、・・・Ｃ_a-1 制御信号の各ビット Ｉ₀ 、Ｉ₁ 、Ｉ₂ 、・・・Ｉ_a-1 入力信号の各ビット ＺＦ ０フラグ出力信号 １０１ デコーダ １０２ ＡＮＤ演算部 １０３ ０フラグ生成部（ＮＯＲ演算部） ２０４（２０４ａ〜２０４ｈ） トランスミッションゲ
ート ２０５（２０５ａ〜２０５ｈ） インバータゲート ２０６（２０６ａ〜２０６ｈ） ｎａｎｄゲート ２０７（２０７ａ〜２０７ｈ） インバータゲート ２０８（２０８ａ〜２０８ｈ） ｎチャンネルＭＯＳト
ランジスタ ２０９ ｐチャンネルＭＯＳトランジスタ ２１０ インバータゲート ２１１ ｎチャンネルＭＯＳトランジスタ ２１２ ｐチャンネルＭＯＳトランジスタ ３０１ ４入力ｎｏｒゲート ３０２ ２入力ｎａｎｄゲート ３０３ インバータゲート

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ビット数ａ（但し、ａは２以上の整数）
   の入力信号を対象とした０フラグ信号生成用半導体集積
   回路であって；電源端子と；基準電位点端子と；上記電
   源端子と上記基準電位点端子間に直列接続されたａ個の
   第１のトランスミッションゲートと；上記各第１のトラ
   ンスミッションゲートの上記電源端子に近い方の端子で
   ある出力ノードと；上記各出力ノードと基準電位点端子
   間にそれぞれ接続されたａ個の第２のトランスミッショ
   ンゲートと；上記電源端子に最も近い第１のトランスミ
   ッションゲートの出力ノードに接続された出力端子と；
   を具備し、 上記第１のトランスミッションゲートのそれぞれは、ビ
   ット数ａの制御信号の対応するビットによってそれぞれ
   開閉制御され、上記第２のトランスミッションゲートの
   それぞれは、上記ビット数ａの入力信号の対応するビッ
   トによってそれぞれ開閉制御されるように構成され、上
   記第１のトランスミッションゲートに供給される制御信
   号のａ個のビットのうち、上記入力信号の０フラグを生
   成すべきビット数ｊ（ａと同数またはａより小さい整
   数）に応じて決定される特定ビットのみが第１のトラン
   スミッションゲートのうちこの特定ビットが供給される
   ゲートを他のゲートと逆の導通状態とすることができる
   値に選ばれている、０フラグ信号生成用半導体集積回路
   装置。
2. 【請求項２】 請求項１に記載された０フラグ信号生成
   用半導体集積回路装置であって；上記第１のトランスミ
   ッションゲートに供給される制御信号のａ個のビットの
   うち、上記入力信号の０フラグを生成すべきビット数ｊ
   に応じて決定される特定ビットが最下位からａ−ｊ＋１
   番目のビットであることを特徴とする、ａビットの入力
   信号のうち上位ｊビット分の０フラグ信号を生成するた
   めの半導体集積回路装置。
3. 【請求項３】 請求項１に記載された０フラグ信号生成
   用半導体集積回路装置であって；上記第１のトランスミ
   ッションゲートに供給される制御信号のａ個のビットの
   うち、上記入力信号の０フラグを生成すべきビット数ｊ
   に応じて決定される特定ビットが最下位からａ−ｊ＋１
   番目のビットであることを特徴とする、ａビットの入力
   信号のうち下位ｊビット分の０フラグ信号を生成するた
   めの半導体集積回路装置。
4. 【請求項４】 ビット数ａ（但し、ａは２以上の整数）
   の入力信号を対象とした０フラグ信号生成用半導体回路
   装置であって；電源端子と；基準電位点端子と；上記電
   源端子に接続された動作停止制御回路と；上記動作停止
   制御回路と上記基準電位点端子間に直列接続されたａ個
   の第１のトランスミッションゲートと；上記各第１のト
   ランスミッションゲートの上記電源端子に近い方の端子
   である出力ノードと；上記各出力ノードと基準電位点間
   にそれぞれ接続されたａ個の第２のトランスミッション
   ゲートと；上記電源端子に最も近い第１のトランスミッ
   ションゲートの出力ノードに接続された出力端子と；を
   具備し、 上記第１のトランスミッションゲートのそれぞれは、ビ
   ット数ａの制御信号の対応するビットによってそれぞれ
   開閉制御され、上記第２のトランスミッションゲートの
   それぞれは、上記ビット数ａの入力信号の対応するビッ
   トによってそれぞれ開閉制御されるように構成され、上
   記第１のトランスミッションゲートに供給される制御信
   号のａ個のビットのうち、上記入力信号の０フラグを生
   成すべきビット数ｊ（ａと同数またはａより小さい整
   数）に応じて決定される特定ビットのみが、ａ個の第１
   のトランスミッションゲートのうちこの特定ビットが供
   給されるゲートを他のゲートと逆の導通状態とすること
   ができる値に選ばれており、また、上記動作停止制御回
   路は動作停止制御信号の供給を受けて上記第１および第
   ２のトランスミッションゲートに対する給電と給電停止
   を制御するものである、０フラグ信号生成用半導体集積
   回路装置。
5. 【請求項５】 請求項４に記載された０フラグ信号生成
   用半導体集積回路装置であって、上記動作停止制御回路
   が、動作停止制御信号としてクロック信号の供給を受け
   ることを特徴とする、０フラグ信号生成用半導体集積回
   路装置。
6. 【請求項６】 請求項４に記載された０フラグ信号生成
   用半導体集積回路装置であって、上記第１のトランスミ
   ッションゲートに供給される制御信号のａ個のビットの
   うち、上記入力信号の０フラグを生成すべきビット数ｊ
   に応じて決定される特定ビットが最下位からａ−ｊ＋１
   番目のビットであることを特徴とする、ａビットの入力
   信号のうち上位ｊビット分の０フラグ信号を生成するた
   めの半導体集積回路装置。
7. 【請求項７】 請求項４に記載された０フラグ信号生成
   用半導体集積回路装置であって、上記第１のトランスミ
   ッションゲートに供給される制御信号のａ個のビットの
   うち、上記入力信号の０フラグを生成すべきビット数ｊ
   に応じて決定される特定ビットが最下位からａ−ｊ＋１
   番目のビットであることを特徴とする、ａビットの入力
   信号のうち下位ｊビット分の０フラグ信号を生成するた
   めの半導体集積回路装置。
8. 【請求項８】 ビット数ａ（但し、ａは２以上の整数）
   の入力信号を対象とした０フラグ信号生成用半導体集積
   回路装置であって：電源端子と；基準電位点端子と；そ
   れぞれ上記電源端子に第１スイッチを介して接続される
   と共に相互に直列に接続されかつこの直列接続体が第２
   スイッチを介して上記基準電位端子に接続されたａ個の
   第１のトランスミッションゲートと；上記ａ個の第１の
   トランスミッションゲートの上記電源端子側の端子であ
   る各出力ノードからそれぞれ共通の第３スイッチを介し
   て上記基準電位点端子に接続されたａ個の第２のトラン
   スミッションゲートと；上記第１のトランスミッション
   ゲートの出力ノードに接続された出力端子と；上記第
   １、第２および第３のスイッチに共通のクロック信号を
   供給する端子と；を具備し、 上記第１のスイッチと、第２および第３のスイッチとは
   共通のクロック信号の制御を受けて互いに相補的な開閉
   状態を呈するものであり、 上記第１のトランスミッションゲートのそれぞれは、ビ
   ット数ａの制御信号の対応するビットによってそれぞれ
   開閉制御され、上記第２のトランスミッションゲートの
   それぞれは上記ビット数ａの入力信号の対応するビット
   によってそれぞれ開閉制御されるように構成され、上記
   第１のトランスミッションゲートに供給される制御信号
   のａ個のビットのうち、上記入力信号の０フラグを生成
   すべきビット数ｊ（ａと同数またはａより小さい整数）
   に応じて決定される特定ビットのみが、上記ａ個の第１
   のトランスミッションゲートのうちこの特定ビットが供
   給されるゲートを他のゲートと逆の導通状態とすること
   ができる値に選ばれており、また上記第１、第２および
   第３のスイッチは、上記クロック信号の供給を受けて上
   記第１および第２のトランスミッションゲートに対する
   給電と給電停止とを同期的に制御するものである、０フ
   ラグ信号生成用半導体集積回路装置。
9. 【請求項９】 請求項８に記載された０フラグ信号生成
   用半導体集積回路装置であって；上記制御信号のａ個の
   ビットのうち、入力信号の０フラグを生成すべきビット
   数ｊに応じて決定される特定ビットが、最下位からａ−
   ｊ＋１番目のビットであることを特徴とする、ａビット
   の入力信号のうち上位ｊビット分の０フラグを生成す
   る、半導体集積回路装置。
10. 【請求項１０】 請求項８に記載された０フラグ信号生
    成用半導体集積回路装置であって；上記制御信号のａ個
    のビットのうち、入力信号の０フラグを生成すべきビッ
    ト数ｊに応じて決定される特定ビットが、最下位からａ
    −ｊ＋１番目のビットであることを特徴とする、ａビッ
    トの入力信号のうち下位ｊビット分の０フラグを生成す
    る、半導体集積回路装置。